電源装置、情報処理装置
【課題】
サージ電圧を抑制することのできる電源装置及び情報処理装置を提供する。
【解決手段】
電源装置は、交流電力が入力される入力端子と、直流電力を出力する正極端子及び負極端子と、入力端子に入力される交流電力を整流する整流回路と、整流回路に接続される昇圧用の第１インダクタと、正極端子と負極端子との間に接続される第１キャパシタと、第１インダクタの出力端子と正極端子との間に接続され、第１インダクタの出力端子から正極端子に向かう整流方向を有する第１整流素子と、第１整流素子の入力端子と負極端子との間に接続されるスイッチング素子と、スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、第２整流素子及び第２キャパシタの接続部と正極端子との間に接続される第２インダクタとを含む。
サージ電圧を抑制することのできる電源装置及び情報処理装置を提供する。
【解決手段】
電源装置は、交流電力が入力される入力端子と、直流電力を出力する正極端子及び負極端子と、入力端子に入力される交流電力を整流する整流回路と、整流回路に接続される昇圧用の第１インダクタと、正極端子と負極端子との間に接続される第１キャパシタと、第１インダクタの出力端子と正極端子との間に接続され、第１インダクタの出力端子から正極端子に向かう整流方向を有する第１整流素子と、第１整流素子の入力端子と負極端子との間に接続されるスイッチング素子と、スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、第２整流素子及び第２キャパシタの接続部と正極端子との間に接続される第２インダクタとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、情報処理装置に関する。
【背景技術】
【０００２】
従来より、交流電源に接続される交流電源端子、昇圧用のインダクタ、ダイオードブリッジ型の整流回路、スイッチング素子、スナバ回路、及び平滑用コンデンサを含み、交流電源から供給される交流電力をインダクタで昇圧し、整流回路で直流電力に変換して負荷回路に供給する電源装置があった。
【０００３】
スナバ回路に含まれる複数のコンデンサ、複数の共振用リアクトル、複数のダイオードを有する閉回路に共振電流を流すことにより、複数のコンデンサに蓄えられた電気エネルギを平滑用コンデンサに回生していた。
【０００４】
また、昇圧用のインダクタとダイオードブリッジ型の整流回路とを入れ替えた回路構成の電源装置では、交流電源から供給される交流電力を整流回路で直流電力に変換し、インダクタで昇圧して負荷回路に供給していた。
【０００５】
この電源装置は、スナバ回路の内部にインダクタとスイッチング素子を設け、スナバ回路内のスイッチング素子をオン／オフすることによってコンデンサに蓄えられた電気エネルギを平滑コンデンサに回生していた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０１８４２０号公報
【特許文献２】実用新案登録第２６０５３８７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、コンデンサ、共振用リアクトル、及びダイオードを複数有する閉回路をスナバ回路が含む従来の電源装置では、スナバ回路が含む回路素子の数が多いため、電気エネルギを回生する際の損失が大きいという課題があった。
【０００８】
また、複数のコンデンサの充電は、閉回路に含まれるダイオードとは別の複数のダイオードを介して行われるため、電気エネルギの回生効率の低下に繋がっていた。
【０００９】
スナバ回路にスイッチング素子を含む従来の電源装置では、スイッチングによる損失の増大とノイズの発生という課題があった。
【００１０】
そこで、サージ電圧を抑制することのできる電源装置及び情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施の形態の電源装置は、交流電力が入力される入力端子と、直流電力を出力する正極端子及び負極端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路に接続される昇圧用の第１インダクタと、前記正極端子と前記負極端子との間に接続される第１キャパシタと、前記第１インダクタの出力端子と前記正極端子との間に接続され、前記第１インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、前記第１整流素子の入力端子と前記負極端子との間に接続されるスイッチング素子と、前記スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、前記第２整流素子及び前記第２キャパシタの接続部と前記正極端子との間に接続される第２インダクタとを含む。
【発明の効果】
【００１２】
サージ電圧を抑制することのできる電源装置及び情報処理装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】（Ａ）、（Ｂ）は、比較例１、２の電源装置を示す回路図である。
【図２】（Ａ）、（Ｂ）は、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。
【図３】比較例１の電源装置内の電圧及び電流の波形を示す図であり、（Ａ）は入力電圧Ｖｉｎ、（Ｂ）はスイッチング素子２２の電流ＩＱ、（Ｃ）はダイオード２３の電流ＩＤ、（Ｄ）はインダクタ２１の電流ＩＬ、（Ｅ）は出力電圧Ｖｏｕｔの波形を示す図である。
【図４】比較例１の電源装置のＰＦＣ回路２０及び平滑用キャパシタ３０を示す図である。
【図５】比較例１の電源装置のＰＦＣ回路２０に、スナバ回路６０を接続した回路構成を示す図である。
【図６】実施の形態１の電源装置を含む情報処理装置を示すブロック図である。
【図７】Ａ）は、実施の形態１の電源装置２００を示す回路図、（Ｂ）は、実施の形態１の電源装置２００のスイッチング素子２２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。
【図８】実施の形態１の電源装置２００のＤＣ−ＤＣコンバータ４０を示す図である。
【図９】実施の形態１の電源装置２００の動作を表すタイミングチャートである。
【図１０】実施の形態１の電源装置２００と比較例の電源装置における出力電力に対するサージ電圧を示す特性図である。
【図１１】実施の形態１の変形例の電源装置２００を示す回路図である。
【図１２】実施の形態の電源装置のスイッチング素子２２、スナバ回路６０、及びインダクタ２０２の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図、（Ｄ）は変形例の断面図である。
【図１３】実施の形態３の電源装置の動作を表すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の電源装置及び情報処理装置を適用した実施の形態について説明する。
【００１５】
実施の形態の電源装置及び情報処理装置について説明する前に、まず、図１乃至図５を用いて、比較例の電源装置の問題点について説明する。
【００１６】
図１（Ａ）、（Ｂ）は、比較例１、２の電源装置を示す回路図である。
【００１７】
図１（Ａ）に示す比較例１の電源装置は、整流回路１０、ＰＦＣ（Power Factor Correction：力率改善）回路２０、平滑用キャパシタ３０、及びＤＣ（Direct Current）−ＤＣコンバータ４０を含む。
【００１８】
整流回路１０は、４つのダイオード１１、１２、１３、１４がブリッジ状に接続されたダイオードブリッジである。整流回路１０は、交流電源１に接続されており、交流電力を全波整流して出力する。
【００１９】
ここで、交流電源１の出力電圧はＶｉｎであるため、整流回路１０の入力電圧はＶｉｎである。整流回路１０は、交流電源１から入力される交流電力を全波整流した電力を出力する。
【００２０】
整流回路１０には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力されるため、整流回路１０のダイオード１１、１２、１３、１４における電圧降下は無視することができる。
【００２１】
このため、整流回路１０の入力電圧はＶｉｎであり、整流回路１０の出力電圧はＶｉｎであることとして説明を行う。
【００２２】
ＰＦＣ回路２０は、Ｔ字型に接続された、インダクタ２１、スイッチング素子２２、ダイオード２３、及び制御部２４を含み、整流回路１０で整流された電流に含まれる高調波等の歪みを低減し、電力の力率を改善するアクティブフィルタ回路である。
【００２３】
インダクタ２１は、例えば、昇圧用のインダクタであればよい。
【００２４】
スイッチング素子２２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）であればよい。スイッチング素子２２は、制御部２４からゲートにパルス状のゲート電圧が印加されることによってオン／オフが行われ、ＰＷＭ（Pulse Width Modulation：パルス幅変調）駆動される。
【００２５】
ダイオード２３は、インダクタ２１から平滑用キャパシタ３０の方向の整流方向を有していればよく、例えば、ファーストリカバリーダイオード、ＳｉＣショットキーダイオードを用いればよい。
【００２６】
制御部２４は、スイッチング素子２２のゲートに印加するパルス状のゲート電圧を出力する。制御部２４は、整流回路１０から出力される全波整流された電力の電圧値Ｖｉｎ、スイッチング素子２２に流れる電流の電流値ＩＱ、平滑キャパシタ３０の出力側の電圧値Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、スイッチング素子２２のゲートに印加する。制御部２４としては、例えば、電流値ＩＱ、電圧値Ｖｏｕｔ、Ｖｉｎに基づいてデューティ比を演算できるマルチプライヤ回路を用いればよい。
【００２７】
平滑用キャパシタ３０は、ＰＦＣ回路２０から出力される電圧を平滑化してＤＣ−ＤＣコンバータ４０に入力する。ＤＣ−ＤＣコンバータ４０には、例えば、電圧が３８５（Ｖ）の直流電力が入力される。
【００２８】
ＤＣ−ＤＣコンバータ４０は、直流電力の電圧値を変換して出力する変換回路であり、出力側には負荷回路５０が接続される。例えば、図１（Ａ）に示す電源装置を含む情報処理装置がＰＣ（Personal Computer：パーソナルコンピュータ）、又はサーバ等である場合には、負荷回路５０は、ＣＰＵ（Central Processing Unit：中央演算装置）、主記憶装置、又は補助記憶装置等である。
【００２９】
ここでは、ＤＣ−ＤＣコンバータ４０は、例えば、電圧が３８５（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換して負荷回路５０に出力する。
【００３０】
図１（Ｂ）に示す比較例２の電源装置は、図１（Ａ）に示す比較例１の電源装置からＰＦＣ回路２０を取り除いた回路構成を有する。整流回路１０の出力側には平滑用キャパシタ３０が直接的に接続されている。
【００３１】
次に、図２（Ａ）、（Ｂ）を用いて、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形について説明する。
【００３２】
図２（Ａ）、（Ｂ）は、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。図２（Ａ）、（Ｂ）では、入力電圧Ｖｉｎを実線で示し、入力電流Ｉｉｎを破線で示す。
【００３３】
図２（Ａ）、（Ｂ）に実線で示すように、比較例１、２の電源装置の整流回路１０には、正弦波状の交流電圧が入力電圧Ｖｉｎとして入力される。
【００３４】
一方、入力電流Ｉｉｎは、ＰＦＣ回路２０を含む比較例１の電源装置では、図２（Ａ）に示すように正弦波状の交流電流になるが、ＰＦＣ回路２０を含まない比較例２の電源装置では、入力電流Ｉｉｎは、高調波電流となる。
【００３５】
比較例２の電源装置の入力電流Ｉｉｎが高調波電流になるのは、図１（Ｂ）に示す比較例２の電源装置では、入力電流Ｉｉｎが流れるのは、入力電圧Ｖｉｎが平滑用キャパシタ３０の両端間電圧を上回ったときだけだからである。
【００３６】
これに対して、ＰＦＣ回路２０を含む比較例１の電源装置では、ＰＦＣ回路２０内のスイッチング素子２２が負荷回路５０の入力端子間の電圧値に応じてオン／オフされることにより、入力電流Ｉｉｎは、図２（Ａ）に示すように、正弦波状の電流となる。
【００３７】
ここで、図１（Ａ）に示すインダクタ２１からダイオード２３に流れる電流をＩＤ、インダクタ２１からスイッチング素子２２に流れる電流をＩＱ、インダクタ２１に流れる電流をＩＬとして、図３を用いてＰＦＣ回路２０の動作について詳述する。
【００３８】
図３は、比較例１の電源装置内の電圧及び電流の波形を示す図であり、（Ａ）は入力電圧Ｖｉｎ、（Ｂ）はスイッチング素子２２の電流ＩＱ、（Ｃ）はダイオード２３の電流ＩＤ、（Ｄ）はインダクタ２１の電流ＩＬ、（Ｅ）は出力電圧Ｖｏｕｔの波形を示す図である。
【００３９】
なお、比較例１の電源装置の出力電圧Ｖｏｕｔは、平滑用キャパシタ３０の両端間電圧として出力されてＤＣ−ＤＣコンバータ４０に入力する電圧である。
【００４０】
図３（Ａ）に示すように、交流電源１（図１（Ａ）参照）から比較例１の電源装置に入力される入力電圧Ｖｉｎは、正弦波状の交流電圧である。比較例１の電源装置の整流回路１０に入力電圧Ｖｉｎが印加されると、整流回路１０の出力電圧は交流電圧を全波整流した波形になる。
【００４１】
従って、図３（Ｂ）に示すように、スイッチング素子２２の電流ＩＱは、スイッチング素子２２がオンの間に流れ、オフの間に流れないパルス状の波形になり、パルスの輪郭は正弦波状になる。なお、スイッチング素子２２の電流ＩＱの各パルスが右肩上がりになっているのは、スイッチング素子２２がオンの間は、時間の経過によってインダクタ２１の磁気エネルギが増大するのに伴って電流ＩＱが増大するためである。
【００４２】
また、図３（Ｃ）に示すように、ダイオード２３の電流ＩＤは、スイッチング素子２２がオフの間に流れ、オンの間に流れないパルス状の波形になり、パルスの輪郭は正弦波状になる。なお、ダイオード２３の電流ＩＤの各パルスが右肩下がりになっているのは、スイッチング素子がオフの間は、時間の経過によってインダクタ２１の磁気エネルギが減少するのに伴って電流ＩＤが減少するためである。
【００４３】
以上より、図３（Ｂ）に示すスイッチング素子２２の電流ＩＱと図３（Ｃ）に示すダイオード２３の電流ＩＤとを合成したインダクタ２１の電流ＩＬは、図３（Ｄ）に示すように、略正弦波状の電流となる。
【００４４】
そして、平滑用キャパシタ３０によって平滑化された出力電圧Ｖｏｕｔは、図３（Ｅ）に示すように、略一定の電圧となる。ここでは、出力電圧Ｖｏｕｔは、一例として、３８５（Ｖ）になる。
【００４５】
なお、図３（Ａ）〜（Ｅ）には、半周期分の電圧と電流を示したが、図示しない残りの半周期については、図３（Ａ）に示す入力電圧Ｖｉｎが反転するだけであり、図３（Ｂ）〜（Ｅ）に示す電流ＩＱ、電流ＩＤ、電流ＩＬ、出力電圧Ｖｏｕｔは、同様の波形になる。
【００４６】
次に、図４及び図５を用いて、スイッチング素子２２のオン／オフに伴って生じるサージ電圧と、サージ電圧を抑制するスナバ回路（Snubber circuit）について説明する。
【００４７】
図４は、比較例１の電源装置のＰＦＣ回路２０及び平滑用キャパシタ３０を示す図である。
【００４８】
スイッチング素子２２には、入力側及び出力側に寄生インダクタがある。このため、図４には、入力側の寄生インダクタをＬＰ１と表し、出力側の寄生インダクタをＬＰ２と表す。
【００４９】
また、スイッチング素子２２には、電流ＩＱを測定するためのカレントトランス（Current Transformer）の一次巻線ＣＴ１が直列に接続される。カレントトランスの一次巻線ＣＴ１は、コイルであるためインダクタンスを有する。
【００５０】
カレントトランスの一次巻線ＣＴ１は、測定用の二次巻線ＣＴ２と結合されており、二次巻線ＣＴ２が出力する電圧値に基づいてスイッチング素子２２に通流する電流ＩＱが測定される。
【００５１】
図４に示すように、スイッチング素子２２には、寄生インダクタＬＰ１、ＬＰ２、及びカレントトランスの一次巻線ＣＴ１が接続されているため、スイッチング素子２２のオン／オフを行うと、サージ電圧が生じる。サージ電圧は、スイッチング素子２２のスイッチング（オン／オフ）を高速で行う程、大きくなる。
【００５２】
ここで、寄生インダクタＬＰ１、ＬＰ２、及びカレントトランスの一次巻線ＣＴ１の合成インダクタンスをＬＰとすると、スイッチング素子２２をオフにする際には、Ｖｓ＝ＬＰ×ｄＩＱ／ｄｔで表されるサージ電圧Ｖｓが発生する。
【００５３】
例えば、ｄＩＱ＝１５（Ａ）、ｄｔ＝１００ｎｓ（ナノ秒）、ＬＰ＝１μＨであるとすると、Ｖｓ＝１５０（Ｖ）となる。このサージ電圧の値は、比較例１の電源装置の出力電圧Ｖｏｕｔ（＝３８５（Ｖ））と比較すると、かなり大きい電圧値である。
【００５４】
ここで、サージ電圧を抑制するためには、スイッチング素子２２の耐圧を高くすることが考えられるが、耐圧を高くするとスイッチング素子２２のオン抵抗が大きくなり、また、スイッチング素子２２が大型化するため、好ましくない。
【００５５】
そこで、サージ電圧を抑制するために、スナバ回路が用いられている。
【００５６】
図５は、比較例１の電源装置のＰＦＣ回路２０に、スナバ回路６０を接続した回路構成を示す図である。なお、図５では、スイッチング素子２２の寄生インダクタＬＰ１、ＬＰ２を省略する。
【００５７】
スナバ回路６０は、ダイオード６１、キャパシタ６２、及び抵抗器６３を含み、スイッチング素子２２に並列に接続されている。ダイオード６１の入力端子は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２との接続部に接続されており、ダイオード６１の出力端子は、キャパシタ６２と抵抗器６３に接続されている。キャパシタ６２と抵抗器６３は、互いに並列に接続されている。
【００５８】
スイッチング素子２２がオンからオフになる際にカレントトランスの一次巻線ＣＴ１で電圧が生じると、一次巻線ＣＴ１で生じた電圧による電流は、ダイオード６１を介してキャパシタ６２に吸収される。そして、キャパシタ６２に吸収された電気エネルギは、抵抗器６３によって消費される。
【００５９】
このため、スイッチング素子２２のオン／オフに伴うサージ電圧を抑制することができる。
【００６０】
これは、スイッチング素子２２のオン／オフに伴ってスイッチング素子２２の寄生インダクタで生じる電圧についても同様であり、寄生インダクタで生じた電圧は、ダイオード６１を介してキャパシタ６２に吸収される。そして、キャパシタ６２に吸収された電気エネルギは、抵抗器６３によって消費される。
【００６１】
上述のように、比較例１の電源装置のスイッチング素子２２にスナバ回路６０を並列に接続すれば、サージ電圧を抑制することができるが、キャパシタ６２に吸収された電気エネルギは抵抗器６３で消費されるため、エネルギの損失が発生するという問題点があった。
【００６２】
なお、スイッチング素子２２の電流値は、カレントトランスの代わりに、抵抗器を用いて測定することもできる。カレントトランスの代わりに抵抗器を用いてスイッチング素子２２の電流値を測定する場合は、ＰＦＣ回路２０が一次巻線ＣＴ１を有しないことになる。
【００６３】
しかし、カレントトランスの代わりに抵抗器を用いてスイッチング素子２２の電流値を測定する場合においても、スイッチング素子２２の寄生インダクタによってサージ電圧が生じる。
【００６４】
このため、スイッチング素子２２にスナバ回路６０を並列に接続してサージ電圧を抑制すると、キャパシタ６２に吸収された電気エネルギは抵抗器６３で消費され、エネルギの損失が発生するという問題点は、カレントトランスを用いる場合と同様に生じていた。
【００６５】
このため、以下で説明する実施の形態では、上述の問題点を解決した電源装置及び情報処理装置を提供することを目的とする。以下、実施の形態の電源装置及び情報処理装置について説明する。
【００６６】
＜実施の形態１＞
図６は、実施の形態１の電源装置を含む情報処理装置を示すブロック図である。
【００６７】
実施の形態１では、一例として、情報処理装置がサーバ１００であるものとして説明する。
【００６８】
サーバ１００は、実施の形態１の電源装置（ＰＳＵ：Power Supply Unit）２００、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ（Local Area Network）用のモデム１３０を含む。実施の形態１では、説明の便宜上、図６にメインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０を示すが、サーバ１００は、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０以外の構成要素を含んでもよい。
【００６９】
メインボード１１０には、ＣＰＵ１１１、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）のような主記憶装置１１２が実装される。
【００７０】
サーバ１００の内部では、電源装置２００は、メインボード１１０に実装されるＣＰＵ１１１及び主記憶装置１１２、ハードディスクドライブ１２０、ＬＡＮ用のモデム１３０に電力を供給する。電源装置２００には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力される。電源装置２００は、交流電力を直流電力に変換するとともに降圧し、例えば、電圧が１２（Ｖ）の直流電力を出力する。
【００７１】
次に、図７（Ａ）、（Ｂ）を用いて、実施の形態１の電源装置２００について説明する。
【００７２】
図７（Ａ）は、実施の形態１の電源装置２００を示す回路図である。図７（Ａ）において、比較例１の電源装置（図１（Ａ）及び図５参照）と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００７３】
電源装置２００は、入力端子２０１Ａ、２０１Ｂ、整流回路１０、インダクタ２１、スイッチング素子２２、ダイオード２３、制御部２４、カレントトランスの一次巻線ＣＴ１、スナバ回路６０、インダクタ２０２、平滑用キャパシタ３０、出力端子２０３Ａ、２０３Ｂ、ＤＣ−ＤＣコンバータ４０、出力端子２０４Ａ、２０４Ｂ、及び負荷回路５０を含む。
【００７４】
入力端子２０１Ａ、２０１Ｂは、交流電源１を接続するための入力端子の一例である。入力端子２０１Ａ、２０１Ｂには、交流電源１から電源装置２００に交流電力が入力される。
【００７５】
出力端子２０３Ａは、直流電力を出力する正極端子の一例であり、出力端２０３Ｂは、直流電力を出力する負極端子の一例である。
【００７６】
なお、出力端子２０４Ａ、２０４Ｂは、ＤＣ−ＤＣコンバータ４０を介して出力端子２０３Ａ、２０３Ｂの出力側に接続されており、出力端子２０４Ａ、２０４Ｂは、直流電力を出力する。このため、正極端子及び負極端子の一例は、それぞれ、出力端子２０４Ａ、２０４Ｂであってもよい。また、入力端子２０１Ｂ、出力端子２０４Ｂは、接地電位に保持される。
【００７７】
平滑用キャパシタ３０は、出力端子２０３Ａと出力端子２０３Ｂとの間に接続される第１キャパシタの一例である。
【００７８】
整流回路１０は、入力端子２０１Ａ、２０１Ｂに入力される交流電力を整流する整流回路の一例である。
【００７９】
インダクタ２１は、整流回路１０に接続される昇圧用の第１インダクタの一例である。
【００８０】
ダイオード２３は、インダクタ２１の出力端子と出力端子２０３Ａとの間に接続され、インダクタ２１の出力端子から出力端子２０３Ａに向かう整流方向を有する第１整流素子の一例である。
【００８１】
ダイオード２３の入力端子と出力端子２０３Ｂとの間には、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２とが接続されている。
【００８２】
カレントトランスの一次巻線ＣＴ１はカレントトランスのコイルの一例である。
【００８３】
スイッチング素子２２には、実施の形態１では、ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いる。ＧａＮ（窒化ガリウム）で作成したＨＥＭＴは、シリコン製のＭＯＳＦＥＴよりも高速動作が可能で、オン抵抗も小さいという特性を有する。
【００８４】
図７（Ｂ）は、実施の形態１の電源装置２００のスイッチング素子２２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。
【００８５】
図７（Ｂ）に示すように、ＧａＮ−ＨＥＭＴは、ドレイン、ソース、ゲートを有する三端子トランジスタである。例えば、ソースを接地し、ソース−ドレイン間に所定の正電圧Ｖ１を印加し、ソース−ゲート間に印加する電圧Ｖ２を閾値以上にすると、ソースードレイン間が導通する（オンになる）。ソース−ゲート間に印加する電圧Ｖ２の閾値は、例えば、−１０（Ｖ）〜＋１０（Ｖ）である。
【００８６】
以上のように、ＧａＮ−ＨＥＭＴは、動作を含めてＭＯＳＦＥＴと同様に取り扱うことができる。
【００８７】
ＧａＮ−ＨＥＭＴのゲートは、図７（Ａ）に示すように制御部２４に接続されており、制御部２４によってゲート電圧の制御が行われる。
【００８８】
スイッチング素子２２に並列に接続されるダイオード６１及びキャパシタ６２は、それぞれ、第２整流素子及び第２キャパシタの一例である。ダイオード６１及びキャパシタ６２は、スイッチング素子２２がオンからオフに切り替えられたときにサージ電圧を抑制するためのスナバ回路６０を構築する。スナバ回路６０の入力端子となるダイオード６１の一端は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２との接続部Ａに接続されている。なお、ダイオード６１には、例えば、ファーストリカバリーダイオード、ＳＩＣショットキーダイオードを用いればよい。
【００８９】
ここで、サージ電圧として許容できる電圧値の最大値をＶＭＡＸとする。また、キャパシタ６２の静電容量をＣ、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスをＬ、スイッチング素子２２がオンのときにカレントトランスの一次巻線ＣＴ１に流れる電流の最大値をＩとすると、キャパシタ６２の静電容量Ｃは、次式（１）で表すことができる。
【００９０】
Ｃ＝（１／２）×Ｌ×Ｉ２／ＶＭＡＸ・・・（１）
このため、実施の形態１の電源装置２００において、サージ電圧を効果的に抑制するためには、スナバ回路６０のキャパシタ６２の静電容量を式（１）で表される値以上の静電容量に設定すればよい。
【００９１】
なお、式（１）におけるインダクタンスＬとしては、カレントトランスの一次巻線ＣＴ１のインダクタンスの値だけを用いてもよい。
【００９２】
ダイオード６１とキャパシタ６２との接続部Ｂには、インダクタ２０２の一端が接続されている。インダクタ２０２は、第２インダクタの一例であり、他端は出力端子２０３Ａに接続されている。
【００９３】
インダクタ２０２のインダクタンスは、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定されることが望ましい。これは、スイッチング素子２２をオンからオフに切り替える際に、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとが自己誘導で放出する電流がインダクタ２０２を通流するのを防ぎ、キャパシタ６２に電気エネルギとして回生するためである。
【００９４】
なお、スイッチング素子２２の寄生インダクタのインダクタンスは、例えば、有限要素法又は差分時間法等による電磁界解析により、スイッチング素子２２を解析することによって求めることができる。また、スイッチング素子２２の動作特性に基づいて寄生インダクタのインダクタンスを実測してもよい。
【００９５】
負荷回路５０は、例えば、図６に示すメインボード１１０、ハードディスクドライブ１２０、又はＬＡＮ用のモデム１３０に相当する。
【００９６】
ＤＣ−ＤＣコンバータ４０は、例えば、フォワード型又はフルブリッジ型のＤＣ−ＤＣコンバータを用いればよい。ここでは、図８を用いて、フォワード型のＤＣ−ＤＣコンバータについて説明する。
【００９７】
図８は、実施の形態１の電源装置２００のＤＣ−ＤＣコンバータ４０を示す図である。
【００９８】
ＤＣ−ＤＣコンバータ４０は、１次側のトランス４０１、スイッチング素子４０２、キャパシタ４０３、ダイオード４０４、入力端子４１０Ａ、４１０Ｂ、２次側のトランス４０５、ダイオード４０６、インダクタ４０７、ダイオード４０８、平滑用のキャパシタ４０９、出力端子４２０Ａ、４２０Ｂ、制御部４３０を含む。
【００９９】
１次側のトランス４０１及びスイッチング素子４０２は、入力端子４１０Ａ、４１０Ｂの間に直列に接続されている。キャパシタ４０３及びダイオード４０４は、１次側のトランス４０１に並列に接続されている。ダイオード４０４は、逆流を防止するために、入力端子４１０Ｂから入力端子４１０Ａに向く方向の整流方向を有するように接続されている。なお、入力端子４１０Ａ、４１０Ｂは、それぞれ、電源装置２００の出力端子２０３Ａ、２０３Ｂ（図７参照）に接続される。
【０１００】
２次側のトランス４０５、ダイオード４０６、インダクタ４０７は、出力端子４２０Ａ、４２０Ｂの間に直列に接続されている。ダイオード４０８は、逆流を防止するために、出力端子４２０Ｂから出力端子４２０Ａに向く方向の整流方向を有するように、２次側のトランス４０５及びダイオード４０６に並列に接続されている。キャパシタ４０９は、出力端子４２０Ａ、４２０Ｂの間に接続されている。
【０１０１】
このようなＤＣ−ＤＣコンバータ４０において、スイッチング素子４０２のゲートに接続された制御部４３０でゲート電圧を制御してスイッチング素子４０２のオン／オフを繰り返すと、１次側のトランス４０１で生じる磁束が２次側のトランス４０５を通る。
【０１０２】
これにより、入力端子４１０Ａ、４１０Ｂに入力される直流電力の電圧が所定の電圧に変換され、出力端子４２０Ａ、４２０Ｂから出力される。
【０１０３】
実施の形態１では、例えば、入力端子４１０Ａ、４１０Ｂに入力される３８５（Ｖ）の直流電力は、１２（Ｖ）の直流電力に変換され、出力端子４２０Ａ、４２０Ｂから出力される。電圧の変圧比は、１次側のトランス４０１のコイルの巻数と２次側のトランス４０５のコイルの巻数の比で決まる。
【０１０４】
次に、図９を用いて、実施の形態１の電源装置２００の動作について説明する。
【０１０５】
図９は、実施の形態１の電源装置２００の動作を表すタイミングチャートである。
【０１０６】
ここで、カレントトランスの一次巻線ＣＴ１に流れる電流をＩ１、スイッチング素子２２に流れる電流をＩ２、ダイオード２３に流れる電流をＩ３、ダイオード６１からキャパシタ６２に流れる電流をＩ４、キャパシタ６２からインダクタ２０２に流れる電流をＩ５とする。
【０１０７】
図９に示すように、時刻ｔ１でスイッチング素子２２がオンにされると、インダクタ２１からカレントトランスの一次巻線ＣＴ１を経てスイッチング素子２２に電流が流れるため、電流Ｉ１、Ｉ２が流れることになる。
【０１０８】
スイッチング素子２２がオンの間は、カレントトランスの一次巻線ＣＴ１に流れる電流は、ダイオード６１には流入せず、すべてスイッチング素子２２に流れる。これは、ダイオード６１の出力側にはキャパシタ６２とインダクタ２０２が接続されているため、オン状態にあるスイッチング素子２２の方が低抵抗で電流が流れやすいからである。
【０１０９】
このため、スイッチング素子２２がオンの間は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２に流れる電流値は等しくなる。
【０１１０】
時刻ｔ２でスイッチング素子２２がオフにされると、スイッチング素子２２を流れる電流Ｉ２は０（Ａ）になる。
【０１１１】
また、このとき、カレントトランスの一次巻線ＣＴ１は、自己誘導により電流を出力するため、カレントトランスの一次巻線ＣＴ１からダイオード６１を経てキャパシタ６２に電流が流れる。このため、時刻ｔ２の直後に、電流Ｉ１、Ｉ４が流れ、自己誘導による磁気エネルギがカレントトランスの一次巻線ＣＴ１から放出されるに従って、電流Ｉ１、Ｉ４の値は０（Ａ）に近づいて行く。
【０１１２】
電流Ｉ４によってキャパシタ６２に蓄えられた電気エネルギは、インダクタ２０２を介して電流として放出され、平滑用キャパシタ３０に電気エネルギとして回生される。
【０１１３】
このため、インダクタ２０２を流れる電流Ｉ５は、スイッチング素子２２をオフにした時刻ｔ２の後に流れることになる。
【０１１４】
なお、ダイオード２３に流れる電流Ｉ３は、スイッチング素子２２がオフとなる時刻ｔ２以後に流れるため、図７に示すように、電流Ｉ４とは逆の傾きで立ち上がった後に、インダクタ２１の磁気エネルギの減少に伴って緩やかに減少するように流れる。ダイオード２３に流れる電流Ｉ３は、カレントトランスの一次巻線ＣＴ１に流れる電流Ｉ１を反転させたような波形となる。
【０１１５】
以上のように、実施の形態１の電源装置２００によれば、スイッチング素子２２をオンからオフに切り替えた後に、カレントトランスの一次巻線ＣＴ１に残存する磁気エネルギをスナバ回路６０内のキャパシタ６２に電気エネルギとして蓄える。
【０１１６】
そして、その後に、キャパシタ６２の電気エネルギをインダクタ２０２を介して平滑用キャパシタ３０に回生することができる。
【０１１７】
また、上述のようなサージ電圧の抑制及びエネルギの回生は、カレントトランスの一次巻線ＣＴ１に蓄えられる磁気エネルギだけではなく、スイッチング素子２２の寄生インダクタに蓄えられる磁気エネルギについても、同様に実現することができる。
【０１１８】
すなわち、スイッチング素子２２がオンからオフに切り替えられると、スイッチング素子２２内の寄生インダクタに磁気エネルギが残存する。スイッチング素子２２内の寄生インダクタの磁気エネルギは、電流として放出され、スナバ回路６０のダイオード６１を経てキャパシタ６２に電気エネルギとして蓄えられる。そして、その後に、キャパシタ６２の電気エネルギは、インダクタ２０２を介して、平滑用キャパシタ３０に回生される。
【０１１９】
このため、実施の形態１の電源装置２００によれば、スイッチング素子２２内の寄生インダクタの蓄えられる磁気エネルギについても、カレントトランスの一次巻線ＣＴ１に蓄えられる磁気エネルギと同様に、サージ電圧の抑制と、高効率なエネルギ回生とを実現することができる。
【０１２０】
ここで、図１０を用いて、実施の形態１の電源装置２００におけるサージ電圧の抑制効果について説明する。
【０１２１】
図１０は、実施の形態１の電源装置２００と比較例１の電源装置における出力電力に対するサージ電圧を示す特性図である。なお、出力電力は、出力端子２０３Ａ、２０３Ｂにおける出力電圧に、出力端子２０３Ａにおける電流値を乗じて得る電力値を表す。
【０１２２】
図１０に示す特性は、実施の形態１の電源装置２００の特性と、比較例１の電源装置の特性である。
【０１２３】
実施の形態１の電源装置２００の特性については、キャパシタ６２の静電容量が異なる３種類の電源装置２００の特性を測定した。キャパシタ６２の静電容量は、９４０ｐＦ、２２００ｐＦ、４４００ｐＦの３種類である。
【０１２４】
図１０に示すように、サージ電圧は、出力電力の増大とともに増加する傾向を示し、比較例１の電源装置のサージ電圧が最大であった。比較例１の電源装置では、出力電力が２５０（Ｗ）でサージ電圧が約３５（Ｖ）であり、１０００（Ｗ）で約１００（Ｖ）であった。
【０１２５】
これに対して、キャパシタ６２の静電容量が９４０ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約１０（Ｖ）であり、１０００（Ｗ）で約４７（Ｖ）であった。また、キャパシタ６２の静電容量が２２００ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約１５（Ｖ）であり、１０００（Ｗ）で約２３（Ｖ）であった。また、キャパシタ６２の静電容量が４４００ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約８（Ｖ）であり、１０００（Ｗ）で約２３（Ｖ）であった。
【０１２６】
以上のように、インダクタ２０２を含む実施の形態１の電源装置２００は、比較例１の電源装置に比べて、大幅にサージ電圧を抑制できることが分かった。
【０１２７】
また、キャパシタ６２の静電容量を大きくすると、サージ電圧が抑制される傾向にあることが分かった。
【０１２８】
また、実施の形態１の電源装置２００では、インダクタ２０２のインダクタンスをカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定することにより、一次巻線ＣＴ１に残存する磁気エネルギをキャパシタ６２に電気エネルギとして効率的に回生できる。
【０１２９】
インダクタ２０２のインダクタンスがカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンス以下の場合は、スイッチング素子２２をオフに切り替えたときに、一次巻線ＣＴ１からインダクタ２０２に電流が流れる可能性がある。このような電流が流れると、電源装置２００の出力電圧にノイズが生じる場合があり、また、カレントトランスの一次巻線ＣＴ１、スイッチング素子２２の寄生インダクタ、キャパシタ６２、及びインダクタ２０２で共振が生じる場合がある。
【０１３０】
インダクタ２０２のインダクタンスをカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定すれば、上述のようなノイズ又は共振を抑制することができる。また、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計の磁気エネルギをキャパシタ６２及びインダクタ２０２を介して効率よく回生することができる。
【０１３１】
以上のように、実施の形態１の電源装置２００によれば、スイッチング素子２２をオンからオフに切り替えた際に、カレントトランスの一次巻線ＣＴ１及びスイッチング素子２２の寄生インダクタにおけるサージ電圧を抑制できるとともに、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率よく回生できる。
【０１３２】
また、実施の形態１の電源装置２００では、接続部Ａとキャパシタ６２との間には１つのダイオード６１が接続されているだけである。また、接続部Ｂと平滑用キャパシタ３０の出力端子２０３Ａ側の端子との間には、ダイオードは接続されていない。
【０１３３】
従って、カレントトランスの一次巻線ＣＴ１の磁気エネルギをエネルギ損失の非常に少ない状態でキャパシタ６２に電気エネルギとして蓄えることができる。
【０１３４】
また、キャパシタ６２の電気エネルギをエネルギ損失の非常に少ない状態で平滑用キャパシタ３０に回生することができる。
【０１３５】
このため、実施の形態１の電源装置２００によれば、サージ電圧を抑制できるとともに、簡易な回路構成で、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率的に回生することのできる電源装置及び情報処理装置を提供することができる。
【０１３６】
なお、実施の形態１の電源装置２００では、上述のようにサージ電圧を抑制できるため、サージ電圧を抑制するためにスイッチング素子２２の耐圧を上げる必要はない。このため、スイッチング素子２２のオン抵抗を低減することができるとともに、スイッチング素子２２の大型化を回避することができる。
【０１３７】
なお、以上では、スイッチング素子２２の電流値を測定するためにカレントトランスの一次巻線ＣＴ１をスイッチング素子２２に接続する形態について説明したが、スイッチング素子２２の電流値は、カレントトランスの代わりに抵抗器を用いて測定してもよい。
【０１３８】
図１１は、実施の形態１の変形例の電源装置２００を示す回路図である。
【０１３９】
実施の形態１の変形例の電源装置２００は、カレントトランスの一次巻線ＣＴ１の代わりに、電流検出用の抵抗器２５を含む。
【０１４０】
このように、カレントトランスの一次巻線ＣＴ１の代わりに、電流検出用の抵抗器２５を用いても、スイッチング素子２２の寄生インダクタにより、スイッチングに伴ってサージ電圧が生じる。
【０１４１】
このため、図１１に示すようにインダクタ２０２を用いることにより、サージ電圧を抑制できるとともに、簡易な回路構成で、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率的に回生することのできる電源装置を提供することができる。
【０１４２】
＜実施の形態２＞
実施の形態２の電源装置は、スイッチング素子２２、スナバ回路６０、及びインダクタ２０２を同一基板上にモジュール化したことが実施の形態１の電源装置２００と異なる。その他の点は、実施の形態１の電源装置２００と同様であるため、同一又は同様の構成要素には同一符号を付し、その説明を省略する。
【０１４３】
図１２は、実施の形態の電源装置のスイッチング素子２２、スナバ回路６０、及びインダクタ２０２の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図、（Ｄ）は変形例の断面図である。
【０１４４】
図１２（Ａ）〜（Ｃ）に示す基板３００は、例えば、ＦＲ４（Flame Retardant Type 4）製の基材に銅箔を貼り付けたガラスエポキシ基板を用いることができる。
【０１４５】
図１２（Ａ）に示すように、基板３００は、銅箔パターン３０１、３０２、３０３、３０４を有する。
【０１４６】
スイッチング素子２２、スナバ回路６０に含まれるダイオード６１とキャパシタ６２、及びインダクタ２０２は、例えば、金ボール製のバンプ３０５（図１２（Ｂ）参照）によって銅箔パターン３０１、３０２、３０３、３０４に固定されている。
【０１４７】
実施の形態２におけるスイッチング素子２２、スナバ回路６０、及びインダクタ２０２のモジュール化とは、上述のように、同一基板（基板３００）に形成された配線（銅箔パターン）に、バンプ等を用いて、スイッチング素子２２、スナバ回路６０、及びインダクタ２０２を実装することである。
【０１４８】
なお、図１２（Ａ）では、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間を接続する配線を省略するが、配線は、例えば、フリップチップ又はボンディングワイヤによって、図７（Ａ）に示すように接続すればよい。
【０１４９】
図１２（Ｃ）に示すように、基板３００は、底面にも銅箔パターン３１１、３１２、３１３、３１４を有する。銅箔パターン３１１、３１２、３１３、３１４は、例えば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２を電源装置の周囲の回路素子と接続するための電極として用いることができる。
【０１５０】
図１２（Ａ）に示す上面側の銅箔パターン３０１、３０２、３０３、３０４と、図１２（Ｃ）に示す底面側の銅箔パターン３１１、３１２、３１３、３１４との接続は、例えば、図１２（Ｂ）に示すように、基板３００の側面に形成した銅箔パターン３２１、３２２を用いて行えばよい。
【０１５１】
また、図１２（Ａ）に示す上面側の銅箔パターン３０１、３０２、３０３、３０４と、図１２（Ｃ）に示す底面側の銅箔パターン３１１、３１２、３１３、３１４との接続は、例えば、図１２（Ｄ）に示すように、ビア３３１、３３２を用いて行ってもよい。
【０１５２】
以上、実施の形態２の電源装置２００によれば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２をモジュール化した。モジュール化により、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２を銅箔パターン３０１〜３０４に接続するための接続部の長さをバンプ３０５で合わせることができる。このため、接続部（バンプ３０５）における寄生インダクタンスを低減することができる。
【０１５３】
また、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２をモジュール化によって寄生インダクタンスを低減できれば、キャパシタ６２の静電容量とインダクタ２０２のインダクタンスを小さくできるので、電源装置２００をさらに小型化することができる。
【０１５４】
なお、銅箔パターン３０１〜３０４、３１１〜３１４の厚さについては、表皮効果を考慮して、次のように設定することができる。
【０１５５】
表皮効果の生じる厚さｄは、次式（２）で求めることができる。
【０１５６】
ｄ＝｛２／（ω×μ×ρ）｝１／２ ・・・（２）
ここで、ωは角周波数、μは導体（銅）の透磁率、ρは導体（銅）の導電率である。
【０１５７】
例えば、スイッチング素子２２のスイッチングを１０ＭＨｚで行う場合に、ω＝２π×１０×１０６（ｒａｄ／ｓ）、μ＝μ０×０．９９９９９１、ρ＝５．７６×１０７（Ｓ／ｍ）であるとすると、ｄ≒２１（μｍ）と求まる。ただし、μ０は真空の透磁率であり、４π×１０７である。
【０１５８】
従って、例えば、スイッチング素子２２のスイッチングを１０ＭＨｚで行う場合には、銅箔パターン３０１〜３０４、３１１〜３１４の厚さを２１（μｍ）以上にすると、銅箔パターン３０１〜３０４、３１１〜３１４の抵抗を低減することができる。
【０１５９】
銅箔パターン３０１〜３０４、３１１〜３１４の抵抗を下げることができれば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間の抵抗を低減でき、スイッチング素子２２のスイッチングの際に、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間での電力損失を低減できる。
【０１６０】
また、実施の形態２の電源装置では、スイッチング素子２２、ダイオード６１、及びキャパシタ６２の等価直列インダクタンスＬESL（ESL: Equivalent Series Inductance）を以下のように設定してもよい。
【０１６１】
スイッチング素子２２、ダイオード６１、及びキャパシタ６２の等価直列インダクタンスＬESLは、次式（３）で表される。
【０１６２】
ＬESL＝Ｖｉｎｐ２／（Ｐｏｕｔ×ｆｓｗ） ・・・（３）
ここで、Ｖｉｎｐは整流回路１０の入力電圧のピーク値、Ｐｏｕｔは出力端子２０３Ａ、２０３Ｂから出力される出力、ｆｓｗはスイッチング素子２２のスイッチング周波数である。
【０１６３】
一例として、スイッチング素子２２としてＧａＮ−ＨＥＭＴを用いる場合の等価直列インダクタンスＬESLを求める。
【０１６４】
整流回路１０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子２０３Ａ、２０３Ｂから出力される出力Ｐｏｕｔが１（ｋＷ）、スイッチング周波数が１０ＭＨｚであるとする。
【０１６５】
整流回路１０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子２０３Ａ、２０３Ｂから出力される出力Ｐｏｕｔが１（ｋＷ）であるため、スイッチング素子２２の電流のピーク値は１４．４Ａ、電圧ピーク値Ｖｉｎｐは１４４Ｖとなる。
【０１６６】
このときのスイッチング素子２２、ダイオード６１、及びキャパシタ６２には最大１４．４Ａの電流を流す必要があるため、等価直列インダクタンスＬESLを十分に小さくする必要がある。
【０１６７】
式（３）を用いると、等価直列インダクタンスＬESLの値は次のように求まる。
【０１６８】
ＬESL＝（１４４Ｖ）２／（１４４Ｖ×１４．４Ａ×１０ＭＨｚ）＝１μＨとなる。
【０１６９】
以上のように等価直列インダクタンスＬESLを設定すれば、スイッチング素子２２としてＧａＮ−ＨＥＭＴを用いることによって実現される１０ＭＨｚオーダの高速スイッチングにおいて、寄生成分の影響を軽減することができる。
【０１７０】
＜実施の形態３＞
実施の形態３の電源装置は、インダクタ２０２に過飽和インダクタを用いる点が実施の形態１の電源装置２００と異なる。その他の構成要素は、実施の形態１の電源装置２００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【０１７１】
例えば、負荷回路５０の抵抗値が比較的大きいような場合には、インダクタ２０２から平滑用キャパシタ３０に回生した電気エネルギが、負荷回路５０で消費されずに戻ってくる可能性がある。
【０１７２】
このような場合には、例えば、インダクタ２１、キャパシタ６２、インダクタ２０２のＬＣ回路で共振が生じる可能性がある。
【０１７３】
このようは共振が生じた場合に、共振を早期に減衰させるために、実施の形態３の電源装置は、インダクタ２０２に過飽和インダクタを用いる。
【０１７４】
過飽和インダクタの飽和電流値は、例えば、次のようにして求めることができる。
【０１７５】
まず、インダクタ２０２における電流のピーク値（ピーク電流値）を求める。
【０１７６】
インダクタ２０２のインダクタンスをＬ、キャパシタ６２の両端間電圧をＶＣ２、平滑用キャパシタ３０の両端電圧をＶＣ１とする。
【０１７７】
このときインダクタ２０２に流れるピーク電流値ＩＰは、次式（４）で表される。
【０１７８】
ＩＰ＝（１／Ｌ）×（ＶＣ２−Ｖｏｕｔ）×Ｔ×Ｄｕｔｙ ・・・（４）
ここで、Ｔはスイッチング素子２２のスイッチングを行う周期である。ＶＣ２は、サージ電圧として許容できる電圧値の最大値ＶＭＡＸに、出力電圧Ｖｏｕｔを加えた電圧である。Ｄｕｔｙは、スイッチング素子２２のスイッチング（オン／オフ）を行う際のデューティ比である。
【０１７９】
デューティ比Ｄｕｔｙは、次式（５）で表される。
【０１８０】
Ｄｕｔｙ＝１−Ｖｉｎ／Ｖｏｕｔ ・・・（５）
キャパシタ６２、インダクタ２０２、平滑用キャパシタ３０の共振エネルギは、ピーク電流ＩＰに比例して大きくなる。
【０１８１】
ここで、インダクタ２０２の飽和電流値をピーク電流ＩＰより小さくすると、共振を低減できる効果が生じる。
【０１８２】
例えば、飽和電流値がピーク電流値ＩＰの１／４になる過飽和インダクタをインダクタ２０２に用いると、共振エネルギは１／４になる。これは、６ｄＢ／ｏｃｔの一般的なノイズフィルタ（ノイズを１／４にする効果を有するフィルタ）を一段接続するのに等しいノイズ削減効果があることになる。
【０１８３】
また、共振が生じる経路の内部抵抗によって生じる電力損失は電流値の二乗に比例するため、飽和電流値がピーク電流値ＩＰの１／４になる過飽和インダクタをインダクタ２０２に用いると、内部抵抗による電力損失を１／１６に低減することができる。
【０１８４】
このため、インダクタ２０２に過飽和インダクタを用いると、共振低減、出力電圧Ｖｏｕｔに含まれるノイズの低減、内部抵抗における電力損失の低減を図ることができる。
【０１８５】
次に、図１３を用いて、実施の形態３の電源装置の動作について説明する。
【０１８６】
図１３は、実施の形態３の電源装置の動作を表すタイミングチャートである。
【０１８７】
図１３に示すゲート電圧及び電流Ｉ１〜Ｉ４は、図９に示す実施の形態１の電源装置２００の動作を表すタイミングチャートの特性と同様である。
【０１８８】
図１３に実線で示す電流Ｉ５は、インダクタ２０２に過飽和インダクタを用いずに、キャパシタ６２、インダクタ２０２、及び平滑用キャパシタ３０に共振が生じた場合に、インダクタ２０２に通流する電流を示す。
【０１８９】
図１３に破線で示す特性は、インダクタ２０２に過飽和インダクタを用いた実施の形態３の電源装置において、インダクタ２０２に流れる電流Ｉ５を示す。
【０１９０】
図１３に示すように、インダクタ２０２に過飽和インダクタを用いることにより、インダクタ２０２に流れる電流Ｉ５（破線）は、過飽和インダクタを用いていない場合の電流Ｉ５（実線）よりも早期に減衰していることが分かる。
【０１９１】
以上のように、実施の形態３によれば、過飽和インダクタをインダクタ２０２に用いることにより、共振を早期に減衰させることができ、共振低減、ノイズ低減、内部抵抗における電力損失の低減を図った電源装置を提供することができる。
【０１９２】
以上、本発明の例示的な実施の形態１乃至３の電源装置及び情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１９３】
２０ 整流回路
２１ インダクタ
２２ スイッチング素子
２３ ダイオード
２４ 制御部
ＣＴ１ カレントトランスの一次巻線
ＣＴ２ カレントトランスの二次巻線
３０ 平滑用キャパシタ
４０ ＤＣ−ＤＣコンバータ
５０ 負荷回路
６０ スナバ回路
６１ ダイオード
６２ キャパシタ
１００ サーバ
１１１ ＣＰＵ
１１２ 主記憶装置
１１０ メインボード
１２０ ハードディスクドライブ
１３０ ＬＡＮ用のモデム
２００ 電源装置
２０１Ａ、２０１Ｂ 入力端子
２０２ インダクタ
２０３Ａ、２０３Ｂ 出力端子
２０４Ａ、２０４Ｂ 出力端子
３００ 基板
３０１、３０２、３０３、３０４、３１１、３１２、３１３、３１４、３２１、３２２ 銅箔パターン
３０５ バンプ
３３１、３３２ ビア
【技術分野】
【０００１】
本発明は、電源装置、情報処理装置に関する。
【背景技術】
【０００２】
従来より、交流電源に接続される交流電源端子、昇圧用のインダクタ、ダイオードブリッジ型の整流回路、スイッチング素子、スナバ回路、及び平滑用コンデンサを含み、交流電源から供給される交流電力をインダクタで昇圧し、整流回路で直流電力に変換して負荷回路に供給する電源装置があった。
【０００３】
スナバ回路に含まれる複数のコンデンサ、複数の共振用リアクトル、複数のダイオードを有する閉回路に共振電流を流すことにより、複数のコンデンサに蓄えられた電気エネルギを平滑用コンデンサに回生していた。
【０００４】
また、昇圧用のインダクタとダイオードブリッジ型の整流回路とを入れ替えた回路構成の電源装置では、交流電源から供給される交流電力を整流回路で直流電力に変換し、インダクタで昇圧して負荷回路に供給していた。
【０００５】
この電源装置は、スナバ回路の内部にインダクタとスイッチング素子を設け、スナバ回路内のスイッチング素子をオン／オフすることによってコンデンサに蓄えられた電気エネルギを平滑コンデンサに回生していた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０１８４２０号公報
【特許文献２】実用新案登録第２６０５３８７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、コンデンサ、共振用リアクトル、及びダイオードを複数有する閉回路をスナバ回路が含む従来の電源装置では、スナバ回路が含む回路素子の数が多いため、電気エネルギを回生する際の損失が大きいという課題があった。
【０００８】
また、複数のコンデンサの充電は、閉回路に含まれるダイオードとは別の複数のダイオードを介して行われるため、電気エネルギの回生効率の低下に繋がっていた。
【０００９】
スナバ回路にスイッチング素子を含む従来の電源装置では、スイッチングによる損失の増大とノイズの発生という課題があった。
【００１０】
そこで、サージ電圧を抑制することのできる電源装置及び情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施の形態の電源装置は、交流電力が入力される入力端子と、直流電力を出力する正極端子及び負極端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路に接続される昇圧用の第１インダクタと、前記正極端子と前記負極端子との間に接続される第１キャパシタと、前記第１インダクタの出力端子と前記正極端子との間に接続され、前記第１インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、前記第１整流素子の入力端子と前記負極端子との間に接続されるスイッチング素子と、前記スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、前記第２整流素子及び前記第２キャパシタの接続部と前記正極端子との間に接続される第２インダクタとを含む。
【発明の効果】
【００１２】
サージ電圧を抑制することのできる電源装置及び情報処理装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】（Ａ）、（Ｂ）は、比較例１、２の電源装置を示す回路図である。
【図２】（Ａ）、（Ｂ）は、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。
【図３】比較例１の電源装置内の電圧及び電流の波形を示す図であり、（Ａ）は入力電圧Ｖｉｎ、（Ｂ）はスイッチング素子２２の電流ＩＱ、（Ｃ）はダイオード２３の電流ＩＤ、（Ｄ）はインダクタ２１の電流ＩＬ、（Ｅ）は出力電圧Ｖｏｕｔの波形を示す図である。
【図４】比較例１の電源装置のＰＦＣ回路２０及び平滑用キャパシタ３０を示す図である。
【図５】比較例１の電源装置のＰＦＣ回路２０に、スナバ回路６０を接続した回路構成を示す図である。
【図６】実施の形態１の電源装置を含む情報処理装置を示すブロック図である。
【図７】Ａ）は、実施の形態１の電源装置２００を示す回路図、（Ｂ）は、実施の形態１の電源装置２００のスイッチング素子２２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。
【図８】実施の形態１の電源装置２００のＤＣ−ＤＣコンバータ４０を示す図である。
【図９】実施の形態１の電源装置２００の動作を表すタイミングチャートである。
【図１０】実施の形態１の電源装置２００と比較例の電源装置における出力電力に対するサージ電圧を示す特性図である。
【図１１】実施の形態１の変形例の電源装置２００を示す回路図である。
【図１２】実施の形態の電源装置のスイッチング素子２２、スナバ回路６０、及びインダクタ２０２の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図、（Ｄ）は変形例の断面図である。
【図１３】実施の形態３の電源装置の動作を表すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の電源装置及び情報処理装置を適用した実施の形態について説明する。
【００１５】
実施の形態の電源装置及び情報処理装置について説明する前に、まず、図１乃至図５を用いて、比較例の電源装置の問題点について説明する。
【００１６】
図１（Ａ）、（Ｂ）は、比較例１、２の電源装置を示す回路図である。
【００１７】
図１（Ａ）に示す比較例１の電源装置は、整流回路１０、ＰＦＣ（Power Factor Correction：力率改善）回路２０、平滑用キャパシタ３０、及びＤＣ（Direct Current）−ＤＣコンバータ４０を含む。
【００１８】
整流回路１０は、４つのダイオード１１、１２、１３、１４がブリッジ状に接続されたダイオードブリッジである。整流回路１０は、交流電源１に接続されており、交流電力を全波整流して出力する。
【００１９】
ここで、交流電源１の出力電圧はＶｉｎであるため、整流回路１０の入力電圧はＶｉｎである。整流回路１０は、交流電源１から入力される交流電力を全波整流した電力を出力する。
【００２０】
整流回路１０には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力されるため、整流回路１０のダイオード１１、１２、１３、１４における電圧降下は無視することができる。
【００２１】
このため、整流回路１０の入力電圧はＶｉｎであり、整流回路１０の出力電圧はＶｉｎであることとして説明を行う。
【００２２】
ＰＦＣ回路２０は、Ｔ字型に接続された、インダクタ２１、スイッチング素子２２、ダイオード２３、及び制御部２４を含み、整流回路１０で整流された電流に含まれる高調波等の歪みを低減し、電力の力率を改善するアクティブフィルタ回路である。
【００２３】
インダクタ２１は、例えば、昇圧用のインダクタであればよい。
【００２４】
スイッチング素子２２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）であればよい。スイッチング素子２２は、制御部２４からゲートにパルス状のゲート電圧が印加されることによってオン／オフが行われ、ＰＷＭ（Pulse Width Modulation：パルス幅変調）駆動される。
【００２５】
ダイオード２３は、インダクタ２１から平滑用キャパシタ３０の方向の整流方向を有していればよく、例えば、ファーストリカバリーダイオード、ＳｉＣショットキーダイオードを用いればよい。
【００２６】
制御部２４は、スイッチング素子２２のゲートに印加するパルス状のゲート電圧を出力する。制御部２４は、整流回路１０から出力される全波整流された電力の電圧値Ｖｉｎ、スイッチング素子２２に流れる電流の電流値ＩＱ、平滑キャパシタ３０の出力側の電圧値Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、スイッチング素子２２のゲートに印加する。制御部２４としては、例えば、電流値ＩＱ、電圧値Ｖｏｕｔ、Ｖｉｎに基づいてデューティ比を演算できるマルチプライヤ回路を用いればよい。
【００２７】
平滑用キャパシタ３０は、ＰＦＣ回路２０から出力される電圧を平滑化してＤＣ−ＤＣコンバータ４０に入力する。ＤＣ−ＤＣコンバータ４０には、例えば、電圧が３８５（Ｖ）の直流電力が入力される。
【００２８】
ＤＣ−ＤＣコンバータ４０は、直流電力の電圧値を変換して出力する変換回路であり、出力側には負荷回路５０が接続される。例えば、図１（Ａ）に示す電源装置を含む情報処理装置がＰＣ（Personal Computer：パーソナルコンピュータ）、又はサーバ等である場合には、負荷回路５０は、ＣＰＵ（Central Processing Unit：中央演算装置）、主記憶装置、又は補助記憶装置等である。
【００２９】
ここでは、ＤＣ−ＤＣコンバータ４０は、例えば、電圧が３８５（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換して負荷回路５０に出力する。
【００３０】
図１（Ｂ）に示す比較例２の電源装置は、図１（Ａ）に示す比較例１の電源装置からＰＦＣ回路２０を取り除いた回路構成を有する。整流回路１０の出力側には平滑用キャパシタ３０が直接的に接続されている。
【００３１】
次に、図２（Ａ）、（Ｂ）を用いて、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形について説明する。
【００３２】
図２（Ａ）、（Ｂ）は、比較例１、２の電源装置の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。図２（Ａ）、（Ｂ）では、入力電圧Ｖｉｎを実線で示し、入力電流Ｉｉｎを破線で示す。
【００３３】
図２（Ａ）、（Ｂ）に実線で示すように、比較例１、２の電源装置の整流回路１０には、正弦波状の交流電圧が入力電圧Ｖｉｎとして入力される。
【００３４】
一方、入力電流Ｉｉｎは、ＰＦＣ回路２０を含む比較例１の電源装置では、図２（Ａ）に示すように正弦波状の交流電流になるが、ＰＦＣ回路２０を含まない比較例２の電源装置では、入力電流Ｉｉｎは、高調波電流となる。
【００３５】
比較例２の電源装置の入力電流Ｉｉｎが高調波電流になるのは、図１（Ｂ）に示す比較例２の電源装置では、入力電流Ｉｉｎが流れるのは、入力電圧Ｖｉｎが平滑用キャパシタ３０の両端間電圧を上回ったときだけだからである。
【００３６】
これに対して、ＰＦＣ回路２０を含む比較例１の電源装置では、ＰＦＣ回路２０内のスイッチング素子２２が負荷回路５０の入力端子間の電圧値に応じてオン／オフされることにより、入力電流Ｉｉｎは、図２（Ａ）に示すように、正弦波状の電流となる。
【００３７】
ここで、図１（Ａ）に示すインダクタ２１からダイオード２３に流れる電流をＩＤ、インダクタ２１からスイッチング素子２２に流れる電流をＩＱ、インダクタ２１に流れる電流をＩＬとして、図３を用いてＰＦＣ回路２０の動作について詳述する。
【００３８】
図３は、比較例１の電源装置内の電圧及び電流の波形を示す図であり、（Ａ）は入力電圧Ｖｉｎ、（Ｂ）はスイッチング素子２２の電流ＩＱ、（Ｃ）はダイオード２３の電流ＩＤ、（Ｄ）はインダクタ２１の電流ＩＬ、（Ｅ）は出力電圧Ｖｏｕｔの波形を示す図である。
【００３９】
なお、比較例１の電源装置の出力電圧Ｖｏｕｔは、平滑用キャパシタ３０の両端間電圧として出力されてＤＣ−ＤＣコンバータ４０に入力する電圧である。
【００４０】
図３（Ａ）に示すように、交流電源１（図１（Ａ）参照）から比較例１の電源装置に入力される入力電圧Ｖｉｎは、正弦波状の交流電圧である。比較例１の電源装置の整流回路１０に入力電圧Ｖｉｎが印加されると、整流回路１０の出力電圧は交流電圧を全波整流した波形になる。
【００４１】
従って、図３（Ｂ）に示すように、スイッチング素子２２の電流ＩＱは、スイッチング素子２２がオンの間に流れ、オフの間に流れないパルス状の波形になり、パルスの輪郭は正弦波状になる。なお、スイッチング素子２２の電流ＩＱの各パルスが右肩上がりになっているのは、スイッチング素子２２がオンの間は、時間の経過によってインダクタ２１の磁気エネルギが増大するのに伴って電流ＩＱが増大するためである。
【００４２】
また、図３（Ｃ）に示すように、ダイオード２３の電流ＩＤは、スイッチング素子２２がオフの間に流れ、オンの間に流れないパルス状の波形になり、パルスの輪郭は正弦波状になる。なお、ダイオード２３の電流ＩＤの各パルスが右肩下がりになっているのは、スイッチング素子がオフの間は、時間の経過によってインダクタ２１の磁気エネルギが減少するのに伴って電流ＩＤが減少するためである。
【００４３】
以上より、図３（Ｂ）に示すスイッチング素子２２の電流ＩＱと図３（Ｃ）に示すダイオード２３の電流ＩＤとを合成したインダクタ２１の電流ＩＬは、図３（Ｄ）に示すように、略正弦波状の電流となる。
【００４４】
そして、平滑用キャパシタ３０によって平滑化された出力電圧Ｖｏｕｔは、図３（Ｅ）に示すように、略一定の電圧となる。ここでは、出力電圧Ｖｏｕｔは、一例として、３８５（Ｖ）になる。
【００４５】
なお、図３（Ａ）〜（Ｅ）には、半周期分の電圧と電流を示したが、図示しない残りの半周期については、図３（Ａ）に示す入力電圧Ｖｉｎが反転するだけであり、図３（Ｂ）〜（Ｅ）に示す電流ＩＱ、電流ＩＤ、電流ＩＬ、出力電圧Ｖｏｕｔは、同様の波形になる。
【００４６】
次に、図４及び図５を用いて、スイッチング素子２２のオン／オフに伴って生じるサージ電圧と、サージ電圧を抑制するスナバ回路（Snubber circuit）について説明する。
【００４７】
図４は、比較例１の電源装置のＰＦＣ回路２０及び平滑用キャパシタ３０を示す図である。
【００４８】
スイッチング素子２２には、入力側及び出力側に寄生インダクタがある。このため、図４には、入力側の寄生インダクタをＬＰ１と表し、出力側の寄生インダクタをＬＰ２と表す。
【００４９】
また、スイッチング素子２２には、電流ＩＱを測定するためのカレントトランス（Current Transformer）の一次巻線ＣＴ１が直列に接続される。カレントトランスの一次巻線ＣＴ１は、コイルであるためインダクタンスを有する。
【００５０】
カレントトランスの一次巻線ＣＴ１は、測定用の二次巻線ＣＴ２と結合されており、二次巻線ＣＴ２が出力する電圧値に基づいてスイッチング素子２２に通流する電流ＩＱが測定される。
【００５１】
図４に示すように、スイッチング素子２２には、寄生インダクタＬＰ１、ＬＰ２、及びカレントトランスの一次巻線ＣＴ１が接続されているため、スイッチング素子２２のオン／オフを行うと、サージ電圧が生じる。サージ電圧は、スイッチング素子２２のスイッチング（オン／オフ）を高速で行う程、大きくなる。
【００５２】
ここで、寄生インダクタＬＰ１、ＬＰ２、及びカレントトランスの一次巻線ＣＴ１の合成インダクタンスをＬＰとすると、スイッチング素子２２をオフにする際には、Ｖｓ＝ＬＰ×ｄＩＱ／ｄｔで表されるサージ電圧Ｖｓが発生する。
【００５３】
例えば、ｄＩＱ＝１５（Ａ）、ｄｔ＝１００ｎｓ（ナノ秒）、ＬＰ＝１μＨであるとすると、Ｖｓ＝１５０（Ｖ）となる。このサージ電圧の値は、比較例１の電源装置の出力電圧Ｖｏｕｔ（＝３８５（Ｖ））と比較すると、かなり大きい電圧値である。
【００５４】
ここで、サージ電圧を抑制するためには、スイッチング素子２２の耐圧を高くすることが考えられるが、耐圧を高くするとスイッチング素子２２のオン抵抗が大きくなり、また、スイッチング素子２２が大型化するため、好ましくない。
【００５５】
そこで、サージ電圧を抑制するために、スナバ回路が用いられている。
【００５６】
図５は、比較例１の電源装置のＰＦＣ回路２０に、スナバ回路６０を接続した回路構成を示す図である。なお、図５では、スイッチング素子２２の寄生インダクタＬＰ１、ＬＰ２を省略する。
【００５７】
スナバ回路６０は、ダイオード６１、キャパシタ６２、及び抵抗器６３を含み、スイッチング素子２２に並列に接続されている。ダイオード６１の入力端子は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２との接続部に接続されており、ダイオード６１の出力端子は、キャパシタ６２と抵抗器６３に接続されている。キャパシタ６２と抵抗器６３は、互いに並列に接続されている。
【００５８】
スイッチング素子２２がオンからオフになる際にカレントトランスの一次巻線ＣＴ１で電圧が生じると、一次巻線ＣＴ１で生じた電圧による電流は、ダイオード６１を介してキャパシタ６２に吸収される。そして、キャパシタ６２に吸収された電気エネルギは、抵抗器６３によって消費される。
【００５９】
このため、スイッチング素子２２のオン／オフに伴うサージ電圧を抑制することができる。
【００６０】
これは、スイッチング素子２２のオン／オフに伴ってスイッチング素子２２の寄生インダクタで生じる電圧についても同様であり、寄生インダクタで生じた電圧は、ダイオード６１を介してキャパシタ６２に吸収される。そして、キャパシタ６２に吸収された電気エネルギは、抵抗器６３によって消費される。
【００６１】
上述のように、比較例１の電源装置のスイッチング素子２２にスナバ回路６０を並列に接続すれば、サージ電圧を抑制することができるが、キャパシタ６２に吸収された電気エネルギは抵抗器６３で消費されるため、エネルギの損失が発生するという問題点があった。
【００６２】
なお、スイッチング素子２２の電流値は、カレントトランスの代わりに、抵抗器を用いて測定することもできる。カレントトランスの代わりに抵抗器を用いてスイッチング素子２２の電流値を測定する場合は、ＰＦＣ回路２０が一次巻線ＣＴ１を有しないことになる。
【００６３】
しかし、カレントトランスの代わりに抵抗器を用いてスイッチング素子２２の電流値を測定する場合においても、スイッチング素子２２の寄生インダクタによってサージ電圧が生じる。
【００６４】
このため、スイッチング素子２２にスナバ回路６０を並列に接続してサージ電圧を抑制すると、キャパシタ６２に吸収された電気エネルギは抵抗器６３で消費され、エネルギの損失が発生するという問題点は、カレントトランスを用いる場合と同様に生じていた。
【００６５】
このため、以下で説明する実施の形態では、上述の問題点を解決した電源装置及び情報処理装置を提供することを目的とする。以下、実施の形態の電源装置及び情報処理装置について説明する。
【００６６】
＜実施の形態１＞
図６は、実施の形態１の電源装置を含む情報処理装置を示すブロック図である。
【００６７】
実施の形態１では、一例として、情報処理装置がサーバ１００であるものとして説明する。
【００６８】
サーバ１００は、実施の形態１の電源装置（ＰＳＵ：Power Supply Unit）２００、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ（Local Area Network）用のモデム１３０を含む。実施の形態１では、説明の便宜上、図６にメインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０を示すが、サーバ１００は、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０以外の構成要素を含んでもよい。
【００６９】
メインボード１１０には、ＣＰＵ１１１、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）のような主記憶装置１１２が実装される。
【００７０】
サーバ１００の内部では、電源装置２００は、メインボード１１０に実装されるＣＰＵ１１１及び主記憶装置１１２、ハードディスクドライブ１２０、ＬＡＮ用のモデム１３０に電力を供給する。電源装置２００には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力される。電源装置２００は、交流電力を直流電力に変換するとともに降圧し、例えば、電圧が１２（Ｖ）の直流電力を出力する。
【００７１】
次に、図７（Ａ）、（Ｂ）を用いて、実施の形態１の電源装置２００について説明する。
【００７２】
図７（Ａ）は、実施の形態１の電源装置２００を示す回路図である。図７（Ａ）において、比較例１の電源装置（図１（Ａ）及び図５参照）と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００７３】
電源装置２００は、入力端子２０１Ａ、２０１Ｂ、整流回路１０、インダクタ２１、スイッチング素子２２、ダイオード２３、制御部２４、カレントトランスの一次巻線ＣＴ１、スナバ回路６０、インダクタ２０２、平滑用キャパシタ３０、出力端子２０３Ａ、２０３Ｂ、ＤＣ−ＤＣコンバータ４０、出力端子２０４Ａ、２０４Ｂ、及び負荷回路５０を含む。
【００７４】
入力端子２０１Ａ、２０１Ｂは、交流電源１を接続するための入力端子の一例である。入力端子２０１Ａ、２０１Ｂには、交流電源１から電源装置２００に交流電力が入力される。
【００７５】
出力端子２０３Ａは、直流電力を出力する正極端子の一例であり、出力端２０３Ｂは、直流電力を出力する負極端子の一例である。
【００７６】
なお、出力端子２０４Ａ、２０４Ｂは、ＤＣ−ＤＣコンバータ４０を介して出力端子２０３Ａ、２０３Ｂの出力側に接続されており、出力端子２０４Ａ、２０４Ｂは、直流電力を出力する。このため、正極端子及び負極端子の一例は、それぞれ、出力端子２０４Ａ、２０４Ｂであってもよい。また、入力端子２０１Ｂ、出力端子２０４Ｂは、接地電位に保持される。
【００７７】
平滑用キャパシタ３０は、出力端子２０３Ａと出力端子２０３Ｂとの間に接続される第１キャパシタの一例である。
【００７８】
整流回路１０は、入力端子２０１Ａ、２０１Ｂに入力される交流電力を整流する整流回路の一例である。
【００７９】
インダクタ２１は、整流回路１０に接続される昇圧用の第１インダクタの一例である。
【００８０】
ダイオード２３は、インダクタ２１の出力端子と出力端子２０３Ａとの間に接続され、インダクタ２１の出力端子から出力端子２０３Ａに向かう整流方向を有する第１整流素子の一例である。
【００８１】
ダイオード２３の入力端子と出力端子２０３Ｂとの間には、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２とが接続されている。
【００８２】
カレントトランスの一次巻線ＣＴ１はカレントトランスのコイルの一例である。
【００８３】
スイッチング素子２２には、実施の形態１では、ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いる。ＧａＮ（窒化ガリウム）で作成したＨＥＭＴは、シリコン製のＭＯＳＦＥＴよりも高速動作が可能で、オン抵抗も小さいという特性を有する。
【００８４】
図７（Ｂ）は、実施の形態１の電源装置２００のスイッチング素子２２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。
【００８５】
図７（Ｂ）に示すように、ＧａＮ−ＨＥＭＴは、ドレイン、ソース、ゲートを有する三端子トランジスタである。例えば、ソースを接地し、ソース−ドレイン間に所定の正電圧Ｖ１を印加し、ソース−ゲート間に印加する電圧Ｖ２を閾値以上にすると、ソースードレイン間が導通する（オンになる）。ソース−ゲート間に印加する電圧Ｖ２の閾値は、例えば、−１０（Ｖ）〜＋１０（Ｖ）である。
【００８６】
以上のように、ＧａＮ−ＨＥＭＴは、動作を含めてＭＯＳＦＥＴと同様に取り扱うことができる。
【００８７】
ＧａＮ−ＨＥＭＴのゲートは、図７（Ａ）に示すように制御部２４に接続されており、制御部２４によってゲート電圧の制御が行われる。
【００８８】
スイッチング素子２２に並列に接続されるダイオード６１及びキャパシタ６２は、それぞれ、第２整流素子及び第２キャパシタの一例である。ダイオード６１及びキャパシタ６２は、スイッチング素子２２がオンからオフに切り替えられたときにサージ電圧を抑制するためのスナバ回路６０を構築する。スナバ回路６０の入力端子となるダイオード６１の一端は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２との接続部Ａに接続されている。なお、ダイオード６１には、例えば、ファーストリカバリーダイオード、ＳＩＣショットキーダイオードを用いればよい。
【００８９】
ここで、サージ電圧として許容できる電圧値の最大値をＶＭＡＸとする。また、キャパシタ６２の静電容量をＣ、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスをＬ、スイッチング素子２２がオンのときにカレントトランスの一次巻線ＣＴ１に流れる電流の最大値をＩとすると、キャパシタ６２の静電容量Ｃは、次式（１）で表すことができる。
【００９０】
Ｃ＝（１／２）×Ｌ×Ｉ２／ＶＭＡＸ・・・（１）
このため、実施の形態１の電源装置２００において、サージ電圧を効果的に抑制するためには、スナバ回路６０のキャパシタ６２の静電容量を式（１）で表される値以上の静電容量に設定すればよい。
【００９１】
なお、式（１）におけるインダクタンスＬとしては、カレントトランスの一次巻線ＣＴ１のインダクタンスの値だけを用いてもよい。
【００９２】
ダイオード６１とキャパシタ６２との接続部Ｂには、インダクタ２０２の一端が接続されている。インダクタ２０２は、第２インダクタの一例であり、他端は出力端子２０３Ａに接続されている。
【００９３】
インダクタ２０２のインダクタンスは、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定されることが望ましい。これは、スイッチング素子２２をオンからオフに切り替える際に、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとが自己誘導で放出する電流がインダクタ２０２を通流するのを防ぎ、キャパシタ６２に電気エネルギとして回生するためである。
【００９４】
なお、スイッチング素子２２の寄生インダクタのインダクタンスは、例えば、有限要素法又は差分時間法等による電磁界解析により、スイッチング素子２２を解析することによって求めることができる。また、スイッチング素子２２の動作特性に基づいて寄生インダクタのインダクタンスを実測してもよい。
【００９５】
負荷回路５０は、例えば、図６に示すメインボード１１０、ハードディスクドライブ１２０、又はＬＡＮ用のモデム１３０に相当する。
【００９６】
ＤＣ−ＤＣコンバータ４０は、例えば、フォワード型又はフルブリッジ型のＤＣ−ＤＣコンバータを用いればよい。ここでは、図８を用いて、フォワード型のＤＣ−ＤＣコンバータについて説明する。
【００９７】
図８は、実施の形態１の電源装置２００のＤＣ−ＤＣコンバータ４０を示す図である。
【００９８】
ＤＣ−ＤＣコンバータ４０は、１次側のトランス４０１、スイッチング素子４０２、キャパシタ４０３、ダイオード４０４、入力端子４１０Ａ、４１０Ｂ、２次側のトランス４０５、ダイオード４０６、インダクタ４０７、ダイオード４０８、平滑用のキャパシタ４０９、出力端子４２０Ａ、４２０Ｂ、制御部４３０を含む。
【００９９】
１次側のトランス４０１及びスイッチング素子４０２は、入力端子４１０Ａ、４１０Ｂの間に直列に接続されている。キャパシタ４０３及びダイオード４０４は、１次側のトランス４０１に並列に接続されている。ダイオード４０４は、逆流を防止するために、入力端子４１０Ｂから入力端子４１０Ａに向く方向の整流方向を有するように接続されている。なお、入力端子４１０Ａ、４１０Ｂは、それぞれ、電源装置２００の出力端子２０３Ａ、２０３Ｂ（図７参照）に接続される。
【０１００】
２次側のトランス４０５、ダイオード４０６、インダクタ４０７は、出力端子４２０Ａ、４２０Ｂの間に直列に接続されている。ダイオード４０８は、逆流を防止するために、出力端子４２０Ｂから出力端子４２０Ａに向く方向の整流方向を有するように、２次側のトランス４０５及びダイオード４０６に並列に接続されている。キャパシタ４０９は、出力端子４２０Ａ、４２０Ｂの間に接続されている。
【０１０１】
このようなＤＣ−ＤＣコンバータ４０において、スイッチング素子４０２のゲートに接続された制御部４３０でゲート電圧を制御してスイッチング素子４０２のオン／オフを繰り返すと、１次側のトランス４０１で生じる磁束が２次側のトランス４０５を通る。
【０１０２】
これにより、入力端子４１０Ａ、４１０Ｂに入力される直流電力の電圧が所定の電圧に変換され、出力端子４２０Ａ、４２０Ｂから出力される。
【０１０３】
実施の形態１では、例えば、入力端子４１０Ａ、４１０Ｂに入力される３８５（Ｖ）の直流電力は、１２（Ｖ）の直流電力に変換され、出力端子４２０Ａ、４２０Ｂから出力される。電圧の変圧比は、１次側のトランス４０１のコイルの巻数と２次側のトランス４０５のコイルの巻数の比で決まる。
【０１０４】
次に、図９を用いて、実施の形態１の電源装置２００の動作について説明する。
【０１０５】
図９は、実施の形態１の電源装置２００の動作を表すタイミングチャートである。
【０１０６】
ここで、カレントトランスの一次巻線ＣＴ１に流れる電流をＩ１、スイッチング素子２２に流れる電流をＩ２、ダイオード２３に流れる電流をＩ３、ダイオード６１からキャパシタ６２に流れる電流をＩ４、キャパシタ６２からインダクタ２０２に流れる電流をＩ５とする。
【０１０７】
図９に示すように、時刻ｔ１でスイッチング素子２２がオンにされると、インダクタ２１からカレントトランスの一次巻線ＣＴ１を経てスイッチング素子２２に電流が流れるため、電流Ｉ１、Ｉ２が流れることになる。
【０１０８】
スイッチング素子２２がオンの間は、カレントトランスの一次巻線ＣＴ１に流れる電流は、ダイオード６１には流入せず、すべてスイッチング素子２２に流れる。これは、ダイオード６１の出力側にはキャパシタ６２とインダクタ２０２が接続されているため、オン状態にあるスイッチング素子２２の方が低抵抗で電流が流れやすいからである。
【０１０９】
このため、スイッチング素子２２がオンの間は、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２に流れる電流値は等しくなる。
【０１１０】
時刻ｔ２でスイッチング素子２２がオフにされると、スイッチング素子２２を流れる電流Ｉ２は０（Ａ）になる。
【０１１１】
また、このとき、カレントトランスの一次巻線ＣＴ１は、自己誘導により電流を出力するため、カレントトランスの一次巻線ＣＴ１からダイオード６１を経てキャパシタ６２に電流が流れる。このため、時刻ｔ２の直後に、電流Ｉ１、Ｉ４が流れ、自己誘導による磁気エネルギがカレントトランスの一次巻線ＣＴ１から放出されるに従って、電流Ｉ１、Ｉ４の値は０（Ａ）に近づいて行く。
【０１１２】
電流Ｉ４によってキャパシタ６２に蓄えられた電気エネルギは、インダクタ２０２を介して電流として放出され、平滑用キャパシタ３０に電気エネルギとして回生される。
【０１１３】
このため、インダクタ２０２を流れる電流Ｉ５は、スイッチング素子２２をオフにした時刻ｔ２の後に流れることになる。
【０１１４】
なお、ダイオード２３に流れる電流Ｉ３は、スイッチング素子２２がオフとなる時刻ｔ２以後に流れるため、図７に示すように、電流Ｉ４とは逆の傾きで立ち上がった後に、インダクタ２１の磁気エネルギの減少に伴って緩やかに減少するように流れる。ダイオード２３に流れる電流Ｉ３は、カレントトランスの一次巻線ＣＴ１に流れる電流Ｉ１を反転させたような波形となる。
【０１１５】
以上のように、実施の形態１の電源装置２００によれば、スイッチング素子２２をオンからオフに切り替えた後に、カレントトランスの一次巻線ＣＴ１に残存する磁気エネルギをスナバ回路６０内のキャパシタ６２に電気エネルギとして蓄える。
【０１１６】
そして、その後に、キャパシタ６２の電気エネルギをインダクタ２０２を介して平滑用キャパシタ３０に回生することができる。
【０１１７】
また、上述のようなサージ電圧の抑制及びエネルギの回生は、カレントトランスの一次巻線ＣＴ１に蓄えられる磁気エネルギだけではなく、スイッチング素子２２の寄生インダクタに蓄えられる磁気エネルギについても、同様に実現することができる。
【０１１８】
すなわち、スイッチング素子２２がオンからオフに切り替えられると、スイッチング素子２２内の寄生インダクタに磁気エネルギが残存する。スイッチング素子２２内の寄生インダクタの磁気エネルギは、電流として放出され、スナバ回路６０のダイオード６１を経てキャパシタ６２に電気エネルギとして蓄えられる。そして、その後に、キャパシタ６２の電気エネルギは、インダクタ２０２を介して、平滑用キャパシタ３０に回生される。
【０１１９】
このため、実施の形態１の電源装置２００によれば、スイッチング素子２２内の寄生インダクタの蓄えられる磁気エネルギについても、カレントトランスの一次巻線ＣＴ１に蓄えられる磁気エネルギと同様に、サージ電圧の抑制と、高効率なエネルギ回生とを実現することができる。
【０１２０】
ここで、図１０を用いて、実施の形態１の電源装置２００におけるサージ電圧の抑制効果について説明する。
【０１２１】
図１０は、実施の形態１の電源装置２００と比較例１の電源装置における出力電力に対するサージ電圧を示す特性図である。なお、出力電力は、出力端子２０３Ａ、２０３Ｂにおける出力電圧に、出力端子２０３Ａにおける電流値を乗じて得る電力値を表す。
【０１２２】
図１０に示す特性は、実施の形態１の電源装置２００の特性と、比較例１の電源装置の特性である。
【０１２３】
実施の形態１の電源装置２００の特性については、キャパシタ６２の静電容量が異なる３種類の電源装置２００の特性を測定した。キャパシタ６２の静電容量は、９４０ｐＦ、２２００ｐＦ、４４００ｐＦの３種類である。
【０１２４】
図１０に示すように、サージ電圧は、出力電力の増大とともに増加する傾向を示し、比較例１の電源装置のサージ電圧が最大であった。比較例１の電源装置では、出力電力が２５０（Ｗ）でサージ電圧が約３５（Ｖ）であり、１０００（Ｗ）で約１００（Ｖ）であった。
【０１２５】
これに対して、キャパシタ６２の静電容量が９４０ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約１０（Ｖ）であり、１０００（Ｗ）で約４７（Ｖ）であった。また、キャパシタ６２の静電容量が２２００ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約１５（Ｖ）であり、１０００（Ｗ）で約２３（Ｖ）であった。また、キャパシタ６２の静電容量が４４００ｐＦの電源装置２００では、出力電力が２５０（Ｗ）でサージ電圧が約８（Ｖ）であり、１０００（Ｗ）で約２３（Ｖ）であった。
【０１２６】
以上のように、インダクタ２０２を含む実施の形態１の電源装置２００は、比較例１の電源装置に比べて、大幅にサージ電圧を抑制できることが分かった。
【０１２７】
また、キャパシタ６２の静電容量を大きくすると、サージ電圧が抑制される傾向にあることが分かった。
【０１２８】
また、実施の形態１の電源装置２００では、インダクタ２０２のインダクタンスをカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定することにより、一次巻線ＣＴ１に残存する磁気エネルギをキャパシタ６２に電気エネルギとして効率的に回生できる。
【０１２９】
インダクタ２０２のインダクタンスがカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンス以下の場合は、スイッチング素子２２をオフに切り替えたときに、一次巻線ＣＴ１からインダクタ２０２に電流が流れる可能性がある。このような電流が流れると、電源装置２００の出力電圧にノイズが生じる場合があり、また、カレントトランスの一次巻線ＣＴ１、スイッチング素子２２の寄生インダクタ、キャパシタ６２、及びインダクタ２０２で共振が生じる場合がある。
【０１３０】
インダクタ２０２のインダクタンスをカレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計のインダクタンスよりも大きく設定すれば、上述のようなノイズ又は共振を抑制することができる。また、カレントトランスの一次巻線ＣＴ１とスイッチング素子２２の寄生インダクタとの合計の磁気エネルギをキャパシタ６２及びインダクタ２０２を介して効率よく回生することができる。
【０１３１】
以上のように、実施の形態１の電源装置２００によれば、スイッチング素子２２をオンからオフに切り替えた際に、カレントトランスの一次巻線ＣＴ１及びスイッチング素子２２の寄生インダクタにおけるサージ電圧を抑制できるとともに、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率よく回生できる。
【０１３２】
また、実施の形態１の電源装置２００では、接続部Ａとキャパシタ６２との間には１つのダイオード６１が接続されているだけである。また、接続部Ｂと平滑用キャパシタ３０の出力端子２０３Ａ側の端子との間には、ダイオードは接続されていない。
【０１３３】
従って、カレントトランスの一次巻線ＣＴ１の磁気エネルギをエネルギ損失の非常に少ない状態でキャパシタ６２に電気エネルギとして蓄えることができる。
【０１３４】
また、キャパシタ６２の電気エネルギをエネルギ損失の非常に少ない状態で平滑用キャパシタ３０に回生することができる。
【０１３５】
このため、実施の形態１の電源装置２００によれば、サージ電圧を抑制できるとともに、簡易な回路構成で、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率的に回生することのできる電源装置及び情報処理装置を提供することができる。
【０１３６】
なお、実施の形態１の電源装置２００では、上述のようにサージ電圧を抑制できるため、サージ電圧を抑制するためにスイッチング素子２２の耐圧を上げる必要はない。このため、スイッチング素子２２のオン抵抗を低減することができるとともに、スイッチング素子２２の大型化を回避することができる。
【０１３７】
なお、以上では、スイッチング素子２２の電流値を測定するためにカレントトランスの一次巻線ＣＴ１をスイッチング素子２２に接続する形態について説明したが、スイッチング素子２２の電流値は、カレントトランスの代わりに抵抗器を用いて測定してもよい。
【０１３８】
図１１は、実施の形態１の変形例の電源装置２００を示す回路図である。
【０１３９】
実施の形態１の変形例の電源装置２００は、カレントトランスの一次巻線ＣＴ１の代わりに、電流検出用の抵抗器２５を含む。
【０１４０】
このように、カレントトランスの一次巻線ＣＴ１の代わりに、電流検出用の抵抗器２５を用いても、スイッチング素子２２の寄生インダクタにより、スイッチングに伴ってサージ電圧が生じる。
【０１４１】
このため、図１１に示すようにインダクタ２０２を用いることにより、サージ電圧を抑制できるとともに、簡易な回路構成で、スナバ回路６０内のキャパシタ６２に蓄えられる電気エネルギを効率的に回生することのできる電源装置を提供することができる。
【０１４２】
＜実施の形態２＞
実施の形態２の電源装置は、スイッチング素子２２、スナバ回路６０、及びインダクタ２０２を同一基板上にモジュール化したことが実施の形態１の電源装置２００と異なる。その他の点は、実施の形態１の電源装置２００と同様であるため、同一又は同様の構成要素には同一符号を付し、その説明を省略する。
【０１４３】
図１２は、実施の形態の電源装置のスイッチング素子２２、スナバ回路６０、及びインダクタ２０２の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図、（Ｄ）は変形例の断面図である。
【０１４４】
図１２（Ａ）〜（Ｃ）に示す基板３００は、例えば、ＦＲ４（Flame Retardant Type 4）製の基材に銅箔を貼り付けたガラスエポキシ基板を用いることができる。
【０１４５】
図１２（Ａ）に示すように、基板３００は、銅箔パターン３０１、３０２、３０３、３０４を有する。
【０１４６】
スイッチング素子２２、スナバ回路６０に含まれるダイオード６１とキャパシタ６２、及びインダクタ２０２は、例えば、金ボール製のバンプ３０５（図１２（Ｂ）参照）によって銅箔パターン３０１、３０２、３０３、３０４に固定されている。
【０１４７】
実施の形態２におけるスイッチング素子２２、スナバ回路６０、及びインダクタ２０２のモジュール化とは、上述のように、同一基板（基板３００）に形成された配線（銅箔パターン）に、バンプ等を用いて、スイッチング素子２２、スナバ回路６０、及びインダクタ２０２を実装することである。
【０１４８】
なお、図１２（Ａ）では、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間を接続する配線を省略するが、配線は、例えば、フリップチップ又はボンディングワイヤによって、図７（Ａ）に示すように接続すればよい。
【０１４９】
図１２（Ｃ）に示すように、基板３００は、底面にも銅箔パターン３１１、３１２、３１３、３１４を有する。銅箔パターン３１１、３１２、３１３、３１４は、例えば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２を電源装置の周囲の回路素子と接続するための電極として用いることができる。
【０１５０】
図１２（Ａ）に示す上面側の銅箔パターン３０１、３０２、３０３、３０４と、図１２（Ｃ）に示す底面側の銅箔パターン３１１、３１２、３１３、３１４との接続は、例えば、図１２（Ｂ）に示すように、基板３００の側面に形成した銅箔パターン３２１、３２２を用いて行えばよい。
【０１５１】
また、図１２（Ａ）に示す上面側の銅箔パターン３０１、３０２、３０３、３０４と、図１２（Ｃ）に示す底面側の銅箔パターン３１１、３１２、３１３、３１４との接続は、例えば、図１２（Ｄ）に示すように、ビア３３１、３３２を用いて行ってもよい。
【０１５２】
以上、実施の形態２の電源装置２００によれば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２をモジュール化した。モジュール化により、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２を銅箔パターン３０１〜３０４に接続するための接続部の長さをバンプ３０５で合わせることができる。このため、接続部（バンプ３０５）における寄生インダクタンスを低減することができる。
【０１５３】
また、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２をモジュール化によって寄生インダクタンスを低減できれば、キャパシタ６２の静電容量とインダクタ２０２のインダクタンスを小さくできるので、電源装置２００をさらに小型化することができる。
【０１５４】
なお、銅箔パターン３０１〜３０４、３１１〜３１４の厚さについては、表皮効果を考慮して、次のように設定することができる。
【０１５５】
表皮効果の生じる厚さｄは、次式（２）で求めることができる。
【０１５６】
ｄ＝｛２／（ω×μ×ρ）｝１／２ ・・・（２）
ここで、ωは角周波数、μは導体（銅）の透磁率、ρは導体（銅）の導電率である。
【０１５７】
例えば、スイッチング素子２２のスイッチングを１０ＭＨｚで行う場合に、ω＝２π×１０×１０６（ｒａｄ／ｓ）、μ＝μ０×０．９９９９９１、ρ＝５．７６×１０７（Ｓ／ｍ）であるとすると、ｄ≒２１（μｍ）と求まる。ただし、μ０は真空の透磁率であり、４π×１０７である。
【０１５８】
従って、例えば、スイッチング素子２２のスイッチングを１０ＭＨｚで行う場合には、銅箔パターン３０１〜３０４、３１１〜３１４の厚さを２１（μｍ）以上にすると、銅箔パターン３０１〜３０４、３１１〜３１４の抵抗を低減することができる。
【０１５９】
銅箔パターン３０１〜３０４、３１１〜３１４の抵抗を下げることができれば、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間の抵抗を低減でき、スイッチング素子２２のスイッチングの際に、スイッチング素子２２、ダイオード６１、キャパシタ６２、及びインダクタ２０２の間での電力損失を低減できる。
【０１６０】
また、実施の形態２の電源装置では、スイッチング素子２２、ダイオード６１、及びキャパシタ６２の等価直列インダクタンスＬESL（ESL: Equivalent Series Inductance）を以下のように設定してもよい。
【０１６１】
スイッチング素子２２、ダイオード６１、及びキャパシタ６２の等価直列インダクタンスＬESLは、次式（３）で表される。
【０１６２】
ＬESL＝Ｖｉｎｐ２／（Ｐｏｕｔ×ｆｓｗ） ・・・（３）
ここで、Ｖｉｎｐは整流回路１０の入力電圧のピーク値、Ｐｏｕｔは出力端子２０３Ａ、２０３Ｂから出力される出力、ｆｓｗはスイッチング素子２２のスイッチング周波数である。
【０１６３】
一例として、スイッチング素子２２としてＧａＮ−ＨＥＭＴを用いる場合の等価直列インダクタンスＬESLを求める。
【０１６４】
整流回路１０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子２０３Ａ、２０３Ｂから出力される出力Ｐｏｕｔが１（ｋＷ）、スイッチング周波数が１０ＭＨｚであるとする。
【０１６５】
整流回路１０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子２０３Ａ、２０３Ｂから出力される出力Ｐｏｕｔが１（ｋＷ）であるため、スイッチング素子２２の電流のピーク値は１４．４Ａ、電圧ピーク値Ｖｉｎｐは１４４Ｖとなる。
【０１６６】
このときのスイッチング素子２２、ダイオード６１、及びキャパシタ６２には最大１４．４Ａの電流を流す必要があるため、等価直列インダクタンスＬESLを十分に小さくする必要がある。
【０１６７】
式（３）を用いると、等価直列インダクタンスＬESLの値は次のように求まる。
【０１６８】
ＬESL＝（１４４Ｖ）２／（１４４Ｖ×１４．４Ａ×１０ＭＨｚ）＝１μＨとなる。
【０１６９】
以上のように等価直列インダクタンスＬESLを設定すれば、スイッチング素子２２としてＧａＮ−ＨＥＭＴを用いることによって実現される１０ＭＨｚオーダの高速スイッチングにおいて、寄生成分の影響を軽減することができる。
【０１７０】
＜実施の形態３＞
実施の形態３の電源装置は、インダクタ２０２に過飽和インダクタを用いる点が実施の形態１の電源装置２００と異なる。その他の構成要素は、実施の形態１の電源装置２００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【０１７１】
例えば、負荷回路５０の抵抗値が比較的大きいような場合には、インダクタ２０２から平滑用キャパシタ３０に回生した電気エネルギが、負荷回路５０で消費されずに戻ってくる可能性がある。
【０１７２】
このような場合には、例えば、インダクタ２１、キャパシタ６２、インダクタ２０２のＬＣ回路で共振が生じる可能性がある。
【０１７３】
このようは共振が生じた場合に、共振を早期に減衰させるために、実施の形態３の電源装置は、インダクタ２０２に過飽和インダクタを用いる。
【０１７４】
過飽和インダクタの飽和電流値は、例えば、次のようにして求めることができる。
【０１７５】
まず、インダクタ２０２における電流のピーク値（ピーク電流値）を求める。
【０１７６】
インダクタ２０２のインダクタンスをＬ、キャパシタ６２の両端間電圧をＶＣ２、平滑用キャパシタ３０の両端電圧をＶＣ１とする。
【０１７７】
このときインダクタ２０２に流れるピーク電流値ＩＰは、次式（４）で表される。
【０１７８】
ＩＰ＝（１／Ｌ）×（ＶＣ２−Ｖｏｕｔ）×Ｔ×Ｄｕｔｙ ・・・（４）
ここで、Ｔはスイッチング素子２２のスイッチングを行う周期である。ＶＣ２は、サージ電圧として許容できる電圧値の最大値ＶＭＡＸに、出力電圧Ｖｏｕｔを加えた電圧である。Ｄｕｔｙは、スイッチング素子２２のスイッチング（オン／オフ）を行う際のデューティ比である。
【０１７９】
デューティ比Ｄｕｔｙは、次式（５）で表される。
【０１８０】
Ｄｕｔｙ＝１−Ｖｉｎ／Ｖｏｕｔ ・・・（５）
キャパシタ６２、インダクタ２０２、平滑用キャパシタ３０の共振エネルギは、ピーク電流ＩＰに比例して大きくなる。
【０１８１】
ここで、インダクタ２０２の飽和電流値をピーク電流ＩＰより小さくすると、共振を低減できる効果が生じる。
【０１８２】
例えば、飽和電流値がピーク電流値ＩＰの１／４になる過飽和インダクタをインダクタ２０２に用いると、共振エネルギは１／４になる。これは、６ｄＢ／ｏｃｔの一般的なノイズフィルタ（ノイズを１／４にする効果を有するフィルタ）を一段接続するのに等しいノイズ削減効果があることになる。
【０１８３】
また、共振が生じる経路の内部抵抗によって生じる電力損失は電流値の二乗に比例するため、飽和電流値がピーク電流値ＩＰの１／４になる過飽和インダクタをインダクタ２０２に用いると、内部抵抗による電力損失を１／１６に低減することができる。
【０１８４】
このため、インダクタ２０２に過飽和インダクタを用いると、共振低減、出力電圧Ｖｏｕｔに含まれるノイズの低減、内部抵抗における電力損失の低減を図ることができる。
【０１８５】
次に、図１３を用いて、実施の形態３の電源装置の動作について説明する。
【０１８６】
図１３は、実施の形態３の電源装置の動作を表すタイミングチャートである。
【０１８７】
図１３に示すゲート電圧及び電流Ｉ１〜Ｉ４は、図９に示す実施の形態１の電源装置２００の動作を表すタイミングチャートの特性と同様である。
【０１８８】
図１３に実線で示す電流Ｉ５は、インダクタ２０２に過飽和インダクタを用いずに、キャパシタ６２、インダクタ２０２、及び平滑用キャパシタ３０に共振が生じた場合に、インダクタ２０２に通流する電流を示す。
【０１８９】
図１３に破線で示す特性は、インダクタ２０２に過飽和インダクタを用いた実施の形態３の電源装置において、インダクタ２０２に流れる電流Ｉ５を示す。
【０１９０】
図１３に示すように、インダクタ２０２に過飽和インダクタを用いることにより、インダクタ２０２に流れる電流Ｉ５（破線）は、過飽和インダクタを用いていない場合の電流Ｉ５（実線）よりも早期に減衰していることが分かる。
【０１９１】
以上のように、実施の形態３によれば、過飽和インダクタをインダクタ２０２に用いることにより、共振を早期に減衰させることができ、共振低減、ノイズ低減、内部抵抗における電力損失の低減を図った電源装置を提供することができる。
【０１９２】
以上、本発明の例示的な実施の形態１乃至３の電源装置及び情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１９３】
２０ 整流回路
２１ インダクタ
２２ スイッチング素子
２３ ダイオード
２４ 制御部
ＣＴ１ カレントトランスの一次巻線
ＣＴ２ カレントトランスの二次巻線
３０ 平滑用キャパシタ
４０ ＤＣ−ＤＣコンバータ
５０ 負荷回路
６０ スナバ回路
６１ ダイオード
６２ キャパシタ
１００ サーバ
１１１ ＣＰＵ
１１２ 主記憶装置
１１０ メインボード
１２０ ハードディスクドライブ
１３０ ＬＡＮ用のモデム
２００ 電源装置
２０１Ａ、２０１Ｂ 入力端子
２０２ インダクタ
２０３Ａ、２０３Ｂ 出力端子
２０４Ａ、２０４Ｂ 出力端子
３００ 基板
３０１、３０２、３０３、３０４、３１１、３１２、３１３、３１４、３２１、３２２ 銅箔パターン
３０５ バンプ
３３１、３３２ ビア
【特許請求の範囲】
【請求項１】
交流電力が入力される入力端子と、
直流電力を出力する正極端子及び負極端子と、
前記入力端子に入力される交流電力を整流する整流回路と、
前記整流回路に接続される昇圧用の第１インダクタと、
前記正極端子と前記負極端子との間に接続される第１キャパシタと、
前記第１インダクタの出力端子と前記正極端子との間に接続され、前記第１インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、
前記第１整流素子の入力端子と前記負極端子との間に接続されるスイッチング素子と、
前記スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、
前記第２整流素子及び前記第２キャパシタの接続部と前記正極端子との間に接続される第２インダクタと
を含む、電源装置。
【請求項２】
前記第２整流素子の入力端子と前記スイッチング素子との間に接続されるカレントトランスのコイルをさらに含む、請求項１に記載の電源装置。
【請求項３】
前記第２キャパシタの静電容量をＣ、前記カレントトランスのコイルのインダクタンス又は前記カレントトランスのコイルと前記スイッチング素子の寄生インダクタとの合計のインダクタンスをＬ、前記スイッチング素子がオンのときに前記スイッチング素子に流れる電流の最大値をＩ、サージ電圧として許容できる電圧値の最大値をＶとすると、
前記第２キャパシタの静電容量Ｃは、（１／２）×Ｌ×Ｉ２／Ｖ以上に設定される、請求項２記載の電源装置。
【請求項４】
前記第２インダクタのインダクタンスは、前記カレントトランスのコイルのインダクタンス又は前記カレントトランスのコイルと前記スイッチング素子の寄生インダクタとの合計のインダクタンスよりも大きい、請求項２又は３記載の電源装置。
【請求項５】
前記スイッチング素子、前記第２整流素子、前記第２キャパシタ、及び前記第２インダクタは、モジュール化されている、請求項１乃至４のいずれか一項記載の電源装置。
【請求項６】
前記スイッチング素子、前記第２整流素子、前記第２キャパシタの等価直列インダクタンスが１μＨ以下である、請求項５記載の電源装置。
【請求項７】
前記第１インダクタは、過飽和インダクタである、請求項１乃至６のいずれか一項記載の電源装置。
【請求項８】
前記正極端子及び前記負極端子に接続されるＤＣ−ＤＣコンバータをさらに含む、請求項１乃至７のいずれか一項記載の電源装置。
【請求項９】
請求項１乃至８のいずれか一項記載の電源装置から直流電力が供給される、演算処理装置、主記憶装置、又は補助記憶装置を含む、情報処理装置。
【請求項１】
交流電力が入力される入力端子と、
直流電力を出力する正極端子及び負極端子と、
前記入力端子に入力される交流電力を整流する整流回路と、
前記整流回路に接続される昇圧用の第１インダクタと、
前記正極端子と前記負極端子との間に接続される第１キャパシタと、
前記第１インダクタの出力端子と前記正極端子との間に接続され、前記第１インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、
前記第１整流素子の入力端子と前記負極端子との間に接続されるスイッチング素子と、
前記スイッチング素子に並列に接続される第２整流素子及び第２キャパシタと、
前記第２整流素子及び前記第２キャパシタの接続部と前記正極端子との間に接続される第２インダクタと
を含む、電源装置。
【請求項２】
前記第２整流素子の入力端子と前記スイッチング素子との間に接続されるカレントトランスのコイルをさらに含む、請求項１に記載の電源装置。
【請求項３】
前記第２キャパシタの静電容量をＣ、前記カレントトランスのコイルのインダクタンス又は前記カレントトランスのコイルと前記スイッチング素子の寄生インダクタとの合計のインダクタンスをＬ、前記スイッチング素子がオンのときに前記スイッチング素子に流れる電流の最大値をＩ、サージ電圧として許容できる電圧値の最大値をＶとすると、
前記第２キャパシタの静電容量Ｃは、（１／２）×Ｌ×Ｉ２／Ｖ以上に設定される、請求項２記載の電源装置。
【請求項４】
前記第２インダクタのインダクタンスは、前記カレントトランスのコイルのインダクタンス又は前記カレントトランスのコイルと前記スイッチング素子の寄生インダクタとの合計のインダクタンスよりも大きい、請求項２又は３記載の電源装置。
【請求項５】
前記スイッチング素子、前記第２整流素子、前記第２キャパシタ、及び前記第２インダクタは、モジュール化されている、請求項１乃至４のいずれか一項記載の電源装置。
【請求項６】
前記スイッチング素子、前記第２整流素子、前記第２キャパシタの等価直列インダクタンスが１μＨ以下である、請求項５記載の電源装置。
【請求項７】
前記第１インダクタは、過飽和インダクタである、請求項１乃至６のいずれか一項記載の電源装置。
【請求項８】
前記正極端子及び前記負極端子に接続されるＤＣ−ＤＣコンバータをさらに含む、請求項１乃至７のいずれか一項記載の電源装置。
【請求項９】
請求項１乃至８のいずれか一項記載の電源装置から直流電力が供給される、演算処理装置、主記憶装置、又は補助記憶装置を含む、情報処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１３８９９６（Ｐ２０１２−１３８９９６Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２８８３６０（Ｐ２０１０−２８８３６０）
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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