電源装置およびそれを備える電子機器
重負荷の場合に十分な電流を供給し、負荷が変動した場合に過渡応答を高速にすることができる低消費電力の電源装置を提供する。この電源装置１は、出力端子（ＶＴＴ出力端子）へ電力を供給する入力電源（ＶＴＴ＿ＩＮ）と接地電位の間に設けられたＮＭＯＳ型出力トランジスタ１１、１２と、基準電圧（ＶＲＥＦ）を生成する基準電圧生成回路６と、出力電源電圧（ＶＴＴ）をフィードバック入力し、基準電圧（ＶＲＥＦ）と比較して、ＮＭＯＳ型出力トランジスタ１１、１２をそれぞれ制御する差動増幅回路１３、１４と、を備え、差動増幅回路１３、１４は、出力電源電圧（ＶＴＴ）にＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲を設けるべく、入力される基準電圧（ＶＲＥＦ）と出力電源電圧（ＶＴＴ）との間に入力オフセット電圧を持たせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速メモリ装置に好適なプッシュプル型の電源装置、およびその電源装置を備えてその出力をターミネーション用電源に用いる電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、データ転送速度のより高速化を図るメモリ装置の開発が盛んに行われている。その中で、クロック信号に同期して動作するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のデータ転送速度を高速化するものとして、データ転送をクロック信号の立ち上がりと立ち下がりの両方のエッジに同期させるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が実用化されている。
【０００３】
そして、ＤＤＲ−ＳＤＲＡＭでは、この高速のデータ転送のため、ターミネーション用電源電圧と基準電圧とを用いた高速で小振幅のインターフェイスが採用されている（例えば、特許文献１）。図４はこのインターフェイスの構成を示す電子機器の部分回路図である。この電子機器４９は、例えばマイクロコンピュータであるコントローラ５１、ＤＤＲ−ＳＤＲＡＭ５２、ターミネーション用電源電圧（ＶＴＴ）を出力するターミネーション用電源装置５０を備えている。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とはインターフェイス用抵抗５３を介して信号ラインにより接続され、この信号ラインとターミネーション用電源装置５０のターミネーション用電源（ＶＴＴ）は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点Ｎ１で、インターフェイス用抵抗５４を介して接続されている。
【０００４】
この例では、コントローラ５１およびＤＤＲ−ＳＤＲＡＭ５２のシステム電源（ＶＤＤ）は２．５Ｖに、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とは１．２５Ｖに、また、インターフェイス用抵抗５３、５４の抵抗値は等しくされている。コントローラ５１は、その出力回路６１がＣＭＯＳ形式で構成され、ハイレベルとして２．５Ｖ、ローレベルとして０Ｖを出力する。このハイおよびローレベルの電圧は、インターフェイス用抵抗５３、５４にて分割され、接続点Ｎ１ではそれぞれ１．８７５Ｖ、０．６２５Ｖに小振幅化される。この小振幅化された信号は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅器６２の非反転入力端子に入力され、反転入力端子に入力される基準電圧（ＶＲＥＦ）の１．２５Ｖと比較することにより、ハイレベルであるかローレベルであるかが高速でもって判定される。
【０００５】
したがって、このような高速で信号が小振幅化されたインターフェイスを実現するためには、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とを出力するターミネーション用電源装置５０が必要である。このターミネーション用電源装置５０として用いられる従来の電源装置を図５に示す。この電源装置１０１は、いわゆるプッシュプル型であり、ターミネーション用電源電圧（ＶＴＴ）をターミネーション用電源電圧出力端子（ＶＴＴ出力端子）から、基準電圧（ＶＲＥＦ）を基準電圧出力端子（ＶＲＥＦ出力端子）から出力する。
【０００６】
この電源装置１０１は、システム電源（ＶＤＤ）の電圧を抵抗１１７、１１８により分割して基準電圧（ＶＲＥＦ）を生成し、バッファアンプ１１５を介して出力する基準電圧生成回路１０６と、ＶＴＴ出力端子に接続されるＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２と、ターミネーション用電源電圧（ＶＴＴ）がフィードバック入力され、基準電圧（ＶＲＥＦ）と比較してＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２を制御する差動増幅器１１３と、から構成される。なお、抵抗１１７、１１８は等しい抵抗値にされている。
【０００７】
この基準電圧生成回路１０６は、システム電源、すなわち、入力電源（ＶＤＤ）が２．５Ｖであり、抵抗１１７、１１８の分割により基準電圧（ＶＲＥＦ）として１．２５Ｖを生成している。そして、この基準電圧（ＶＲＥＦ）にターミネーション用電源電圧（ＶＴＴ）を一致させるよう、差動増幅器１１３、ＰＭＯＳ型トランジスタ１１１、ＮＭＯＳ型トランジスタ１１２からなるフィードバックループが作用するのである。
【０００８】
【特許文献１】特開２００１−１９５８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、この電源装置１０１は、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とを出力することができる。しかしながら、これらの電圧は入力電源（ＶＤＤ）の電圧と接地電位のほぼ中央にある中間電圧であり、ＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２はともにオンするため、それらを流れる貫通電流が大きく、その結果、電源装置１０１の消費電力が大きくなる。
【００１０】
また、重負荷の場合に十分な電流を供給し、負荷が変動した場合に過渡応答を高速にするためには、ＰＭＯＳ型トランジスタ１１１の電流駆動能力を高める必要がある。しかし、ＰＭＯＳ型トランジスタ１１１の最大電流能力は、そのゲート電圧を接地電位にしたときであるので、限界がある。
【００１１】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、重負荷の場合に十分な電流を供給すること、負荷が変動した場合に過渡応答を高速にすること、ができるうえに低消費電力化が図れる電源装置、およびそれを用いて高性能化に対応できる電子機器を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明に係る電源装置は、出力端子から出力電源電圧を出力する電源装置であって、基準電圧を生成する基準電圧生成回路と、ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のＮＭＯＳ型トランジスタをそれぞれ制御する第１、第２の差動増幅回路と、を備え、前記第１、第２の差動増幅回路は、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたことを特徴とする。
【００１３】
本発明に係る別の電源装置は、出力端子から出力電源電圧を出力する電源装置であって、上側基準電圧と下側基準電圧を生成する基準電圧生成回路と、ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、出力電源電圧をフィードバック入力し、下側基準電圧と比較して、第１のＮＭＯＳ型トランジスタを制御する第１の差動増幅回路と、出力電源電圧をフィードバック入力し、上側基準電圧と比較して、第２のＮＭＯＳ型トランジスタを制御する第２の差動増幅回路と、を備え、前記出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けていることを特徴とする。
【００１４】
更に、これらの電源装置は、第１の差動増幅回路の入力電源が出力端子へ電力を供給する入力電源よりも高い電圧であるとすることもできる。
【００１５】
本発明に係る電子機器は、上記のいずれかの電源装置と、メモリ装置およびコントローラとを備える電子機器であって、メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明の電源装置は、出力端子に接続される入力電源側のトランジスタをＮＭＯＳ型トランジスタにしたので、重負荷の場合に十分な電流を供給し、負荷が変動した場合に過渡応答を高速にすることができ、また、第１、第２の差動増幅回路に、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたので、貫通電流が流れるのを防止し、その結果、低消費電力にすることができる。また、本発明の電子機器は、この電源装置を用いることにより、高速で信号が小振幅化されるインターフェイスを実現でき、高性能化に対応することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施形態に係る電源装置の回路図である。
【図２】図２は同上のオフセット電圧生成回路の回路図である。
【図３】図３は本発明の別の実施形態に係る電源装置の回路図である。
【図４】図４は高速で信号を小振幅化したインターフェイスを構成する電子機器の部分回路図である。
【図５】図５は背景技術の電源装置の回路図である。
【符号の説明】
【００１８】
１、２ 電源装置
６、７ 基準電圧生成回路
１１ 第１のＮＭＯＳ型トランジスタ
１２ 第２のＮＭＯＳ型トランジスタ
１３ 第１の差動増幅回路
１４ 第２の差動増幅回路
２１ 第１のオフセット電圧生成回路
２２ 第２のオフセット電圧生成回路
２３ 第１のオペアンプ
２４ 第２のオペアンプ
４９ 高速で小振幅のインターフェイスを構成する電子機器
５０ ターミネーション用電源装置
５１ コントローラ
５２ ＤＤＲ−ＳＤＲＡＭ
５３、５４ インターフェイス用抵抗
【発明を実施するための最良の形態】
【００１９】
以下、本発明が前述の図４に示した電子機器に用いられる実施形態を図面を参照しながら説明する。図１は本発明の実施形態である電源装置１の回路図である。
【００２０】
電源装置１は、いわゆるプッシュプル型であり、出力電源電圧、すなわち、ターミネーション用電源電圧（ＶＴＴ）をターミネーション用電源電圧出力端子（ＶＴＴ出力端子）から、基準電圧（ＶＲＥＦ）を基準電圧出力端子（ＶＲＥＦ出力端子）から出力するものであり、基準電圧（ＶＲＥＦ）を生成する基準電圧生成回路６と、ドレインが入力電源（ＶＴＴ＿ＩＮ）に、ソースがＶＴＴ出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタ１１と、ドレインがＶＴＴ出力端子に接続され、ソースが接地される第２のＮＭＯＳ型トランジスタ１２と、ターミネーション用電源電圧（ＶＴＴ）がフィードバック入力され、基準電圧（ＶＲＥＦ）と比較して、第１、第２のＮＭＯＳ型トランジスタ１１、１２をそれぞれ制御する第１、第２の差動増幅回路１３、１４と、を備える。したがって、第１の差動増幅回路１３、第１のＮＭＯＳ型トランジスタ１１は第１のフィードバックループを形成し、第２の差動増幅回路１４、第２のＮＭＯＳ型トランジスタ１２は第２のフィードバックループを形成する。なお、ＶＴＴ出力端子にはターミネーション用電源電圧（ＶＴＴ）を安定化する安定化コンデンサ（図示せず）が接続されている。また、この電源装置１は、これを用いる電子機器に柔軟に対応するため、３種類の入力電源（ＶＴＴ＿ＩＮ、ＶＤＤＱ、ＶＣＣ）を有しているが、これらの具体的な電圧については後述する。
【００２１】
基準電圧生成回路６は、入力電源（ＶＤＤＱ）の電圧を分割して基準電圧（ＶＲＥＦ）を生成する抵抗１７、１８と、この基準電圧（ＶＲＥＦ）を出力するバッファアンプ１５と、から構成される。抵抗１７、１８は等しい抵抗値にしている。基準電圧（ＶＲＥＦ）は、基準電圧出力端子（ＶＲＥＦ出力端子）から外部に出力されるとともに、第１および第２の差動増幅回路１３、１４に出力される。
【００２２】
第１の差動増幅回路１３は、第１のオフセット電圧生成回路２１と第１のオペアンプ２３とから構成される。第１のオフセット電圧生成回路２１は、第１のフィードバックループによるターミネーション用電源電圧（ＶＴＴ）と、基準電圧生成回路６が出力する基準電圧（ＶＲＥＦ）とが入力され、ターミネーション用電源電圧（ＶＴＴ）にオフセット電圧を相対的に付加する。そして、第１のオペアンプ２３には、オフセット電圧が付加されたターミネーション用電源電圧（ＶＴＴ）が反転入力端子に、基準電圧（ＶＲＥＦ）が非反転入力端子に、それぞれ入力される。したがって、第１の差動増幅回路１３は、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ低い電圧で平衡して中心電圧を出力する。すなわち、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ低い電圧以上では、第１のＮＭＯＳ型トランジスタ１１はオフするのである。
【００２３】
第２の差動増幅回路１４は、第２のオフセット電圧生成回路２２と第２のオペアンプ２４とから構成される。第２のオフセット電圧生成回路２２は、第２のフィードバックループによるターミネーション用電源電圧（ＶＴＴ）と、基準電圧生成回路６が出力する基準電圧（ＶＲＥＦ）とが入力され、基準電圧（ＶＲＥＦ）にオフセット電圧を相対的に付加する。そして、第２のオペアンプ２４には、オフセット電圧が付加された基準電圧（ＶＲＥＦ）が反転入力端子に、ターミネーション用電源電圧（ＶＴＴ）が非反転入力端子に、それぞれ入力される。したがって、第２の差動増幅回路１４は、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ高い電圧で平衡して中心電圧を出力する。すなわち、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ高い電圧以下では、第２のＮＭＯＳ型トランジスタ１２はオフするのである。
【００２４】
このように、フィードバックされたターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）にオフセット電圧を相対的に付加することにより、第１、第２の差動増幅回路１３、１４は入力オフセット電圧を持ち、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲がターミネーション用電源電圧（ＶＴＴ）に設けられることになる。
【００２５】
ここで、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲は、ターミネーション用電源電圧（ＶＴＴ）に許容される基準電圧（ＶＲＥＦ）からのずれ電圧を考慮して設定される。例えば、ターミネーション用電源電圧（ＶＴＴ）は、基準電圧（ＶＲＥＦ）に対し、±３０ｍＶが許容される。そして、本実施形態では、ターミネーション用電源電圧（ＶＴＴ）が、基準電圧（ＶＲＥＦ）に対して±５ｍＶの範囲で、第１、第２のＮＭＯＳ型トランジスタがともにオフするようにする。そのため、第１、第２のオフセット電圧生成回路２１、２２のオフセット電圧は５ｍＶとなる。
【００２６】
次に、電源装置１の各部における電圧について説明する。本実施形態では、第１、第２の差動増幅回路１３、１４およびバッファアンプ１５の入力電源（ＶＣＣ）を５Ｖに設定し、第１のＮＭＯＳ型トランジスタ１１の入力電源（ＶＴＴ＿ＩＮ）と抵抗１７、１８に入力する入力電源（ＶＤＤＱ）は、入力電源（ＶＣＣ）からレギュレータ（図示せず）により降圧して、前述の図４におけるシステム電源（ＶＤＤ）と同じ２．５Ｖに設定している。したがって、入力電源（ＶＤＤＱ）の電圧２．５Ｖから抵抗１７、１８の分割により生成する基準電圧（ＶＲＥＦ）は１．２５Ｖとなる。
【００２７】
そして、ターミネーション用電源電圧（ＶＴＴ）が１．２５Ｖ−５ｍＶよりも下がると、前述の第１のフィードバックループにより、第１のＮＭＯＳ型トランジスタ１１がオンし、ターミネーション用電源電圧（ＶＴＴ）を上昇させる。同様に、ターミネーション用電源電圧（ＶＴＴ）が１．２５Ｖ＋５ｍＶを越えると、第２のフィードバックループにより、第２のＮＭＯＳ型トランジスタ１２がオンし、ターミネーション用電源電圧（ＶＴＴ）を降下させる。こうして、ターミネーション用電源電圧（ＶＴＴ）はほぼ１．２５Ｖ±５ｍＶに維持される。
【００２８】
以上のように、電源装置１は、第１、第２のＮＭＯＳ型トランジスタを各別に制御する第１、第２の差動増幅回路１３、１４を、各別に最適化することによって過渡応答特性などを改善することができる。そして、ターミネーション用電源電圧（ＶＴＴ）が、基準電圧（ＶＲＥＦ）に対して一定の範囲で、第１、第２のＮＭＯＳ型トランジスタをともにオフさせることにより、ＶＴＴ出力端子につながる負荷が無負荷の場合や負荷が変動した場合に、第１のＮＭＯＳ型トランジスタから第２のＮＭＯＳ型トランジスタへの貫通電流が流れるのを防止することができて低消費電力化を達成できる。
【００２９】
また、第１、第２の差動増幅回路１３、１４は、その入力電源（ＶＣＣ）を５Ｖに設定しているので、最大５Ｖを出力することができる。したがって、第１、第２のＮＭＯＳ型トランジスタ１１、１２のゲート電圧を入力電源（ＶＴＴ＿ＩＮ）よりに高くすることができ、それらの電流駆動能力も高くすることができる。これにより、重負荷の場合でも十分な電流を供給することができ、負荷の変動の過渡応答を高速にすることが可能になる。
【００３０】
なお、第１のＮＭＯＳ型トランジスタ１１の入力電源（ＶＴＴ＿ＩＮ）と、抵抗１７、１８に入力する入力電源（ＶＤＤＱ）とは、この実施形態では等しい電圧、具体的には２．５Ｖに設定しているが、異なっていても構わない。すなわち、入力電源（ＶＴＴ＿ＩＮ）の電圧を上げて第１のＮＭＯＳ型トランジスタ１１の電流能力を増加させることができる。しかし、この場合、入力電源（ＶＴＴ＿ＩＮ）用の別のレギュレータが必要になったり、第１のＮＭＯＳ型トランジスタ１１での電力損失が大きくなる。
【００３１】
次に、第１、第２のオフセット電圧生成回路２１、２２の具体的な回路構成を図２に示す。電源ＢＧは、バンドギャップ型定電圧源であり、その電圧を抵抗３１、３２により分割して５ｍＶを生成している。そして、５ｍＶに対応する電流（Ｉ１）が抵抗３３に流れる。この電流（Ｉ１）は、カレントミラー回路で伝達され、抵抗３４の両端に直列的に接続されるＰＭＯＳ型トランジスタ３８とＮＭＯＳ型トランジスタ３９に、抵抗３６の両端に直列的に接続されるＰＭＯＳ型トランジスタ４４とＮＭＯＳ型トランジスタ４５に、それぞれ流れる。ここで、抵抗３４、３６および後述する抵抗３５、３７は抵抗３３と等しい抵抗値Ｒになっている。
【００３２】
抵抗３４とＰＭＯＳ型トランジスタ３８の接続点は、ＰＭＯＳ型トランジスタ３８と並列的に電流（Ｉ２）を流す定電流源４０が接続され、かつ、第１のオペアンプ２３の反転入力端子に出力する端子（ＯＵＴＡ−）になっている。抵抗３４とＮＭＯＳ型トランジスタ３９の接続点には、ＮＭＯＳ型トランジスタ３９と並列的なＰＮＰ型トランジスタ４２のエミッタが接続されている。また、抵抗３５の両端は、電流（Ｉ２）を流す定電流源４１とＰＮＰ型トランジスタ４３のエミッタがそれぞれ接続されている。抵抗３５と定電流源４１との接続点は、第１のオペアンプ２３の非反転入力端子に出力する端子（ＯＵＴＡ＋）になっている。さらに、ＰＮＰ型トランジスタ４２のベースにはターミネーション用電源電圧（ＶＴＴ）が、ＰＮＰ型トランジスタ４３のベースには基準電圧（ＶＲＥＦ）が入力されるようにしている。
【００３３】
また、抵抗３６とＰＭＯＳ型トランジスタ４４の接続点は、ＰＭＯＳ型トランジスタ４４と並列的に電流（Ｉ２）を流す定電流源４６が接続され、かつ、第２のオペアンプ２４の反転入力端子に出力する端子（ＯＵＴＢ−）になっている。抵抗３６とＮＭＯＳ型トランジスタ４５の接続点には、ＮＭＯＳ型トランジスタ４５と並列的なＰＮＰ型トランジスタ４８のエミッタが接続されている。また、抵抗３７の両端は、電流（Ｉ２）を流す定電流源４７とＰＮＰ型トランジスタ４９のエミッタがそれぞれ接続されている。抵抗３７と定電流源４７との接続点は、第２のオペアンプ２４の非反転入力端子に出力する端子（ＯＵＴＢ＋）になっている。さらに、ＰＮＰ型トランジスタ４８のベースには基準電圧（ＶＲＥＦ）が、ＰＮＰ型トランジスタ４９のベースにはターミネーション用電源電圧（ＶＴＴ）が入力されるようにしている。
【００３４】
ＰＮＰ型トランジスタ４２のベースにターミネーション用電源電圧（ＶＴＴ）が入力されると、端子（ＯＵＴＡ−）は、ＶＴＴ＋Ｖｆ＋（Ｉ１＋Ｉ２）×Ｒの電圧となる。また、ＰＮＰ型トランジスタ４３のベースに基準電圧（ＶＲＥＦ）が入力されると、端子（ＯＵＴＡ＋）は、ＶＲＥＦ＋Ｖｆ＋Ｉ２×Ｒの電圧となる。ここで、Ｖｆはトランジスタの順バイアス電圧である。したがって、端子（ＯＵＴＡ−）と端子（ＯＵＴＡ＋）の電圧差はＶＴＴ−ＶＲＥＦ＋Ｉ１×Ｒとなり、Ｉ１×Ｒは５ｍＶであるので、５ｍＶのオフセット電圧がターミネーション用電源電圧（ＶＴＴ）に相対的に付加されることになるのである。
【００３５】
同様に、ＰＮＰ型トランジスタ４８のベースに基準電圧（ＶＲＥＦ）が入力されると、端子（ＯＵＴＢ−）は、ＶＲＥＦ＋Ｖｆ＋（Ｉ１＋Ｖ２）×Ｒの電圧となる。また、ＰＮＰ型トランジスタ４９のベースにターミネーション用電源電圧（ＶＴＴ）が入力されると、端子（ＯＵＴＢ＋）は、ＶＴＴ＋Ｖｆ＋Ｉ２×Ｒの電圧となる。したがって、端子（ＯＵＴＢ−）と端子（ＯＵＴＢ＋）の電圧差はＶＲＥＦ−ＶＴＴ＋Ｉ１×Ｒとなり、５ｍＶのオフセット電圧が基準電圧（ＶＲＥＦ）に相対的に付加されることになるのである。
【００３６】
以上のような構成にすると、第１、第２のオフセット電圧生成回路２１、２２において精度の良いオフセット電圧を生成させることができるが、前述のターミネーション用電源電圧（ＶＴＴ）の許容電圧範囲（±３０ｍＶ）を満足するならば、別の構成にすることも可能である。
【００３７】
次に、本発明の別の実施形態である電源装置について図３に基づいて説明する。この電源装置２では、電源装置１における第１、第２のオフセット電圧生成回路２１、２２を構成要素として持たず、第１、第２のオペアンプ２３、２４がそのまま第１、第２の差動増幅回路になる。基準電圧生成回路７では基準電圧（ＶＲＥＦ）を生成するほか、上側基準電圧と下側基準電圧を生成し、この上側基準電圧を第２のオペアンプ２４の反転入力端子に、下側基準電圧を第１のオペアンプ２３の非反転入力端子に、それぞれ入力させている。第１のオペアンプ２３の反転入力端子と第２のオペアンプ２４の非反転入力端子には、ターミネーション用電源電圧（ＶＴＴ）が直接入力される。
【００３８】
基準電圧生成回路７は、入力電源（ＶＤＤＱ）と接地電位との間に、入力電源（ＶＤＤＱ）の電圧を分割する抵抗２５、２６、２７、２８をこの順に接続している。そして、抵抗２６、２７の接続点の電圧をバッファアンプ１５を通る基準電圧（ＶＲＥＦ）、抵抗２５、２６の接続点の電圧を上側基準電圧、抵抗２７、２８の接続点の電圧を下側基準電圧として、それぞれ出力する。ここで、上側基準電圧と基準電圧（ＶＲＥＦ）との差および基準電圧（ＶＲＥＦ）と下側基準電圧との差は、ともに５ｍＶになるように、抵抗値を設定する。
【００３９】
この電源装置２は、電源装置１と同様、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲を有するターミネーション用電源電圧（ＶＴＴ）を出力することができる。なお、この電源装置２の上側基準電圧と下側基準電圧を生成する回路は別の回路構成でも可能である。
【００４０】
そして、前述の電源装置１（または２）は、背景技術の項において図４に基づき説明した電子機器４９に用いることができる。すなわち、図４におけるターミネーション用電源装置５０として電源装置１（または２）を用いる。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とは第１のインターフェイス用抵抗５３を介して信号ラインで接続され、この信号ラインと電源装置１（または２）のＶＴＴ出力端子は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点Ｎ１で、第２のインターフェイス用抵抗５４を介して接続される。さらに、電源装置１（または２）のＶＲＥＦ出力端子の出力は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅回路６２の基準電圧（ＶＲＥＦ）として入力される。こうして、図４が示す電子機器において、高速で信号を小振幅化したインターフェイスが実現できる。
【００４１】
なお、電源装置１（または２）は、基準電圧（ＶＲＥＦ）を外部に出力する端子（ＶＲＥＦ端子）を有し、その出力を前述のインターフェイスの基準電圧（ＶＲＥＦ）としているが、電源装置１（または２）においてＶＲＥＦ端子を有さず、このインターフェイスの基準電圧を他の装置から出力することは可能である。
【００４２】
以上、本発明の実施形態としてターミネーション用電源電圧（ＶＴＴ）を出力する電源装置とそれを用いた電子機器について説明したが、本発明の電源装置は、一定の許容電圧範囲がある他の電源電圧を出力する場合にも適用でき、他の電子機器にも用いることができる。
【００４３】
なお、本発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、実施形態で述べたターミネーション用電源電圧（ＶＴＴ）や基準電圧（ＶＲＥＦ）などの具体的な電圧値はそれぞれの電子機器に適するよう任意に選択できるのは勿論である。
【技術分野】
【０００１】
本発明は、高速メモリ装置に好適なプッシュプル型の電源装置、およびその電源装置を備えてその出力をターミネーション用電源に用いる電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、データ転送速度のより高速化を図るメモリ装置の開発が盛んに行われている。その中で、クロック信号に同期して動作するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のデータ転送速度を高速化するものとして、データ転送をクロック信号の立ち上がりと立ち下がりの両方のエッジに同期させるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が実用化されている。
【０００３】
そして、ＤＤＲ−ＳＤＲＡＭでは、この高速のデータ転送のため、ターミネーション用電源電圧と基準電圧とを用いた高速で小振幅のインターフェイスが採用されている（例えば、特許文献１）。図４はこのインターフェイスの構成を示す電子機器の部分回路図である。この電子機器４９は、例えばマイクロコンピュータであるコントローラ５１、ＤＤＲ−ＳＤＲＡＭ５２、ターミネーション用電源電圧（ＶＴＴ）を出力するターミネーション用電源装置５０を備えている。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とはインターフェイス用抵抗５３を介して信号ラインにより接続され、この信号ラインとターミネーション用電源装置５０のターミネーション用電源（ＶＴＴ）は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点Ｎ１で、インターフェイス用抵抗５４を介して接続されている。
【０００４】
この例では、コントローラ５１およびＤＤＲ−ＳＤＲＡＭ５２のシステム電源（ＶＤＤ）は２．５Ｖに、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とは１．２５Ｖに、また、インターフェイス用抵抗５３、５４の抵抗値は等しくされている。コントローラ５１は、その出力回路６１がＣＭＯＳ形式で構成され、ハイレベルとして２．５Ｖ、ローレベルとして０Ｖを出力する。このハイおよびローレベルの電圧は、インターフェイス用抵抗５３、５４にて分割され、接続点Ｎ１ではそれぞれ１．８７５Ｖ、０．６２５Ｖに小振幅化される。この小振幅化された信号は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅器６２の非反転入力端子に入力され、反転入力端子に入力される基準電圧（ＶＲＥＦ）の１．２５Ｖと比較することにより、ハイレベルであるかローレベルであるかが高速でもって判定される。
【０００５】
したがって、このような高速で信号が小振幅化されたインターフェイスを実現するためには、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とを出力するターミネーション用電源装置５０が必要である。このターミネーション用電源装置５０として用いられる従来の電源装置を図５に示す。この電源装置１０１は、いわゆるプッシュプル型であり、ターミネーション用電源電圧（ＶＴＴ）をターミネーション用電源電圧出力端子（ＶＴＴ出力端子）から、基準電圧（ＶＲＥＦ）を基準電圧出力端子（ＶＲＥＦ出力端子）から出力する。
【０００６】
この電源装置１０１は、システム電源（ＶＤＤ）の電圧を抵抗１１７、１１８により分割して基準電圧（ＶＲＥＦ）を生成し、バッファアンプ１１５を介して出力する基準電圧生成回路１０６と、ＶＴＴ出力端子に接続されるＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２と、ターミネーション用電源電圧（ＶＴＴ）がフィードバック入力され、基準電圧（ＶＲＥＦ）と比較してＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２を制御する差動増幅器１１３と、から構成される。なお、抵抗１１７、１１８は等しい抵抗値にされている。
【０００７】
この基準電圧生成回路１０６は、システム電源、すなわち、入力電源（ＶＤＤ）が２．５Ｖであり、抵抗１１７、１１８の分割により基準電圧（ＶＲＥＦ）として１．２５Ｖを生成している。そして、この基準電圧（ＶＲＥＦ）にターミネーション用電源電圧（ＶＴＴ）を一致させるよう、差動増幅器１１３、ＰＭＯＳ型トランジスタ１１１、ＮＭＯＳ型トランジスタ１１２からなるフィードバックループが作用するのである。
【０００８】
【特許文献１】特開２００１−１９５８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、この電源装置１０１は、ターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）とを出力することができる。しかしながら、これらの電圧は入力電源（ＶＤＤ）の電圧と接地電位のほぼ中央にある中間電圧であり、ＰＭＯＳ型トランジスタ１１１およびＮＭＯＳ型トランジスタ１１２はともにオンするため、それらを流れる貫通電流が大きく、その結果、電源装置１０１の消費電力が大きくなる。
【００１０】
また、重負荷の場合に十分な電流を供給し、負荷が変動した場合に過渡応答を高速にするためには、ＰＭＯＳ型トランジスタ１１１の電流駆動能力を高める必要がある。しかし、ＰＭＯＳ型トランジスタ１１１の最大電流能力は、そのゲート電圧を接地電位にしたときであるので、限界がある。
【００１１】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、重負荷の場合に十分な電流を供給すること、負荷が変動した場合に過渡応答を高速にすること、ができるうえに低消費電力化が図れる電源装置、およびそれを用いて高性能化に対応できる電子機器を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明に係る電源装置は、出力端子から出力電源電圧を出力する電源装置であって、基準電圧を生成する基準電圧生成回路と、ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のＮＭＯＳ型トランジスタをそれぞれ制御する第１、第２の差動増幅回路と、を備え、前記第１、第２の差動増幅回路は、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたことを特徴とする。
【００１３】
本発明に係る別の電源装置は、出力端子から出力電源電圧を出力する電源装置であって、上側基準電圧と下側基準電圧を生成する基準電圧生成回路と、ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、出力電源電圧をフィードバック入力し、下側基準電圧と比較して、第１のＮＭＯＳ型トランジスタを制御する第１の差動増幅回路と、出力電源電圧をフィードバック入力し、上側基準電圧と比較して、第２のＮＭＯＳ型トランジスタを制御する第２の差動増幅回路と、を備え、前記出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けていることを特徴とする。
【００１４】
更に、これらの電源装置は、第１の差動増幅回路の入力電源が出力端子へ電力を供給する入力電源よりも高い電圧であるとすることもできる。
【００１５】
本発明に係る電子機器は、上記のいずれかの電源装置と、メモリ装置およびコントローラとを備える電子機器であって、メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明の電源装置は、出力端子に接続される入力電源側のトランジスタをＮＭＯＳ型トランジスタにしたので、重負荷の場合に十分な電流を供給し、負荷が変動した場合に過渡応答を高速にすることができ、また、第１、第２の差動増幅回路に、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたので、貫通電流が流れるのを防止し、その結果、低消費電力にすることができる。また、本発明の電子機器は、この電源装置を用いることにより、高速で信号が小振幅化されるインターフェイスを実現でき、高性能化に対応することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施形態に係る電源装置の回路図である。
【図２】図２は同上のオフセット電圧生成回路の回路図である。
【図３】図３は本発明の別の実施形態に係る電源装置の回路図である。
【図４】図４は高速で信号を小振幅化したインターフェイスを構成する電子機器の部分回路図である。
【図５】図５は背景技術の電源装置の回路図である。
【符号の説明】
【００１８】
１、２ 電源装置
６、７ 基準電圧生成回路
１１ 第１のＮＭＯＳ型トランジスタ
１２ 第２のＮＭＯＳ型トランジスタ
１３ 第１の差動増幅回路
１４ 第２の差動増幅回路
２１ 第１のオフセット電圧生成回路
２２ 第２のオフセット電圧生成回路
２３ 第１のオペアンプ
２４ 第２のオペアンプ
４９ 高速で小振幅のインターフェイスを構成する電子機器
５０ ターミネーション用電源装置
５１ コントローラ
５２ ＤＤＲ−ＳＤＲＡＭ
５３、５４ インターフェイス用抵抗
【発明を実施するための最良の形態】
【００１９】
以下、本発明が前述の図４に示した電子機器に用いられる実施形態を図面を参照しながら説明する。図１は本発明の実施形態である電源装置１の回路図である。
【００２０】
電源装置１は、いわゆるプッシュプル型であり、出力電源電圧、すなわち、ターミネーション用電源電圧（ＶＴＴ）をターミネーション用電源電圧出力端子（ＶＴＴ出力端子）から、基準電圧（ＶＲＥＦ）を基準電圧出力端子（ＶＲＥＦ出力端子）から出力するものであり、基準電圧（ＶＲＥＦ）を生成する基準電圧生成回路６と、ドレインが入力電源（ＶＴＴ＿ＩＮ）に、ソースがＶＴＴ出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタ１１と、ドレインがＶＴＴ出力端子に接続され、ソースが接地される第２のＮＭＯＳ型トランジスタ１２と、ターミネーション用電源電圧（ＶＴＴ）がフィードバック入力され、基準電圧（ＶＲＥＦ）と比較して、第１、第２のＮＭＯＳ型トランジスタ１１、１２をそれぞれ制御する第１、第２の差動増幅回路１３、１４と、を備える。したがって、第１の差動増幅回路１３、第１のＮＭＯＳ型トランジスタ１１は第１のフィードバックループを形成し、第２の差動増幅回路１４、第２のＮＭＯＳ型トランジスタ１２は第２のフィードバックループを形成する。なお、ＶＴＴ出力端子にはターミネーション用電源電圧（ＶＴＴ）を安定化する安定化コンデンサ（図示せず）が接続されている。また、この電源装置１は、これを用いる電子機器に柔軟に対応するため、３種類の入力電源（ＶＴＴ＿ＩＮ、ＶＤＤＱ、ＶＣＣ）を有しているが、これらの具体的な電圧については後述する。
【００２１】
基準電圧生成回路６は、入力電源（ＶＤＤＱ）の電圧を分割して基準電圧（ＶＲＥＦ）を生成する抵抗１７、１８と、この基準電圧（ＶＲＥＦ）を出力するバッファアンプ１５と、から構成される。抵抗１７、１８は等しい抵抗値にしている。基準電圧（ＶＲＥＦ）は、基準電圧出力端子（ＶＲＥＦ出力端子）から外部に出力されるとともに、第１および第２の差動増幅回路１３、１４に出力される。
【００２２】
第１の差動増幅回路１３は、第１のオフセット電圧生成回路２１と第１のオペアンプ２３とから構成される。第１のオフセット電圧生成回路２１は、第１のフィードバックループによるターミネーション用電源電圧（ＶＴＴ）と、基準電圧生成回路６が出力する基準電圧（ＶＲＥＦ）とが入力され、ターミネーション用電源電圧（ＶＴＴ）にオフセット電圧を相対的に付加する。そして、第１のオペアンプ２３には、オフセット電圧が付加されたターミネーション用電源電圧（ＶＴＴ）が反転入力端子に、基準電圧（ＶＲＥＦ）が非反転入力端子に、それぞれ入力される。したがって、第１の差動増幅回路１３は、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ低い電圧で平衡して中心電圧を出力する。すなわち、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ低い電圧以上では、第１のＮＭＯＳ型トランジスタ１１はオフするのである。
【００２３】
第２の差動増幅回路１４は、第２のオフセット電圧生成回路２２と第２のオペアンプ２４とから構成される。第２のオフセット電圧生成回路２２は、第２のフィードバックループによるターミネーション用電源電圧（ＶＴＴ）と、基準電圧生成回路６が出力する基準電圧（ＶＲＥＦ）とが入力され、基準電圧（ＶＲＥＦ）にオフセット電圧を相対的に付加する。そして、第２のオペアンプ２４には、オフセット電圧が付加された基準電圧（ＶＲＥＦ）が反転入力端子に、ターミネーション用電源電圧（ＶＴＴ）が非反転入力端子に、それぞれ入力される。したがって、第２の差動増幅回路１４は、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ高い電圧で平衡して中心電圧を出力する。すなわち、ターミネーション用電源電圧（ＶＴＴ）が基準電圧（ＶＲＥＦ）よりもオフセット電圧だけ高い電圧以下では、第２のＮＭＯＳ型トランジスタ１２はオフするのである。
【００２４】
このように、フィードバックされたターミネーション用電源電圧（ＶＴＴ）と基準電圧（ＶＲＥＦ）にオフセット電圧を相対的に付加することにより、第１、第２の差動増幅回路１３、１４は入力オフセット電圧を持ち、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲がターミネーション用電源電圧（ＶＴＴ）に設けられることになる。
【００２５】
ここで、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲は、ターミネーション用電源電圧（ＶＴＴ）に許容される基準電圧（ＶＲＥＦ）からのずれ電圧を考慮して設定される。例えば、ターミネーション用電源電圧（ＶＴＴ）は、基準電圧（ＶＲＥＦ）に対し、±３０ｍＶが許容される。そして、本実施形態では、ターミネーション用電源電圧（ＶＴＴ）が、基準電圧（ＶＲＥＦ）に対して±５ｍＶの範囲で、第１、第２のＮＭＯＳ型トランジスタがともにオフするようにする。そのため、第１、第２のオフセット電圧生成回路２１、２２のオフセット電圧は５ｍＶとなる。
【００２６】
次に、電源装置１の各部における電圧について説明する。本実施形態では、第１、第２の差動増幅回路１３、１４およびバッファアンプ１５の入力電源（ＶＣＣ）を５Ｖに設定し、第１のＮＭＯＳ型トランジスタ１１の入力電源（ＶＴＴ＿ＩＮ）と抵抗１７、１８に入力する入力電源（ＶＤＤＱ）は、入力電源（ＶＣＣ）からレギュレータ（図示せず）により降圧して、前述の図４におけるシステム電源（ＶＤＤ）と同じ２．５Ｖに設定している。したがって、入力電源（ＶＤＤＱ）の電圧２．５Ｖから抵抗１７、１８の分割により生成する基準電圧（ＶＲＥＦ）は１．２５Ｖとなる。
【００２７】
そして、ターミネーション用電源電圧（ＶＴＴ）が１．２５Ｖ−５ｍＶよりも下がると、前述の第１のフィードバックループにより、第１のＮＭＯＳ型トランジスタ１１がオンし、ターミネーション用電源電圧（ＶＴＴ）を上昇させる。同様に、ターミネーション用電源電圧（ＶＴＴ）が１．２５Ｖ＋５ｍＶを越えると、第２のフィードバックループにより、第２のＮＭＯＳ型トランジスタ１２がオンし、ターミネーション用電源電圧（ＶＴＴ）を降下させる。こうして、ターミネーション用電源電圧（ＶＴＴ）はほぼ１．２５Ｖ±５ｍＶに維持される。
【００２８】
以上のように、電源装置１は、第１、第２のＮＭＯＳ型トランジスタを各別に制御する第１、第２の差動増幅回路１３、１４を、各別に最適化することによって過渡応答特性などを改善することができる。そして、ターミネーション用電源電圧（ＶＴＴ）が、基準電圧（ＶＲＥＦ）に対して一定の範囲で、第１、第２のＮＭＯＳ型トランジスタをともにオフさせることにより、ＶＴＴ出力端子につながる負荷が無負荷の場合や負荷が変動した場合に、第１のＮＭＯＳ型トランジスタから第２のＮＭＯＳ型トランジスタへの貫通電流が流れるのを防止することができて低消費電力化を達成できる。
【００２９】
また、第１、第２の差動増幅回路１３、１４は、その入力電源（ＶＣＣ）を５Ｖに設定しているので、最大５Ｖを出力することができる。したがって、第１、第２のＮＭＯＳ型トランジスタ１１、１２のゲート電圧を入力電源（ＶＴＴ＿ＩＮ）よりに高くすることができ、それらの電流駆動能力も高くすることができる。これにより、重負荷の場合でも十分な電流を供給することができ、負荷の変動の過渡応答を高速にすることが可能になる。
【００３０】
なお、第１のＮＭＯＳ型トランジスタ１１の入力電源（ＶＴＴ＿ＩＮ）と、抵抗１７、１８に入力する入力電源（ＶＤＤＱ）とは、この実施形態では等しい電圧、具体的には２．５Ｖに設定しているが、異なっていても構わない。すなわち、入力電源（ＶＴＴ＿ＩＮ）の電圧を上げて第１のＮＭＯＳ型トランジスタ１１の電流能力を増加させることができる。しかし、この場合、入力電源（ＶＴＴ＿ＩＮ）用の別のレギュレータが必要になったり、第１のＮＭＯＳ型トランジスタ１１での電力損失が大きくなる。
【００３１】
次に、第１、第２のオフセット電圧生成回路２１、２２の具体的な回路構成を図２に示す。電源ＢＧは、バンドギャップ型定電圧源であり、その電圧を抵抗３１、３２により分割して５ｍＶを生成している。そして、５ｍＶに対応する電流（Ｉ１）が抵抗３３に流れる。この電流（Ｉ１）は、カレントミラー回路で伝達され、抵抗３４の両端に直列的に接続されるＰＭＯＳ型トランジスタ３８とＮＭＯＳ型トランジスタ３９に、抵抗３６の両端に直列的に接続されるＰＭＯＳ型トランジスタ４４とＮＭＯＳ型トランジスタ４５に、それぞれ流れる。ここで、抵抗３４、３６および後述する抵抗３５、３７は抵抗３３と等しい抵抗値Ｒになっている。
【００３２】
抵抗３４とＰＭＯＳ型トランジスタ３８の接続点は、ＰＭＯＳ型トランジスタ３８と並列的に電流（Ｉ２）を流す定電流源４０が接続され、かつ、第１のオペアンプ２３の反転入力端子に出力する端子（ＯＵＴＡ−）になっている。抵抗３４とＮＭＯＳ型トランジスタ３９の接続点には、ＮＭＯＳ型トランジスタ３９と並列的なＰＮＰ型トランジスタ４２のエミッタが接続されている。また、抵抗３５の両端は、電流（Ｉ２）を流す定電流源４１とＰＮＰ型トランジスタ４３のエミッタがそれぞれ接続されている。抵抗３５と定電流源４１との接続点は、第１のオペアンプ２３の非反転入力端子に出力する端子（ＯＵＴＡ＋）になっている。さらに、ＰＮＰ型トランジスタ４２のベースにはターミネーション用電源電圧（ＶＴＴ）が、ＰＮＰ型トランジスタ４３のベースには基準電圧（ＶＲＥＦ）が入力されるようにしている。
【００３３】
また、抵抗３６とＰＭＯＳ型トランジスタ４４の接続点は、ＰＭＯＳ型トランジスタ４４と並列的に電流（Ｉ２）を流す定電流源４６が接続され、かつ、第２のオペアンプ２４の反転入力端子に出力する端子（ＯＵＴＢ−）になっている。抵抗３６とＮＭＯＳ型トランジスタ４５の接続点には、ＮＭＯＳ型トランジスタ４５と並列的なＰＮＰ型トランジスタ４８のエミッタが接続されている。また、抵抗３７の両端は、電流（Ｉ２）を流す定電流源４７とＰＮＰ型トランジスタ４９のエミッタがそれぞれ接続されている。抵抗３７と定電流源４７との接続点は、第２のオペアンプ２４の非反転入力端子に出力する端子（ＯＵＴＢ＋）になっている。さらに、ＰＮＰ型トランジスタ４８のベースには基準電圧（ＶＲＥＦ）が、ＰＮＰ型トランジスタ４９のベースにはターミネーション用電源電圧（ＶＴＴ）が入力されるようにしている。
【００３４】
ＰＮＰ型トランジスタ４２のベースにターミネーション用電源電圧（ＶＴＴ）が入力されると、端子（ＯＵＴＡ−）は、ＶＴＴ＋Ｖｆ＋（Ｉ１＋Ｉ２）×Ｒの電圧となる。また、ＰＮＰ型トランジスタ４３のベースに基準電圧（ＶＲＥＦ）が入力されると、端子（ＯＵＴＡ＋）は、ＶＲＥＦ＋Ｖｆ＋Ｉ２×Ｒの電圧となる。ここで、Ｖｆはトランジスタの順バイアス電圧である。したがって、端子（ＯＵＴＡ−）と端子（ＯＵＴＡ＋）の電圧差はＶＴＴ−ＶＲＥＦ＋Ｉ１×Ｒとなり、Ｉ１×Ｒは５ｍＶであるので、５ｍＶのオフセット電圧がターミネーション用電源電圧（ＶＴＴ）に相対的に付加されることになるのである。
【００３５】
同様に、ＰＮＰ型トランジスタ４８のベースに基準電圧（ＶＲＥＦ）が入力されると、端子（ＯＵＴＢ−）は、ＶＲＥＦ＋Ｖｆ＋（Ｉ１＋Ｖ２）×Ｒの電圧となる。また、ＰＮＰ型トランジスタ４９のベースにターミネーション用電源電圧（ＶＴＴ）が入力されると、端子（ＯＵＴＢ＋）は、ＶＴＴ＋Ｖｆ＋Ｉ２×Ｒの電圧となる。したがって、端子（ＯＵＴＢ−）と端子（ＯＵＴＢ＋）の電圧差はＶＲＥＦ−ＶＴＴ＋Ｉ１×Ｒとなり、５ｍＶのオフセット電圧が基準電圧（ＶＲＥＦ）に相対的に付加されることになるのである。
【００３６】
以上のような構成にすると、第１、第２のオフセット電圧生成回路２１、２２において精度の良いオフセット電圧を生成させることができるが、前述のターミネーション用電源電圧（ＶＴＴ）の許容電圧範囲（±３０ｍＶ）を満足するならば、別の構成にすることも可能である。
【００３７】
次に、本発明の別の実施形態である電源装置について図３に基づいて説明する。この電源装置２では、電源装置１における第１、第２のオフセット電圧生成回路２１、２２を構成要素として持たず、第１、第２のオペアンプ２３、２４がそのまま第１、第２の差動増幅回路になる。基準電圧生成回路７では基準電圧（ＶＲＥＦ）を生成するほか、上側基準電圧と下側基準電圧を生成し、この上側基準電圧を第２のオペアンプ２４の反転入力端子に、下側基準電圧を第１のオペアンプ２３の非反転入力端子に、それぞれ入力させている。第１のオペアンプ２３の反転入力端子と第２のオペアンプ２４の非反転入力端子には、ターミネーション用電源電圧（ＶＴＴ）が直接入力される。
【００３８】
基準電圧生成回路７は、入力電源（ＶＤＤＱ）と接地電位との間に、入力電源（ＶＤＤＱ）の電圧を分割する抵抗２５、２６、２７、２８をこの順に接続している。そして、抵抗２６、２７の接続点の電圧をバッファアンプ１５を通る基準電圧（ＶＲＥＦ）、抵抗２５、２６の接続点の電圧を上側基準電圧、抵抗２７、２８の接続点の電圧を下側基準電圧として、それぞれ出力する。ここで、上側基準電圧と基準電圧（ＶＲＥＦ）との差および基準電圧（ＶＲＥＦ）と下側基準電圧との差は、ともに５ｍＶになるように、抵抗値を設定する。
【００３９】
この電源装置２は、電源装置１と同様、第１、第２のＮＭＯＳ型トランジスタ１１、１２がともにオフする電圧範囲を有するターミネーション用電源電圧（ＶＴＴ）を出力することができる。なお、この電源装置２の上側基準電圧と下側基準電圧を生成する回路は別の回路構成でも可能である。
【００４０】
そして、前述の電源装置１（または２）は、背景技術の項において図４に基づき説明した電子機器４９に用いることができる。すなわち、図４におけるターミネーション用電源装置５０として電源装置１（または２）を用いる。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とは第１のインターフェイス用抵抗５３を介して信号ラインで接続され、この信号ラインと電源装置１（または２）のＶＴＴ出力端子は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点Ｎ１で、第２のインターフェイス用抵抗５４を介して接続される。さらに、電源装置１（または２）のＶＲＥＦ出力端子の出力は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅回路６２の基準電圧（ＶＲＥＦ）として入力される。こうして、図４が示す電子機器において、高速で信号を小振幅化したインターフェイスが実現できる。
【００４１】
なお、電源装置１（または２）は、基準電圧（ＶＲＥＦ）を外部に出力する端子（ＶＲＥＦ端子）を有し、その出力を前述のインターフェイスの基準電圧（ＶＲＥＦ）としているが、電源装置１（または２）においてＶＲＥＦ端子を有さず、このインターフェイスの基準電圧を他の装置から出力することは可能である。
【００４２】
以上、本発明の実施形態としてターミネーション用電源電圧（ＶＴＴ）を出力する電源装置とそれを用いた電子機器について説明したが、本発明の電源装置は、一定の許容電圧範囲がある他の電源電圧を出力する場合にも適用でき、他の電子機器にも用いることができる。
【００４３】
なお、本発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、実施形態で述べたターミネーション用電源電圧（ＶＴＴ）や基準電圧（ＶＲＥＦ）などの具体的な電圧値はそれぞれの電子機器に適するよう任意に選択できるのは勿論である。
【特許請求の範囲】
【請求項１】
出力端子から出力電源電圧を出力する電源装置であって、
基準電圧を生成する基準電圧生成回路と、
ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、
ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、
出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のＮＭＯＳ型トランジスタをそれぞれ制御する第１、第２の差動増幅回路と、
を備え、
前記第１、第２の差動増幅回路は、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたことを特徴とする電源装置。
【請求項２】
出力端子から出力電源電圧を出力する電源装置であって、
上側基準電圧と下側基準電圧を生成する基準電圧生成回路と、
ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、
ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、
出力電源電圧をフィードバック入力し、下側基準電圧と比較して、第１のＮＭＯＳ型トランジスタを制御する第１の差動増幅回路と、
出力電源電圧をフィードバック入力し、上側基準電圧と比較して、第２のＮＭＯＳ型トランジスタを制御する第２の差動増幅回路と、
を備え、
前記出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けていることを特徴とする電源装置。
【請求項３】
請求項１または２に記載の電源装置において、
第１の差動増幅回路の入力電源は、出力端子へ電力を供給する入力電源よりも高い電圧であることを特徴とする電源装置。
【請求項４】
請求項１乃至３のいずれかに記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、
メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、
電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする電子機器。
【請求項１】
出力端子から出力電源電圧を出力する電源装置であって、
基準電圧を生成する基準電圧生成回路と、
ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、
ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、
出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のＮＭＯＳ型トランジスタをそれぞれ制御する第１、第２の差動増幅回路と、
を備え、
前記第１、第２の差動増幅回路は、出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けるべく、入力される基準電圧と出力電源電圧との間に入力オフセット電圧を持たせたことを特徴とする電源装置。
【請求項２】
出力端子から出力電源電圧を出力する電源装置であって、
上側基準電圧と下側基準電圧を生成する基準電圧生成回路と、
ドレインが出力端子へ電力を供給する入力電源に、ソースが出力端子に、それぞれ接続される第１のＮＭＯＳ型トランジスタと、
ドレインが出力端子に、ソースが接地電位に、それぞれ接続される第２のＮＭＯＳ型トランジスタと、
出力電源電圧をフィードバック入力し、下側基準電圧と比較して、第１のＮＭＯＳ型トランジスタを制御する第１の差動増幅回路と、
出力電源電圧をフィードバック入力し、上側基準電圧と比較して、第２のＮＭＯＳ型トランジスタを制御する第２の差動増幅回路と、
を備え、
前記出力電源電圧に第１、第２のＮＭＯＳ型トランジスタがともにオフする電圧範囲を設けていることを特徴とする電源装置。
【請求項３】
請求項１または２に記載の電源装置において、
第１の差動増幅回路の入力電源は、出力端子へ電力を供給する入力電源よりも高い電圧であることを特徴とする電源装置。
【請求項４】
請求項１乃至３のいずれかに記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、
メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、
電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【国際公開番号】ＷＯ２００５／０２２２８４
【国際公開日】平成１７年３月１０日（２００５．３．１０）
【発行日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００５−５１３４２８（Ｐ２００５−５１３４２８）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１２０５１
【国際出願日】平成１６年８月２３日（２００４．８．２３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【国際公開日】平成１７年３月１０日（２００５．３．１０）
【発行日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１２０５１
【国際出願日】平成１６年８月２３日（２００４．８．２３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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