静電容量検出回路、およびタッチセンサの信号処理回路
【課題】被測定キャパシタの測定精度の向上が図れる静電容量検出回路の提供。
【解決手段】この発明は、駆動回路1と、オフセット調整用キャパシタCcと可変抵抗Rcとを含む可変調整回路4と、容量電圧変換回路2と、制御回路5と、メモリ6と、を備えている。容量電圧変換回路2は、被測定キャパシタCsの静電容量と、オフセット調整用キャパシタCcの静電容量との差に応じた電圧を出力する。制御回路5は、可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの静電容量を調整する。メモリ6は、制御回路5で調整後の可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの静電容量値を記憶する。
【解決手段】この発明は、駆動回路1と、オフセット調整用キャパシタCcと可変抵抗Rcとを含む可変調整回路4と、容量電圧変換回路2と、制御回路5と、メモリ6と、を備えている。容量電圧変換回路2は、被測定キャパシタCsの静電容量と、オフセット調整用キャパシタCcの静電容量との差に応じた電圧を出力する。制御回路5は、可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの静電容量を調整する。メモリ6は、制御回路5で調整後の可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの静電容量値を記憶する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、被測定キャパシタの静電容量を検出する静電容量検出回路などに関するものである。
【背景技術】
【0002】
従来、この種の静電容量検出回路としては、例えば図11に示すような発明が知られている(例えば特許文献1参照)。
この静電容量検出回路は、図11に示すように、駆動回路1と、容量電圧変換回路2と、オフセット調整用キャパシタCcとを備え、被測定キャパシタCsの容量を測定するようになっている。
【0003】
駆動回路1は、スイッチSW1〜SW4と、出力端子11、12とを備えている。容量電圧変換回路2は、オペアンプOP1と、積分コンデンサCfと、スイッチSW5と、入力端子21および出力端子22と、を備えている。
オフセット調整用キャパシタCcは、静電容量が可変できる可変キャパシタからなり、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。被測定キャパシタCsは、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21との間に接続されるが、図11示すように、直列に接続される寄生抵抗Rsを含んでいる。
【0004】
容量電圧変換回路2のスイッチSW5は、図12に示すように、例えばN型のMOSトランジスタM1とP型のMOSトランジスタM2とを並列に接続したMOSスイッチで構成されている。
図示のように、N型のMOSトランジスタM1のドレインとバルクとの間には寄生ダイオードD1があり、N型のMOSトランジスタM1のソースとバルクとの間には寄生ダイオードD2がある。また、P型のMOSトランジスタM2のソースとバルクとの間には寄生ダイオードD3があり、P型のMOSトランジスタM2のドレインとバルクとの間には寄生ダイオードD4がある。
【0005】
次に、従来回路の動作について、図面を参照して説明する。
従来回路では、図13に示すように、「充電フェーズ」と「検出フェーズ」の動作がある。
このような動作により、被測定キャパシタCsとオフセット調整用キャパシタCcはそれぞれ充放電動作を行う。しかし、オフセット調整用キャパシタCcの充放電動作は、被測定キャパシタCsの充放電動作に比べて時定数が小さい。このため、電荷の移動は、被測定キャパシタCsに比べてオフセット調整用キャパシタCcの方が先に起こる。
【0006】
この結果、「充電フェーズ」の動作から「検出フェーズ」の動作に切り換わる瞬間には、第1の場合と第2の場合の場合があり、これらの場合には以下の現象が生じる。
第1の場合は、スイッチSW1、SW4がオンからオフに切り換わると同時に、スイッチSW2、SW3がオフからオンに切り換わる場合である。このため、第1の場合は、駆動回路1の出力端子11の出力電圧がVDD(High)からVSS(Low)に切り換わると同時に、出力端子12の出力電圧がVSS(Low)からVDD(High)に切り換わる。この場合には、図13の波形aで示すように、その切り換わるときにノードNの電圧(容量電圧変換回路2の入力端子21の電圧)が一瞬だけVDDを上回る。
【0007】
第2の場合は、スイッチSW1、SW4がオフからオンに切り換わると同時に、スイッチSW2、SW3がオンからオフに切り換わる場合である。このため、第2の場合には、駆動回路1の出力端子11の出力電圧がVSSからVDDに切り換わると同時に、出力端子12の出力電圧がVDDからVSSに切り換わる。この場合には、図13の波形bで示すように、その切り換わるときにノードNの電圧が一瞬だけVSSを下回る。
【0008】
このため、ノードNの電圧が波形aで示すように変化する場合には、図12の破線Aで示すように、オフセット調整用キャパシタCcの電荷がMOSトランジスタM2の寄生ダイオードD3を経由して電源側に抜けてしまう。一方、ノードNの電圧が波形bで示すように変化する場合には、図12の破線Bで示すように、MOSトランジスタM1の寄生ダイオードD1を経由して電源側からオフセット調整用キャパシタCcに対して電荷が供給される。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2011−113186号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
この結果、容量−電圧変換に必要である被測定キャパシタCs、オフセット調整用キャパシタCc、および積分コンデンサCfの間の電荷保存則が成立しなくなるので、被測定キャパシタCsの測定精度が低下するという課題がある。
そこで、本発明の目的は、被測定キャパシタの測定精度の向上を図り、更に検出速度特性を向上した静電容量検出回路を提供することにある。
【課題を解決するための手段】
【0011】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第1の発明は、第1の出力端子と第2の出力端子とを有する駆動回路と、オフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間には前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、前記可変抵抗の抵抗値を調整する第1の制御回路と、前記第1の制御回路で調整後の前記可変抵抗の抵抗値を記憶するメモリと、を備える。
第2の発明は、第1の発明において、前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されている。
【発明の効果】
【0012】
このように本発明では、オフセット調整用キャパシタと可変抵抗とを含む可変調整回路を備えるようにしたので、被測定キャパシタの測定精度の向上を図ることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態構成を示す図である。
【図2】オフセット調整用キャパシタの具体的な構成を示す回路図である。
【図3】可変抵抗の第1の構成例を示す図である。
【図4】可変抵抗の第2の構成例を示す図である。
【図5】可変抵抗の第3の構成例を示す図である。
【図6】可変抵抗の第4の構成例を示す図である。
【図7】図1のノードNの電圧変化を示す波形図である。
【図8】オフセット調整用キャパシタの調整手順を示すフローチャートである。
【図9】オフセット容量コードとADCコードと関係を説明する図である。
【図10】可変抵抗の調整手順を示すフローチャートである。
【図11】従来回路の構成を示す図である。
【図12】スイッチの一例を示す図である。
【図13】従来回路のノードNの電圧変化を示す波形図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図面を参照して説明する。
(実施形態の構成)
図1は、本発明の実施形態に係る静電容量検出回路の構成を示すブロック図である。
この実施形態に係る静電容量検出回路は、図1に示すように、駆動回路1と、可変調整回路4と、容量電圧変換回路2と、AD変換回路3と、制御回路5と、メモリ6と、を備えている。
ここで、この実施形態では、容量電圧変換回路2が容量測定回路に相当する。
【0015】
また、この実施形態では、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21との間に、被測定キャパシタ(被測定容量)Csを予め接続させておき、あるいは測定時に被測定キャパシタCsを接続させる。ただし、被測定キャパシタCsは、図1に示すように、例えば直列に接続される寄生抵抗Rsを含んでいる。
ここで、被測定キャパシタCsは特に限定されないが、静電容量が変化するものであれば良く、例えば、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量がある。このときの寄生抵抗Rsは、タッチパネル電極の寄生抵抗である。
【0016】
駆動回路1は、図1に示すように、スイッチSW1〜SW4と、2つの出力端子11、12とを備えている。
スイッチSW1とスイッチSW2は直列に接続され、スイッチSW1の一端に高電位の電圧(例えば電源電圧VDD)を印加し、スイッチSW2の一端に低電位の電圧(例えば電源電圧VSS)を印加している。そして、スイッチSW1、SW2をオンオフ制御することにより、電源電圧VDDと電源電圧VSSとを出力端子11から選択的に出力する。
【0017】
スイッチSW3とスイッチSW4は直列に接続され、スイッチSW3の一端に高電位の電圧を印加し、スイッチSW4の一端に低電位の電圧を印加している。そして、スイッチSW3、SW4をオンオフ制御することにより、電源電圧VDDと電源電圧VSSとを出力端子12から選択的に出力する。
可変調整回路4は、オフセット調整用キャパシタCcの他に可変抵抗Rcを含むものであり、この例ではオフセット調整用キャパシタCcと可変抵抗Rcは直列接続されている。この可変調整回路4は、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。オフセット調整用キャパシタCcは、例えば図2に示すように、静電容量が可変できるようになっている。
【0018】
被測定キャパシタCsは、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21と間に接続されている。
容量電圧変換回路2は、図1に示すように、オペアンプOP1と、積分コンデンサCfと、スイッチSW5と、を備えている。
オペアンプOP1の反転入力端子(−)は入力端子21に接続され、オペアンプOP1の非反転入力端子(+)は基準電圧VCOM(例えば0.5VDD)が印加される。また、オペアンプOP1の反転入力端子と出力端子との間には、積分コンデンサCfとスイッチSW5との並列回路が接続されている。スイッチSW5は、MOSトランジスタで構成するMOSスイッチ(電子スイッチ)からなり、図12に示すものなどを使用する。
【0019】
AD変換回路3は、容量電圧変換回路2の出力電圧をAD変換し、そのAD変換した値(ADCコード)を出力する。
制御回路5は、後述のように、可変調整回路4の可変抵抗Rcの抵抗値を調整するようになっており、その調整手順が予め格納されている。また、制御回路5は、後述のように、可変調整回路4のオフセット調整用キャパシタCcの静電容量値を調整するようになっており、その調整手順が予め格納されている。メモリ6は、制御回路5で調整後の可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの容量値を記憶するためのものである。
【0020】
(オフセット調整用キャパシタの構成)
次に、オフセット調整用キャパシタCcの具体的な構成について、図2を参照して説明する。
オフセット調整用キャパシタCcは、図2に示すように、例えば10個のキャパシタC0〜C9と、10個のスイッチSW0〜SW9とを備え、静電容量値が可変できるようになっている。
キャパシタC0〜C9とこれらに対応するスイッチSW0〜SW9とは、それぞれ直列接続されて10個の直列回路を構成し、この10個の直列回路が並列に接続されている。そして、その並列接続された並列回路は可変抵抗Rcに直列に接続されている。
【0021】
キャパシタC0は基準容量を有する基準キャパシタとして機能し、キャパシタC1〜C9は容量値を可変させるための可変容量キャパシタとして機能する。
また、キャパシタC1〜C9の各容量値は、基準キャパシタであるキャパシタC0の基準容量値の2n (nは正の整数)倍となっている。この例では、C0=0.1pFであり、C1=0.2pF、C2=0.4pF、C3=0.8pF・・・C9=51.2pFである。
【0022】
(可変抵抗の構成)
図3は、可変抵抗Rcの第1構成例を示す。
この可変抵抗Rcは、複数の抵抗の抵抗値をスイッチで切り換えるようになっている。このため、可変抵抗Rcは、抵抗Rk1、Rk2、Rk3・・・Rknと、これに対応するスイッチSWk1、SWk2、SWk3・・・SWknとが直列に接続され、これらの直列回路が並列に接続されている。
図4は、可変抵抗Rcの第2構成例を示す。
この可変抵抗Rcは、オン抵抗の異なるMOSトランジスタからなるMOSスイッチ(アナログスイッチ)を利用したものである。
このため、可変抵抗Rcは、制御入力信号によりオンオフ制御されるn個のMOSスイッチM1、M2、・・・Mnを並列接続している。MOSスイッチM1、M2、・・・Mnのそれぞれは、並列接続されるN型とP型のMOSトランジスタと、インバータとからなる。
【0023】
図5は、可変抵抗Rcの第3構成例を示す。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、スイッチST1、ST2・・・STn−1の各一端側は共通接続され、この共通接続部が抵抗R1の一端とオフセット調整用キャパシタCcとに接続されている。さらに、スイッチST1、ST2・・・STn−1の各他端側は、抵抗R1、R2・・・Rnの各一端に接続されている。
図6は、可変抵抗Rcの第4構成例を示す。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、抵抗R1、R2・・・Rn−1の両端に、スイッチST1、ST2・・・STn−1がそれぞれ接続されている。
【0024】
(実施形態の動作)
次に、この実施形態の検出動作について、図面を参照して説明する。
この実施形態が検出動作を開始すると、図1に示す駆動回路1および容量電圧変換回路2は、図7に示すように、「充電フェーズ」と「検出フェーズ」の動作を行う。
「充電フェーズ」の動作では、例えば、駆動回路1のスイッチSW1、SW4がオン、スイッチSW2、SW3がオフとなり、容量電圧変換回路2のスイッチSW5がオンになる。このため、オフセット調整用キャパシタCcと被測定キャパシタCsが充電され、ノードNの電圧(容量電圧変換回路2の入力端子21の電圧)は、図7(A)に示すように、基準電位すなわち、オペアンプOP1の非反転入力端子の電圧(例えば0.5VDD)になる。
【0025】
「検出フェーズ」の動作では、駆動回路1のスイッチSW1、SW4がオンからオフに切り換わると同時に、スイッチSW2、SW3がオフからオンに切り換わり、かつ、スイッチSW5がオンからオフに切り換わる。このとき、可変抵抗RcがなければノードNの電圧は電源電圧VDDを上回ってしまうおそれがあるが、可変抵抗RcがあるためにノードNの電圧を電源電圧VDD以下に抑制することができる(図7(A)参照)。
【0026】
さらに、可変抵抗Rcの抵抗値を寄生抵抗Rsの抵抗値に合わせて最適化する、すなわち、被測定キャパシタCsと寄生抵抗Rsの充放電時定数と、オフセット調整用キャパシタCcと可変抵抗Rcの充放電時定数とを合わせることにより、図7(B)に示すように、ノードNの電圧変動を大幅に抑制することができる。
このため、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、そのタッチパネルの全ての電極のキャパシタCs、寄生抵抗Rsに最適化したオフセット調整用キャパシタCc、可変抵抗Rcの値を個々に設定できるので、タッチ検出速度特性を最大限引き出すことができる。
【0027】
このように、この実施形態では、可変抵抗Rcを設けるようにした。このため「充電フェーズ」から「検出フェーズ」の動作に切り換わる瞬間に容量電圧変換回路2の入力電圧が電源電圧を越えることを防止し、スイッチSW5を通じて電荷が電源に抜けてしまうことを防止できるため、容量−電圧変換に係る電荷の保存則が成立させることが可能となり、測定精度の向上を図ることができる。さらに、オフセット調整用キャパシタCc、可変抵抗Rcをタッチパネルの全ての電極に対して個々に最適化できるため、タッチ検出速度特性を最大に引き出すことができる。
【0028】
(オフセット調整用キャパシタの調整)
次に、図1に示す制御回路5が行う図2に示すオフセット調整用キャパシタCcの調整の手順について、図8および図9を参照して説明する。
この調整は、この実施形態の出荷時、あるいは電源の投入時などに行う。
また、この調整例では、オフセット調整用キャパシタCcの選択に使用するオフセット容量コードは10ビットとし、AD変換回路3のデジタル出力であるADCコードを12ビットとして説明する(図9参照)。
図8において、ステップS1では、初期値として、オフセット調整用キャパシタCcのオフセット容量コードCとしてC=512を設定し、ステップ値(1回の動作に変化させる値)SとしてS=256を設定する(図9参照)。
【0029】
ステップS2では、オフセット調整用キャパシタCcに出力するオフセット容量コードCの値を設定する。このときには、C=512を設定する。この設定されたオフセット容量コードCは、オフセット調整用キャパシタCcに出力される(例えば図2を参照)。
ステップS3では、AD変換回路3が出力するADCコードを取得する。このときには、ノイズを除去するために複数個のADCコードを取得し、これを平均したものをADCコードとして取得するものとする。
【0030】
ステップS4では、その取得したADCコードが「2048」以上であるか否かを判定する。この判定の結果、ADCコードが「2048」以上である場合にはステップS5に進み、それ以外の場合にはステップS6に進む。
ステップS5では、選択入力コードCが小さいため、C=C+Sとする。また、ステップS6では、選択入力コードCが大きいため、C=C−Sとする。
【0031】
ここで、上記のようにステップS2において、オフセット容量コードCとしてC=512が入力されたときには、ステップS4においてADCコードが「2048」以上ではないためにステップS6に進む(図9参照)。
ステップS7では、ステップS1で設定されているステップ値Sを1/2にするために、S=S/2の演算をする。これは、1ビット右にシフトすることに相当する。
【0032】
ステップS8では、ステップS7で求めたステップ値Sが「1」以上かを判定する。この判定の結果、そのステップ値Sが「1」以上の場合にはステップS2〜S7の操作を繰り返し、ステップ値Sが「1」以下になったらその処理を終了する。
以上のように、このオフセット調整用キャパシタCcの調整では、バイナリサーチの要領でAD変換回路3から出力されるADCコードをADCフルレンジの中心になるようにしたので、その調整時間を短縮できる。
【0033】
(可変抵抗の調整)
次に、図1に示す制御回路5が行う可変抵抗Rcの調整の手順について、図10を参照して説明する。
この調整例では、A/D変換回路3のデジタル出力であるADCコードを12ビットとして説明する。
ステップS11では、可変抵抗Rcの抵抗値を最大値に設定する。
ステップS12では、図8に示す手順によりオフセット調整用キャパシタCcのオフセット容量コードCを調整し、この調整したオフセット容量コードCを記憶する(ステップS13)。
【0034】
ステップS14では、パネル容量値を測定し、ADCコードを取得する。
ステップS15では、その取得したADCコードが「2048」付近であるか否かを判定する。この判定の結果、ADCコードが「2048」付近であると判定された場合には(Yes)、ステップS16に進む。
ステップS16では、可変抵抗Rcの抵抗値を1ステップだけ減らすように可変抵抗Rcに係るスイッチを制御し、ステップS14に戻る。
【0035】
その後、ステップS15において、ADCコードが「2048」付近でないと判定された場合には(No)、ステップS17に進む。
ステップS17では、可変抵抗Rcの抵抗値を1ステップだけ増やすように制御する。ステップS18では、その調整された可変抵抗Rcの抵抗値を図1に示すメモリ6に記憶し、可変抵抗Rcの調整を終了する。
【0036】
このような手順により、可変抵抗Rcの抵抗値の調整を行うようにしたので、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、その検出速度特性を最大限引き出すことができる。
以上のように、この実施形態では、オフセット調整用キャパシタCcと可変抵抗Rcを含む可変調整回路4を備えるようにしたので、被測定キャパシタCsの測定精度の向上を図ることができる。さらに、検出速度特性の向上を図ることができる。
【0037】
(実施形態の適用例)
この実施形態は、測定対象となる被測定キャパシタCsは、特に問わないが、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量(容量結合)の測定に適用することができる。このため、この実施形態は、タッチセンサの信号処理回路に適用することができる。この場合には、該当タッチパネルのタッチ検出の精度と速度特性を最大限引き出すことができる。
【産業上の利用可能性】
【0038】
本発明の静電容量検出回路は、例えば、タッチセンサの信号処理回路に適用できる上に、そのタッチセンサを含む表示装置にも適用することができる。
【符号の説明】
【0039】
Cc・・・オフセット調整用キャパシタCc
Cs・・・被測定キャパシタ
Rc・・・可変抵抗
Rs・・・寄生抵抗
1・・・駆動回路
2・・・容量電圧変換回路
3・・・AD変換回路
4・・・可変調整回路
5・・・制御回路
6・・・メモリ
【技術分野】
【0001】
本発明は、被測定キャパシタの静電容量を検出する静電容量検出回路などに関するものである。
【背景技術】
【0002】
従来、この種の静電容量検出回路としては、例えば図11に示すような発明が知られている(例えば特許文献1参照)。
この静電容量検出回路は、図11に示すように、駆動回路1と、容量電圧変換回路2と、オフセット調整用キャパシタCcとを備え、被測定キャパシタCsの容量を測定するようになっている。
【0003】
駆動回路1は、スイッチSW1〜SW4と、出力端子11、12とを備えている。容量電圧変換回路2は、オペアンプOP1と、積分コンデンサCfと、スイッチSW5と、入力端子21および出力端子22と、を備えている。
オフセット調整用キャパシタCcは、静電容量が可変できる可変キャパシタからなり、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。被測定キャパシタCsは、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21との間に接続されるが、図11示すように、直列に接続される寄生抵抗Rsを含んでいる。
【0004】
容量電圧変換回路2のスイッチSW5は、図12に示すように、例えばN型のMOSトランジスタM1とP型のMOSトランジスタM2とを並列に接続したMOSスイッチで構成されている。
図示のように、N型のMOSトランジスタM1のドレインとバルクとの間には寄生ダイオードD1があり、N型のMOSトランジスタM1のソースとバルクとの間には寄生ダイオードD2がある。また、P型のMOSトランジスタM2のソースとバルクとの間には寄生ダイオードD3があり、P型のMOSトランジスタM2のドレインとバルクとの間には寄生ダイオードD4がある。
【0005】
次に、従来回路の動作について、図面を参照して説明する。
従来回路では、図13に示すように、「充電フェーズ」と「検出フェーズ」の動作がある。
このような動作により、被測定キャパシタCsとオフセット調整用キャパシタCcはそれぞれ充放電動作を行う。しかし、オフセット調整用キャパシタCcの充放電動作は、被測定キャパシタCsの充放電動作に比べて時定数が小さい。このため、電荷の移動は、被測定キャパシタCsに比べてオフセット調整用キャパシタCcの方が先に起こる。
【0006】
この結果、「充電フェーズ」の動作から「検出フェーズ」の動作に切り換わる瞬間には、第1の場合と第2の場合の場合があり、これらの場合には以下の現象が生じる。
第1の場合は、スイッチSW1、SW4がオンからオフに切り換わると同時に、スイッチSW2、SW3がオフからオンに切り換わる場合である。このため、第1の場合は、駆動回路1の出力端子11の出力電圧がVDD(High)からVSS(Low)に切り換わると同時に、出力端子12の出力電圧がVSS(Low)からVDD(High)に切り換わる。この場合には、図13の波形aで示すように、その切り換わるときにノードNの電圧(容量電圧変換回路2の入力端子21の電圧)が一瞬だけVDDを上回る。
【0007】
第2の場合は、スイッチSW1、SW4がオフからオンに切り換わると同時に、スイッチSW2、SW3がオンからオフに切り換わる場合である。このため、第2の場合には、駆動回路1の出力端子11の出力電圧がVSSからVDDに切り換わると同時に、出力端子12の出力電圧がVDDからVSSに切り換わる。この場合には、図13の波形bで示すように、その切り換わるときにノードNの電圧が一瞬だけVSSを下回る。
【0008】
このため、ノードNの電圧が波形aで示すように変化する場合には、図12の破線Aで示すように、オフセット調整用キャパシタCcの電荷がMOSトランジスタM2の寄生ダイオードD3を経由して電源側に抜けてしまう。一方、ノードNの電圧が波形bで示すように変化する場合には、図12の破線Bで示すように、MOSトランジスタM1の寄生ダイオードD1を経由して電源側からオフセット調整用キャパシタCcに対して電荷が供給される。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2011−113186号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
この結果、容量−電圧変換に必要である被測定キャパシタCs、オフセット調整用キャパシタCc、および積分コンデンサCfの間の電荷保存則が成立しなくなるので、被測定キャパシタCsの測定精度が低下するという課題がある。
そこで、本発明の目的は、被測定キャパシタの測定精度の向上を図り、更に検出速度特性を向上した静電容量検出回路を提供することにある。
【課題を解決するための手段】
【0011】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第1の発明は、第1の出力端子と第2の出力端子とを有する駆動回路と、オフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間には前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、前記可変抵抗の抵抗値を調整する第1の制御回路と、前記第1の制御回路で調整後の前記可変抵抗の抵抗値を記憶するメモリと、を備える。
第2の発明は、第1の発明において、前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されている。
【発明の効果】
【0012】
このように本発明では、オフセット調整用キャパシタと可変抵抗とを含む可変調整回路を備えるようにしたので、被測定キャパシタの測定精度の向上を図ることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態構成を示す図である。
【図2】オフセット調整用キャパシタの具体的な構成を示す回路図である。
【図3】可変抵抗の第1の構成例を示す図である。
【図4】可変抵抗の第2の構成例を示す図である。
【図5】可変抵抗の第3の構成例を示す図である。
【図6】可変抵抗の第4の構成例を示す図である。
【図7】図1のノードNの電圧変化を示す波形図である。
【図8】オフセット調整用キャパシタの調整手順を示すフローチャートである。
【図9】オフセット容量コードとADCコードと関係を説明する図である。
【図10】可変抵抗の調整手順を示すフローチャートである。
【図11】従来回路の構成を示す図である。
【図12】スイッチの一例を示す図である。
【図13】従来回路のノードNの電圧変化を示す波形図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図面を参照して説明する。
(実施形態の構成)
図1は、本発明の実施形態に係る静電容量検出回路の構成を示すブロック図である。
この実施形態に係る静電容量検出回路は、図1に示すように、駆動回路1と、可変調整回路4と、容量電圧変換回路2と、AD変換回路3と、制御回路5と、メモリ6と、を備えている。
ここで、この実施形態では、容量電圧変換回路2が容量測定回路に相当する。
【0015】
また、この実施形態では、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21との間に、被測定キャパシタ(被測定容量)Csを予め接続させておき、あるいは測定時に被測定キャパシタCsを接続させる。ただし、被測定キャパシタCsは、図1に示すように、例えば直列に接続される寄生抵抗Rsを含んでいる。
ここで、被測定キャパシタCsは特に限定されないが、静電容量が変化するものであれば良く、例えば、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量がある。このときの寄生抵抗Rsは、タッチパネル電極の寄生抵抗である。
【0016】
駆動回路1は、図1に示すように、スイッチSW1〜SW4と、2つの出力端子11、12とを備えている。
スイッチSW1とスイッチSW2は直列に接続され、スイッチSW1の一端に高電位の電圧(例えば電源電圧VDD)を印加し、スイッチSW2の一端に低電位の電圧(例えば電源電圧VSS)を印加している。そして、スイッチSW1、SW2をオンオフ制御することにより、電源電圧VDDと電源電圧VSSとを出力端子11から選択的に出力する。
【0017】
スイッチSW3とスイッチSW4は直列に接続され、スイッチSW3の一端に高電位の電圧を印加し、スイッチSW4の一端に低電位の電圧を印加している。そして、スイッチSW3、SW4をオンオフ制御することにより、電源電圧VDDと電源電圧VSSとを出力端子12から選択的に出力する。
可変調整回路4は、オフセット調整用キャパシタCcの他に可変抵抗Rcを含むものであり、この例ではオフセット調整用キャパシタCcと可変抵抗Rcは直列接続されている。この可変調整回路4は、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。オフセット調整用キャパシタCcは、例えば図2に示すように、静電容量が可変できるようになっている。
【0018】
被測定キャパシタCsは、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21と間に接続されている。
容量電圧変換回路2は、図1に示すように、オペアンプOP1と、積分コンデンサCfと、スイッチSW5と、を備えている。
オペアンプOP1の反転入力端子(−)は入力端子21に接続され、オペアンプOP1の非反転入力端子(+)は基準電圧VCOM(例えば0.5VDD)が印加される。また、オペアンプOP1の反転入力端子と出力端子との間には、積分コンデンサCfとスイッチSW5との並列回路が接続されている。スイッチSW5は、MOSトランジスタで構成するMOSスイッチ(電子スイッチ)からなり、図12に示すものなどを使用する。
【0019】
AD変換回路3は、容量電圧変換回路2の出力電圧をAD変換し、そのAD変換した値(ADCコード)を出力する。
制御回路5は、後述のように、可変調整回路4の可変抵抗Rcの抵抗値を調整するようになっており、その調整手順が予め格納されている。また、制御回路5は、後述のように、可変調整回路4のオフセット調整用キャパシタCcの静電容量値を調整するようになっており、その調整手順が予め格納されている。メモリ6は、制御回路5で調整後の可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの容量値を記憶するためのものである。
【0020】
(オフセット調整用キャパシタの構成)
次に、オフセット調整用キャパシタCcの具体的な構成について、図2を参照して説明する。
オフセット調整用キャパシタCcは、図2に示すように、例えば10個のキャパシタC0〜C9と、10個のスイッチSW0〜SW9とを備え、静電容量値が可変できるようになっている。
キャパシタC0〜C9とこれらに対応するスイッチSW0〜SW9とは、それぞれ直列接続されて10個の直列回路を構成し、この10個の直列回路が並列に接続されている。そして、その並列接続された並列回路は可変抵抗Rcに直列に接続されている。
【0021】
キャパシタC0は基準容量を有する基準キャパシタとして機能し、キャパシタC1〜C9は容量値を可変させるための可変容量キャパシタとして機能する。
また、キャパシタC1〜C9の各容量値は、基準キャパシタであるキャパシタC0の基準容量値の2n (nは正の整数)倍となっている。この例では、C0=0.1pFであり、C1=0.2pF、C2=0.4pF、C3=0.8pF・・・C9=51.2pFである。
【0022】
(可変抵抗の構成)
図3は、可変抵抗Rcの第1構成例を示す。
この可変抵抗Rcは、複数の抵抗の抵抗値をスイッチで切り換えるようになっている。このため、可変抵抗Rcは、抵抗Rk1、Rk2、Rk3・・・Rknと、これに対応するスイッチSWk1、SWk2、SWk3・・・SWknとが直列に接続され、これらの直列回路が並列に接続されている。
図4は、可変抵抗Rcの第2構成例を示す。
この可変抵抗Rcは、オン抵抗の異なるMOSトランジスタからなるMOSスイッチ(アナログスイッチ)を利用したものである。
このため、可変抵抗Rcは、制御入力信号によりオンオフ制御されるn個のMOSスイッチM1、M2、・・・Mnを並列接続している。MOSスイッチM1、M2、・・・Mnのそれぞれは、並列接続されるN型とP型のMOSトランジスタと、インバータとからなる。
【0023】
図5は、可変抵抗Rcの第3構成例を示す。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、スイッチST1、ST2・・・STn−1の各一端側は共通接続され、この共通接続部が抵抗R1の一端とオフセット調整用キャパシタCcとに接続されている。さらに、スイッチST1、ST2・・・STn−1の各他端側は、抵抗R1、R2・・・Rnの各一端に接続されている。
図6は、可変抵抗Rcの第4構成例を示す。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、抵抗R1、R2・・・Rn−1の両端に、スイッチST1、ST2・・・STn−1がそれぞれ接続されている。
【0024】
(実施形態の動作)
次に、この実施形態の検出動作について、図面を参照して説明する。
この実施形態が検出動作を開始すると、図1に示す駆動回路1および容量電圧変換回路2は、図7に示すように、「充電フェーズ」と「検出フェーズ」の動作を行う。
「充電フェーズ」の動作では、例えば、駆動回路1のスイッチSW1、SW4がオン、スイッチSW2、SW3がオフとなり、容量電圧変換回路2のスイッチSW5がオンになる。このため、オフセット調整用キャパシタCcと被測定キャパシタCsが充電され、ノードNの電圧(容量電圧変換回路2の入力端子21の電圧)は、図7(A)に示すように、基準電位すなわち、オペアンプOP1の非反転入力端子の電圧(例えば0.5VDD)になる。
【0025】
「検出フェーズ」の動作では、駆動回路1のスイッチSW1、SW4がオンからオフに切り換わると同時に、スイッチSW2、SW3がオフからオンに切り換わり、かつ、スイッチSW5がオンからオフに切り換わる。このとき、可変抵抗RcがなければノードNの電圧は電源電圧VDDを上回ってしまうおそれがあるが、可変抵抗RcがあるためにノードNの電圧を電源電圧VDD以下に抑制することができる(図7(A)参照)。
【0026】
さらに、可変抵抗Rcの抵抗値を寄生抵抗Rsの抵抗値に合わせて最適化する、すなわち、被測定キャパシタCsと寄生抵抗Rsの充放電時定数と、オフセット調整用キャパシタCcと可変抵抗Rcの充放電時定数とを合わせることにより、図7(B)に示すように、ノードNの電圧変動を大幅に抑制することができる。
このため、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、そのタッチパネルの全ての電極のキャパシタCs、寄生抵抗Rsに最適化したオフセット調整用キャパシタCc、可変抵抗Rcの値を個々に設定できるので、タッチ検出速度特性を最大限引き出すことができる。
【0027】
このように、この実施形態では、可変抵抗Rcを設けるようにした。このため「充電フェーズ」から「検出フェーズ」の動作に切り換わる瞬間に容量電圧変換回路2の入力電圧が電源電圧を越えることを防止し、スイッチSW5を通じて電荷が電源に抜けてしまうことを防止できるため、容量−電圧変換に係る電荷の保存則が成立させることが可能となり、測定精度の向上を図ることができる。さらに、オフセット調整用キャパシタCc、可変抵抗Rcをタッチパネルの全ての電極に対して個々に最適化できるため、タッチ検出速度特性を最大に引き出すことができる。
【0028】
(オフセット調整用キャパシタの調整)
次に、図1に示す制御回路5が行う図2に示すオフセット調整用キャパシタCcの調整の手順について、図8および図9を参照して説明する。
この調整は、この実施形態の出荷時、あるいは電源の投入時などに行う。
また、この調整例では、オフセット調整用キャパシタCcの選択に使用するオフセット容量コードは10ビットとし、AD変換回路3のデジタル出力であるADCコードを12ビットとして説明する(図9参照)。
図8において、ステップS1では、初期値として、オフセット調整用キャパシタCcのオフセット容量コードCとしてC=512を設定し、ステップ値(1回の動作に変化させる値)SとしてS=256を設定する(図9参照)。
【0029】
ステップS2では、オフセット調整用キャパシタCcに出力するオフセット容量コードCの値を設定する。このときには、C=512を設定する。この設定されたオフセット容量コードCは、オフセット調整用キャパシタCcに出力される(例えば図2を参照)。
ステップS3では、AD変換回路3が出力するADCコードを取得する。このときには、ノイズを除去するために複数個のADCコードを取得し、これを平均したものをADCコードとして取得するものとする。
【0030】
ステップS4では、その取得したADCコードが「2048」以上であるか否かを判定する。この判定の結果、ADCコードが「2048」以上である場合にはステップS5に進み、それ以外の場合にはステップS6に進む。
ステップS5では、選択入力コードCが小さいため、C=C+Sとする。また、ステップS6では、選択入力コードCが大きいため、C=C−Sとする。
【0031】
ここで、上記のようにステップS2において、オフセット容量コードCとしてC=512が入力されたときには、ステップS4においてADCコードが「2048」以上ではないためにステップS6に進む(図9参照)。
ステップS7では、ステップS1で設定されているステップ値Sを1/2にするために、S=S/2の演算をする。これは、1ビット右にシフトすることに相当する。
【0032】
ステップS8では、ステップS7で求めたステップ値Sが「1」以上かを判定する。この判定の結果、そのステップ値Sが「1」以上の場合にはステップS2〜S7の操作を繰り返し、ステップ値Sが「1」以下になったらその処理を終了する。
以上のように、このオフセット調整用キャパシタCcの調整では、バイナリサーチの要領でAD変換回路3から出力されるADCコードをADCフルレンジの中心になるようにしたので、その調整時間を短縮できる。
【0033】
(可変抵抗の調整)
次に、図1に示す制御回路5が行う可変抵抗Rcの調整の手順について、図10を参照して説明する。
この調整例では、A/D変換回路3のデジタル出力であるADCコードを12ビットとして説明する。
ステップS11では、可変抵抗Rcの抵抗値を最大値に設定する。
ステップS12では、図8に示す手順によりオフセット調整用キャパシタCcのオフセット容量コードCを調整し、この調整したオフセット容量コードCを記憶する(ステップS13)。
【0034】
ステップS14では、パネル容量値を測定し、ADCコードを取得する。
ステップS15では、その取得したADCコードが「2048」付近であるか否かを判定する。この判定の結果、ADCコードが「2048」付近であると判定された場合には(Yes)、ステップS16に進む。
ステップS16では、可変抵抗Rcの抵抗値を1ステップだけ減らすように可変抵抗Rcに係るスイッチを制御し、ステップS14に戻る。
【0035】
その後、ステップS15において、ADCコードが「2048」付近でないと判定された場合には(No)、ステップS17に進む。
ステップS17では、可変抵抗Rcの抵抗値を1ステップだけ増やすように制御する。ステップS18では、その調整された可変抵抗Rcの抵抗値を図1に示すメモリ6に記憶し、可変抵抗Rcの調整を終了する。
【0036】
このような手順により、可変抵抗Rcの抵抗値の調整を行うようにしたので、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、その検出速度特性を最大限引き出すことができる。
以上のように、この実施形態では、オフセット調整用キャパシタCcと可変抵抗Rcを含む可変調整回路4を備えるようにしたので、被測定キャパシタCsの測定精度の向上を図ることができる。さらに、検出速度特性の向上を図ることができる。
【0037】
(実施形態の適用例)
この実施形態は、測定対象となる被測定キャパシタCsは、特に問わないが、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量(容量結合)の測定に適用することができる。このため、この実施形態は、タッチセンサの信号処理回路に適用することができる。この場合には、該当タッチパネルのタッチ検出の精度と速度特性を最大限引き出すことができる。
【産業上の利用可能性】
【0038】
本発明の静電容量検出回路は、例えば、タッチセンサの信号処理回路に適用できる上に、そのタッチセンサを含む表示装置にも適用することができる。
【符号の説明】
【0039】
Cc・・・オフセット調整用キャパシタCc
Cs・・・被測定キャパシタ
Rc・・・可変抵抗
Rs・・・寄生抵抗
1・・・駆動回路
2・・・容量電圧変換回路
3・・・AD変換回路
4・・・可変調整回路
5・・・制御回路
6・・・メモリ
【特許請求の範囲】
【請求項1】
第1の出力端子と第2の出力端子とを有する駆動回路と、
オフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、
入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間には前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、
前記可変抵抗の抵抗値を調整する第1の制御回路と、
前記第1の制御回路で調整後の前記可変抵抗の抵抗値を記憶するメモリと、
を備えることを特徴とする静電容量検出回路。
【請求項2】
前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されていることを特徴とする請求項1に記載の静電容量検出回路。
【請求項3】
前記オフセット調整用キャパシタは、
所定の静電容量を有する複数のキャパシタと複数のスイッチとを有し、
前記複数のキャパシタのそれぞれには直列に前記複数のスイッチが接続され、
前記キャパシタと前記スイッチの直列回路のそれぞれが互いに並列に接続され、
前記複数のキャパシタの容量比は1:2:4:・・・:2n(nは正の整数)であることを特徴とする請求項1または請求項2に記載の静電容量検出回路。
【請求項4】
前記オフセット調整用キャパシタの容量を調整する第2の制御回路をさらに備え、
前記第2の制御回路は、前記複数のスイッチのオンオフ制御と、このオンオフ制御に対応する前記容量測定回路の出力信号の取得とを繰り返すことにより、前記容量測定回路の出力信号がフルレンジの中心にくるように制御することを特徴とする請求項3に記載の静電容量検出回路。
【請求項5】
請求項1乃至請求項4のいずれか1項に記載の静電容量検出回路を備えることを特徴とするタッチセンサの信号処理回路。
【請求項1】
第1の出力端子と第2の出力端子とを有する駆動回路と、
オフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、
入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間には前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、
前記可変抵抗の抵抗値を調整する第1の制御回路と、
前記第1の制御回路で調整後の前記可変抵抗の抵抗値を記憶するメモリと、
を備えることを特徴とする静電容量検出回路。
【請求項2】
前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されていることを特徴とする請求項1に記載の静電容量検出回路。
【請求項3】
前記オフセット調整用キャパシタは、
所定の静電容量を有する複数のキャパシタと複数のスイッチとを有し、
前記複数のキャパシタのそれぞれには直列に前記複数のスイッチが接続され、
前記キャパシタと前記スイッチの直列回路のそれぞれが互いに並列に接続され、
前記複数のキャパシタの容量比は1:2:4:・・・:2n(nは正の整数)であることを特徴とする請求項1または請求項2に記載の静電容量検出回路。
【請求項4】
前記オフセット調整用キャパシタの容量を調整する第2の制御回路をさらに備え、
前記第2の制御回路は、前記複数のスイッチのオンオフ制御と、このオンオフ制御に対応する前記容量測定回路の出力信号の取得とを繰り返すことにより、前記容量測定回路の出力信号がフルレンジの中心にくるように制御することを特徴とする請求項3に記載の静電容量検出回路。
【請求項5】
請求項1乃至請求項4のいずれか1項に記載の静電容量検出回路を備えることを特徴とするタッチセンサの信号処理回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2013−88383(P2013−88383A)
【公開日】平成25年5月13日(2013.5.13)
【国際特許分類】
【出願番号】特願2011−231566(P2011−231566)
【出願日】平成23年10月21日(2011.10.21)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
【公開日】平成25年5月13日(2013.5.13)
【国際特許分類】
【出願日】平成23年10月21日(2011.10.21)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
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