静電破壊保護回路及びこれを備えた半導体集積回路装置
【課題】本発明は、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路を提供することを目的とする。
【解決手段】本発明に係る静電破壊保護回路は、半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子Ｔ１に接続された出力トランジスタＮ１（図１ではＮチャネル型）を静電破壊から保護するものであって、ソースが出力トランジスタＮ１のゲートに接続され、ドレインが出力トランジスタＮ１のソースに接続され、ゲートが半導体集積回路装置への通電時に出力トランジスタＮ１のオン電圧（図１ではハイレベル電圧ＶＨ１）が印加される電源ラインに接続された保護トランジスタＰ１（図１ではＰチャネル型）を有して成る。
【解決手段】本発明に係る静電破壊保護回路は、半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子Ｔ１に接続された出力トランジスタＮ１（図１ではＮチャネル型）を静電破壊から保護するものであって、ソースが出力トランジスタＮ１のゲートに接続され、ドレインが出力トランジスタＮ１のソースに接続され、ゲートが半導体集積回路装置への通電時に出力トランジスタＮ１のオン電圧（図１ではハイレベル電圧ＶＨ１）が印加される電源ラインに接続された保護トランジスタＰ１（図１ではＰチャネル型）を有して成る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オープンドレイン形式の出力トランジスタを静電破壊から保護する静電破壊保護回路、及び、これを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置においては、そのロジック信号出力手段として、オープンドレイン形式の出力トランジスタを備えた出力回路が広く一般に用いられている。
【０００３】
ただし、上記の出力回路では、出力端子（すなわち出力トランジスタのドレイン）に立上がりの速いパルス（静電パルスなど）が印加されると、出力トランジスタのゲート・ドレイン間に付随する寄生容量等を介して、出力トランジスタのゲート電位が持ち上げられるため、出力トランジスタが意図せずにオンとなって、そのソース・ドレイン間に過大電流が流れてしまい、出力トランジスタが破壊に至るおそれがあった。
【０００４】
このように、オープンドレイン形式の出力トランジスタを備えた出力回路は、その回路構成が簡易である反面、静電破壊に対する耐性が乏しいという欠点を有していた。そのため、従来の半導体集積回路装置では、その出力トランジスタを静電破壊から保護する手段として、図６に示すように、出力端子Ｔｘと接地端との間に静電破壊保護素子としてダイオードＤｘを設けたり、出力トランジスタＮｘのドレインと出力端子Ｔｘとの間に電流制限用の抵抗Ｒｘを設けたり、さらには、出力トランジスタＮｘのゲートと接地端との間にゲートクランプ用の抵抗Ｒｙを設けたりすることで、上記の過大電流を抑制する構成が種々採用されていた。
【０００５】
なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献１を挙げることができる。
【特許文献１】特開２００７−１５８１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、図６の半導体集積回路装置であれば、出力トランジスタＮｘに流れる過大電流を抑制して、出力トランジスタＮｘが破壊に至るおそれを軽減することが可能である。
【０００７】
しかしながら、上記従来の半導体集積回路装置では、図７に示したように、ダイオードＤｘが動作する前に出力トランジスタＮｘがオンしてしまい、出力トランジスタＮｘが破壊に至るおそれがあった。
【０００８】
なお、抵抗Ｒｘの抵抗値を大きく設定するほど、出力トランジスタＮｘに流れる電流を抑えることができるので、出力トランジスタＮｘの破壊を防止することが可能となる。しかしながら、抵抗Ｒｘの抵抗値を大きく設定するほど、出力トランジスタＮｘの出力能力が低下するため、実際には、抵抗Ｒｘの抵抗値を０．１Ω程度までしか大きく設定することができず、出力トランジスタＮｘの静電破壊保護としては必ずしも十分ではなかった。
【０００９】
また、抵抗Ｒｙの抵抗値を小さく設定するほど、出力トランジスタＮｘのゲートから電荷を素早く引き抜くことができるので、出力トランジスタＮｘのゲート電位の持ち上がりを防止することが可能となる。しかしながら、抵抗Ｒｙの抵抗値を小さく設定するほど、通常動作時における消費電力の増大やスルーレートの悪化が招かれるため、実際には、抵抗Ｒｙの抵抗値を１００ｋΩ程度までしか小さく設定することができず、やはり出力トランジスタＮｘの静電破壊保護としては十分ではなかった。
【００１０】
本発明は、上記の問題点に鑑み、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路、及び、これを備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る静電破壊保護回路は、半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子に接続されたＮチャネル型またはＰチャネル型の出力トランジスタを静電破壊から保護する静電破壊保護回路であって、ソースが前記出力トランジスタのゲートに接続され、ドレインが前記出力トランジスタのソースに接続され、ゲートが前記半導体集積回路装置への通電時に前記出力トランジスタのオン電圧が印加される電源ラインに接続されたＰチャネル型またはＮチャネル型の保護トランジスタを有して成る構成（第１の構成）とされている。
【００１２】
なお、上記第１の構成から成る静電破壊保護回路において、前記出力トランジスタと前記保護トランジスタは、同一プロセスによって形成されたものである構成（第２の構成）にするとよい。
【００１３】
また、上記第１または第２の構成から成る静電破壊保護回路は、前記保護トランジスタのドレインと前記出力トランジスタのソースとの間に挿入された抵抗と、コレクタが前記出力トランジスタのゲートに接続され、エミッタが前記出力トランジスタのソースに接続され、ベースが前記保護トランジスタのドレインに接続されたバイポーラトランジスタとを有して成る構成（第３の構成）にするとよい。
【００１４】
また、本発明に係る半導体集積回路装置は、オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートにパルス信号を出力するドライバと、前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、前記静電破壊保護回路として、上記第１〜第３いずれかの構成から成る静電破壊保護回路を備えた構成（第４の構成）とされている。
【発明の効果】
【００１５】
本発明に係る静電破壊保護回路であれば、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となり、延いては、これを備えた半導体集積回路装置の信頼性や取扱い易さを向上することが可能となる。
【発明を実施するための最良の形態】
【００１６】
まず、本発明に係る半導体集積回路装置の第１実施形態について、図１を参照しながら詳細に説明する。
【００１７】
図１は、本発明に係る半導体集積回路装置の第１実施形態（特に、オープンドレイン形式の出力端子周辺）を示す図である。図１に示すように、本実施形態の半導体集積回路装置は、出力トランジスタＮ１と、ドライバＤＲＶ１と、電源回路ＰＯＷ１と、を有するほか、出力トランジスタＮ１を静電破壊から保護するための手段として、静電破壊保護回路ＥＳＤＰ１を有して成る。
【００１８】
出力トランジスタＮ１は、オープンドレイン形式で出力端子Ｔ１に接続されたＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタであり、そのドレインは、出力端子Ｔ１に接続されている。出力端子Ｔ１は、出力トランジスタＮ１のオン／オフに応じた２値信号を外部出力するための外部端子であり、プルアップ抵抗（不図示）を外部接続して用いられる。出力トランジスタＮ１のソース及びバックゲートは、いずれも接地端に接続されている。出力トランジスタＮ１のゲートは、ドライバＤＲＶ１の出力端に接続されている。出力トランジスタＮ１のゲート・ドレイン間には、寄生容量Ｃ１が付随している。
【００１９】
ドライバＤＲＶ１は、ロジック回路（不図示）から入力される２値信号のレベルシフトや波形整形などを行うことにより、出力トランジスタＮ１のゲート電圧Ｖｂを生成する手段である。なお、半導体集積回路装置への通電が行われているとき、出力トランジスタＮ１のゲート電圧Ｖｂは、ハイレベル電圧ＶＨ１（例えば内部電源電圧ＶＩＮ）とローレベル電圧ＶＬ１（例えば接地電圧ＧＮＤ）との間でパルス駆動される。
【００２０】
電源回路ＰＯＷ１は、半導体集積回路装置への通電が行われているときに、所定の内部電源電圧ＶＩＮを生成する手段（各種レギュレータやチャージポンプ）である。なお、半導体集積回路装置への通電が行われていないときには、電源回路ＰＯＷ１が非駆動状態となるので、内部電源電圧ＶＩＮは０Ｖとなる。
【００２１】
静電破壊保護回路ＥＳＤＰ１は、出力トランジスタＮ１のゲート・ソース間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタＰ１（以下、保護トランジスタＰ１と呼ぶ）を有して成る。保護トランジスタＰ１のソース及びバックゲートは、いずれも出力トランジスタＮ１のゲートに接続されている。保護トランジスタＰ１のドレインは、出力トランジスタＮ１のソースに接続されている。保護トランジスタＰ１のゲートは、半導体集積回路装置への通電時に出力トランジスタＮ１のオン電圧（ハイレベル電圧ＶＨ１）が印加される電源ラインに接続されている。
【００２２】
次に、上記構成から成る静電破壊保護回路ＥＳＤＰ１の動作説明を行う。
【００２３】
まず、半導体集積回路装置が単品状態（非通電状態）である場合について、先出の図１と共に図２を参照しながら詳細に説明する。図２は、出力端子Ｔ１の端子電圧Ｖａと出力トランジスタＮ１のゲート電圧Ｖｂ（＝保護トランジスタＰ１のソース電圧）の各挙動を示す図である。
【００２４】
半導体集積回路装置が単品状態（非通電状態）である場合、出力端子Ｔ１に静電パルス等が印加されて端子電圧Ｖａが急上昇すると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃ１を介して、出力トランジスタＮ１のゲート電圧Ｖｂが持ち上げられる。このとき、出力トランジスタＮ１のゲート・ソース間電圧が所定のオンスレッショルド電圧Ｖｔｈ（Ｎ１）に達すると、出力トランジスタＮ１が意図せずにオンとなり、出力トランジスタＮ１のソース・ドレイン間に過大電流が流れて、出力トランジスタＮ１が破壊に至るおそれがある。
【００２５】
一方、保護トランジスタＰ１に着目した場合、出力端子Ｔ１に静電パルス等が印加されると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃ１を介して、保護トランジスタＰ１のソース電圧（＝出力トランジスタＮ１のゲート電圧Ｖｂ）が持ち上げられる。なお、半導体集積回路装置が単品状態（非通電状態）である場合、電源回路ＰＯＷ１は非駆動状態であるため、保護トランジスタＰ１のゲート電圧は０Ｖに維持されている。従って、出力端子Ｔ１に対する静電パルス等の印加に伴い、保護トランジスタＰ１のゲート・ソース間電圧が所定のオンスレッショルド電圧Ｖｔｈ（Ｐ１）に達すると、保護トランジスタＰ１は、それまでのオフ状態からオン状態に遷移される。例えば、保護トランジスタＰ１のオンスレッショルド電圧Ｖｔｈ（Ｐ１）が出力トランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ１）よりも小さい値（ないしは同一値）に設計されている場合、保護トランジスタＰ１は、出力トランジスタＮ１がオンとなる前（ないしはオンと同時）に、出力トランジスタＮ１のゲートを接地端に導通させる形となるので、出力トランジスタＮ１のゲートから電荷を引き抜き、出力トランジスタＮ１のゲート電圧Ｖｂを速やかに引き下げることが可能となる。
【００２６】
このように、パッシブ型の静電破壊保護回路ＥＳＤＰ１を備えた半導体集積回路装置であれば、電力供給を要することなく、寄生容量Ｃ１を介した出力トランジスタＮ１のゲート電圧Ｖｂの持ち上がりを防ぐことができるので、静電パルス等の印加によってオープンドレイン形式の出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。すなわち、本実施形態の半導体集積回路装置であれば、その単品状態時における出力トランジスタＮ１の静電破壊を効果的に防止することができる。
【００２７】
また、本実施形態の半導体集積回路装置であれば、図６の従来構成で示した抵抗Ｒｘや抵抗Ｒｙが不要となるので、通常動作時における出力能力の低下や消費電力の増大、ないしは、スルーレートの悪化を招かずに済む。さらに、保護トランジスタＰ１のオン抵抗値は、図６の従来構成で示した抵抗Ｒｙの抵抗値よりも遙かに小さく、出力トランジスタＮ１のゲートから電荷を引き抜く能力も大きくなるので、従来よりも大きな静電パルス等の印加に対応することが可能となる。
【００２８】
なお、上記構成から成る静電破壊保護回路ＥＳＤＰ１において、出力トランジスタＮ１と保護トランジスタＰ１は、同一プロセスによって形成することが望ましい。このような構成とすることにより、出力トランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ１）と保護トランジスタＰ１のオンスレッショルド電圧Ｖｔｈ（Ｐ１）とのペア性を高める上で、互いのプロセスばらつきを考慮する必要がなくなる。
【００２９】
次に、半導体集積回路装置が通常動作状態（通電状態）である場合について詳述する。半導体集積回路装置が通常動作状態である場合、出力トランジスタＮ１のゲート電圧Ｖｂは、先述した通り、ハイレベル電圧ＶＨ１（内部電源電圧ＶＩＮ）とローレベル電圧ＶＬ１（接地電圧ＧＮＤ）との間でパルス駆動される。一方、保護トランジスタＰ１のゲートには、電源回路ＰＯＷ１から出力トランジスタＮ１のオン電圧（ハイレベル電圧ＶＨ１）が常時印加される。従って、半導体集積回路装置の通常動作に際して、出力トランジスタＮ１のゲート電圧Ｖｂがパルス駆動された場合でも、保護トランジスタＰ１のゲート・ソース間電圧がオンスレッショルド電圧Ｖｔｈ（Ｐ１）を上回ることはなく、保護トランジスタＰ１は常時オフ状態となる。従って、半導体集積回路装置の通常動作状態において、静電破壊保護回路ＥＳＤＰ１が出力トランジスタＮ１のオン／オフ制御を妨げることはなく、また、保護トランジスタＰ１を介して不要な電流が浪費されることもない。
【００３０】
次に、本発明に係る半導体集積回路装置の第２実施形態について、図３を参照しながら詳細に説明する。
【００３１】
図３は、本発明に係る半導体集積回路装置の第２実施形態（特に、オープンドレイン形式の出力端子周辺）を示す図である。なお、本実施形態は、先述の第１実施形態とほぼ同様の構成から成るため、第１実施形態と同様の部分には、図１と同一の符号を付すことで詳細な説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。
【００３２】
図３に示すように、本実施形態の半導体集積回路装置において、静電破壊保護回路ＥＳＤＰ１は、先述の保護トランジスタＰ１に加えて、抵抗Ｒ１と、ｎｐｎ型バイポーラトランジスタＱ１と、を有して成る。抵抗Ｒ１は、保護トランジスタＰ１のドレインと出力トランジスタＮ１のソースとの間に挿入されている。トランジスタＱ１のコレクタは、出力トランジスタＮ１のゲートに接続されている。トランジスタＱ１のエミッタは、出力トランジスタＮ１のソースに接続されている。トランジスタＱ１のベースは、保護トランジスタＰ１のドレインに接続されている。
【００３３】
このような構成とすることにより、半導体集積回路装置の単品状態時（非通電状態時）において、出力端子Ｔ１に静電パルス等が印加された場合には、保護トランジスタＰ１がオン状態に遷移されるのに伴い、トランジスタＱ１もオン状態に遷移されるので、出力トランジスタＮ１のゲートからより迅速に電流を引き抜くことが可能となる。従って、急峻な静電パルス等が印加された場合にも、それに遅れることなく、寄生容量Ｃ１を介したゲート電圧Ｖｂの持ち上がりを防ぐことができるので、出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。
【００３４】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３５】
例えば、上記の第１、第２実施形態では、出力トランジスタとしてＮチャネル型ＭＯＳ電界効果トランジスタＮ１を用い、保護トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＰ１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図４の第３実施形態や図５の第４実施形態で示すように、出力トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＰ２を用い、保護トランジスタとしてＮチャネル型ＭＯＳ電界効果トランジスタＮ２を用いた構成としても構わない。また、図３のｎｐｎ型バイポーラトランジスタＱ１については、図５で示すようにｐｎｐ型バイポーラトランジスタＱ２に置き換えればよい。
【００３６】
また、出力トランジスタの静電破壊保護素子については、図６の従来構成と同様、出力トランジスタと並列する形で、出力端子と接地端との間にダイオードを接続しても構わない。このような構成とすることにより、出力端子にダイオードの降伏電圧（出力トランジスタの設計耐圧よりも低い電圧値）を上回る過大電圧が印加されたときには、出力端子と接地端との間を短絡させることができるので、出力トランジスタの設計耐圧のみに依存した構成に比べて、出力トランジスタの静電破壊を効果的に防止することが可能となる。
【産業上の利用可能性】
【００３７】
本発明は、ロジック信号出力手段としてオープンドレイン形式の出力トランジスタを備えた半導体集積回路装置の信頼性や取扱い易さを高める上で有用な技術であり、例えば、プリンタや家電機器、電気自動車などに搭載される半導体集積回路装置に好適である。
【図面の簡単な説明】
【００３８】
【図１】は、本発明に係る半導体集積回路装置の第１実施形態を示す図である。
【図２】は、電圧Ｖａ、Ｖｂの挙動を示す図である。
【図３】は、本発明に係る半導体集積回路装置の第２実施形態を示す図である。
【図４】は、本発明に係る半導体集積回路装置の第３実施形態を示す図である。
【図５】は、本発明に係る半導体集積回路装置の第４実施形態を示す図である。
【図６】は、静電破壊保護回路の一従来例を示す図である。
【図７】は、従来課題を説明するための図である。
【符号の説明】
【００３９】
ＥＳＤＰ１、ＥＳＤＰ２ 静電破壊保護回路
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（保護トランジスタ）
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（保護トランジスタ）
Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｔ１、Ｔ２ 出力端子
Ｃ１、Ｃ２ 寄生容量
ＤＲＶ１、ＤＲＶ２ ドライバ
ＰＯＷ１、ＰＯＷ２ 電源回路
【技術分野】
【０００１】
本発明は、オープンドレイン形式の出力トランジスタを静電破壊から保護する静電破壊保護回路、及び、これを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置においては、そのロジック信号出力手段として、オープンドレイン形式の出力トランジスタを備えた出力回路が広く一般に用いられている。
【０００３】
ただし、上記の出力回路では、出力端子（すなわち出力トランジスタのドレイン）に立上がりの速いパルス（静電パルスなど）が印加されると、出力トランジスタのゲート・ドレイン間に付随する寄生容量等を介して、出力トランジスタのゲート電位が持ち上げられるため、出力トランジスタが意図せずにオンとなって、そのソース・ドレイン間に過大電流が流れてしまい、出力トランジスタが破壊に至るおそれがあった。
【０００４】
このように、オープンドレイン形式の出力トランジスタを備えた出力回路は、その回路構成が簡易である反面、静電破壊に対する耐性が乏しいという欠点を有していた。そのため、従来の半導体集積回路装置では、その出力トランジスタを静電破壊から保護する手段として、図６に示すように、出力端子Ｔｘと接地端との間に静電破壊保護素子としてダイオードＤｘを設けたり、出力トランジスタＮｘのドレインと出力端子Ｔｘとの間に電流制限用の抵抗Ｒｘを設けたり、さらには、出力トランジスタＮｘのゲートと接地端との間にゲートクランプ用の抵抗Ｒｙを設けたりすることで、上記の過大電流を抑制する構成が種々採用されていた。
【０００５】
なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献１を挙げることができる。
【特許文献１】特開２００７−１５８１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、図６の半導体集積回路装置であれば、出力トランジスタＮｘに流れる過大電流を抑制して、出力トランジスタＮｘが破壊に至るおそれを軽減することが可能である。
【０００７】
しかしながら、上記従来の半導体集積回路装置では、図７に示したように、ダイオードＤｘが動作する前に出力トランジスタＮｘがオンしてしまい、出力トランジスタＮｘが破壊に至るおそれがあった。
【０００８】
なお、抵抗Ｒｘの抵抗値を大きく設定するほど、出力トランジスタＮｘに流れる電流を抑えることができるので、出力トランジスタＮｘの破壊を防止することが可能となる。しかしながら、抵抗Ｒｘの抵抗値を大きく設定するほど、出力トランジスタＮｘの出力能力が低下するため、実際には、抵抗Ｒｘの抵抗値を０．１Ω程度までしか大きく設定することができず、出力トランジスタＮｘの静電破壊保護としては必ずしも十分ではなかった。
【０００９】
また、抵抗Ｒｙの抵抗値を小さく設定するほど、出力トランジスタＮｘのゲートから電荷を素早く引き抜くことができるので、出力トランジスタＮｘのゲート電位の持ち上がりを防止することが可能となる。しかしながら、抵抗Ｒｙの抵抗値を小さく設定するほど、通常動作時における消費電力の増大やスルーレートの悪化が招かれるため、実際には、抵抗Ｒｙの抵抗値を１００ｋΩ程度までしか小さく設定することができず、やはり出力トランジスタＮｘの静電破壊保護としては十分ではなかった。
【００１０】
本発明は、上記の問題点に鑑み、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路、及び、これを備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る静電破壊保護回路は、半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子に接続されたＮチャネル型またはＰチャネル型の出力トランジスタを静電破壊から保護する静電破壊保護回路であって、ソースが前記出力トランジスタのゲートに接続され、ドレインが前記出力トランジスタのソースに接続され、ゲートが前記半導体集積回路装置への通電時に前記出力トランジスタのオン電圧が印加される電源ラインに接続されたＰチャネル型またはＮチャネル型の保護トランジスタを有して成る構成（第１の構成）とされている。
【００１２】
なお、上記第１の構成から成る静電破壊保護回路において、前記出力トランジスタと前記保護トランジスタは、同一プロセスによって形成されたものである構成（第２の構成）にするとよい。
【００１３】
また、上記第１または第２の構成から成る静電破壊保護回路は、前記保護トランジスタのドレインと前記出力トランジスタのソースとの間に挿入された抵抗と、コレクタが前記出力トランジスタのゲートに接続され、エミッタが前記出力トランジスタのソースに接続され、ベースが前記保護トランジスタのドレインに接続されたバイポーラトランジスタとを有して成る構成（第３の構成）にするとよい。
【００１４】
また、本発明に係る半導体集積回路装置は、オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートにパルス信号を出力するドライバと、前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、前記静電破壊保護回路として、上記第１〜第３いずれかの構成から成る静電破壊保護回路を備えた構成（第４の構成）とされている。
【発明の効果】
【００１５】
本発明に係る静電破壊保護回路であれば、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となり、延いては、これを備えた半導体集積回路装置の信頼性や取扱い易さを向上することが可能となる。
【発明を実施するための最良の形態】
【００１６】
まず、本発明に係る半導体集積回路装置の第１実施形態について、図１を参照しながら詳細に説明する。
【００１７】
図１は、本発明に係る半導体集積回路装置の第１実施形態（特に、オープンドレイン形式の出力端子周辺）を示す図である。図１に示すように、本実施形態の半導体集積回路装置は、出力トランジスタＮ１と、ドライバＤＲＶ１と、電源回路ＰＯＷ１と、を有するほか、出力トランジスタＮ１を静電破壊から保護するための手段として、静電破壊保護回路ＥＳＤＰ１を有して成る。
【００１８】
出力トランジスタＮ１は、オープンドレイン形式で出力端子Ｔ１に接続されたＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタであり、そのドレインは、出力端子Ｔ１に接続されている。出力端子Ｔ１は、出力トランジスタＮ１のオン／オフに応じた２値信号を外部出力するための外部端子であり、プルアップ抵抗（不図示）を外部接続して用いられる。出力トランジスタＮ１のソース及びバックゲートは、いずれも接地端に接続されている。出力トランジスタＮ１のゲートは、ドライバＤＲＶ１の出力端に接続されている。出力トランジスタＮ１のゲート・ドレイン間には、寄生容量Ｃ１が付随している。
【００１９】
ドライバＤＲＶ１は、ロジック回路（不図示）から入力される２値信号のレベルシフトや波形整形などを行うことにより、出力トランジスタＮ１のゲート電圧Ｖｂを生成する手段である。なお、半導体集積回路装置への通電が行われているとき、出力トランジスタＮ１のゲート電圧Ｖｂは、ハイレベル電圧ＶＨ１（例えば内部電源電圧ＶＩＮ）とローレベル電圧ＶＬ１（例えば接地電圧ＧＮＤ）との間でパルス駆動される。
【００２０】
電源回路ＰＯＷ１は、半導体集積回路装置への通電が行われているときに、所定の内部電源電圧ＶＩＮを生成する手段（各種レギュレータやチャージポンプ）である。なお、半導体集積回路装置への通電が行われていないときには、電源回路ＰＯＷ１が非駆動状態となるので、内部電源電圧ＶＩＮは０Ｖとなる。
【００２１】
静電破壊保護回路ＥＳＤＰ１は、出力トランジスタＮ１のゲート・ソース間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタＰ１（以下、保護トランジスタＰ１と呼ぶ）を有して成る。保護トランジスタＰ１のソース及びバックゲートは、いずれも出力トランジスタＮ１のゲートに接続されている。保護トランジスタＰ１のドレインは、出力トランジスタＮ１のソースに接続されている。保護トランジスタＰ１のゲートは、半導体集積回路装置への通電時に出力トランジスタＮ１のオン電圧（ハイレベル電圧ＶＨ１）が印加される電源ラインに接続されている。
【００２２】
次に、上記構成から成る静電破壊保護回路ＥＳＤＰ１の動作説明を行う。
【００２３】
まず、半導体集積回路装置が単品状態（非通電状態）である場合について、先出の図１と共に図２を参照しながら詳細に説明する。図２は、出力端子Ｔ１の端子電圧Ｖａと出力トランジスタＮ１のゲート電圧Ｖｂ（＝保護トランジスタＰ１のソース電圧）の各挙動を示す図である。
【００２４】
半導体集積回路装置が単品状態（非通電状態）である場合、出力端子Ｔ１に静電パルス等が印加されて端子電圧Ｖａが急上昇すると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃ１を介して、出力トランジスタＮ１のゲート電圧Ｖｂが持ち上げられる。このとき、出力トランジスタＮ１のゲート・ソース間電圧が所定のオンスレッショルド電圧Ｖｔｈ（Ｎ１）に達すると、出力トランジスタＮ１が意図せずにオンとなり、出力トランジスタＮ１のソース・ドレイン間に過大電流が流れて、出力トランジスタＮ１が破壊に至るおそれがある。
【００２５】
一方、保護トランジスタＰ１に着目した場合、出力端子Ｔ１に静電パルス等が印加されると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃ１を介して、保護トランジスタＰ１のソース電圧（＝出力トランジスタＮ１のゲート電圧Ｖｂ）が持ち上げられる。なお、半導体集積回路装置が単品状態（非通電状態）である場合、電源回路ＰＯＷ１は非駆動状態であるため、保護トランジスタＰ１のゲート電圧は０Ｖに維持されている。従って、出力端子Ｔ１に対する静電パルス等の印加に伴い、保護トランジスタＰ１のゲート・ソース間電圧が所定のオンスレッショルド電圧Ｖｔｈ（Ｐ１）に達すると、保護トランジスタＰ１は、それまでのオフ状態からオン状態に遷移される。例えば、保護トランジスタＰ１のオンスレッショルド電圧Ｖｔｈ（Ｐ１）が出力トランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ１）よりも小さい値（ないしは同一値）に設計されている場合、保護トランジスタＰ１は、出力トランジスタＮ１がオンとなる前（ないしはオンと同時）に、出力トランジスタＮ１のゲートを接地端に導通させる形となるので、出力トランジスタＮ１のゲートから電荷を引き抜き、出力トランジスタＮ１のゲート電圧Ｖｂを速やかに引き下げることが可能となる。
【００２６】
このように、パッシブ型の静電破壊保護回路ＥＳＤＰ１を備えた半導体集積回路装置であれば、電力供給を要することなく、寄生容量Ｃ１を介した出力トランジスタＮ１のゲート電圧Ｖｂの持ち上がりを防ぐことができるので、静電パルス等の印加によってオープンドレイン形式の出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。すなわち、本実施形態の半導体集積回路装置であれば、その単品状態時における出力トランジスタＮ１の静電破壊を効果的に防止することができる。
【００２７】
また、本実施形態の半導体集積回路装置であれば、図６の従来構成で示した抵抗Ｒｘや抵抗Ｒｙが不要となるので、通常動作時における出力能力の低下や消費電力の増大、ないしは、スルーレートの悪化を招かずに済む。さらに、保護トランジスタＰ１のオン抵抗値は、図６の従来構成で示した抵抗Ｒｙの抵抗値よりも遙かに小さく、出力トランジスタＮ１のゲートから電荷を引き抜く能力も大きくなるので、従来よりも大きな静電パルス等の印加に対応することが可能となる。
【００２８】
なお、上記構成から成る静電破壊保護回路ＥＳＤＰ１において、出力トランジスタＮ１と保護トランジスタＰ１は、同一プロセスによって形成することが望ましい。このような構成とすることにより、出力トランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ１）と保護トランジスタＰ１のオンスレッショルド電圧Ｖｔｈ（Ｐ１）とのペア性を高める上で、互いのプロセスばらつきを考慮する必要がなくなる。
【００２９】
次に、半導体集積回路装置が通常動作状態（通電状態）である場合について詳述する。半導体集積回路装置が通常動作状態である場合、出力トランジスタＮ１のゲート電圧Ｖｂは、先述した通り、ハイレベル電圧ＶＨ１（内部電源電圧ＶＩＮ）とローレベル電圧ＶＬ１（接地電圧ＧＮＤ）との間でパルス駆動される。一方、保護トランジスタＰ１のゲートには、電源回路ＰＯＷ１から出力トランジスタＮ１のオン電圧（ハイレベル電圧ＶＨ１）が常時印加される。従って、半導体集積回路装置の通常動作に際して、出力トランジスタＮ１のゲート電圧Ｖｂがパルス駆動された場合でも、保護トランジスタＰ１のゲート・ソース間電圧がオンスレッショルド電圧Ｖｔｈ（Ｐ１）を上回ることはなく、保護トランジスタＰ１は常時オフ状態となる。従って、半導体集積回路装置の通常動作状態において、静電破壊保護回路ＥＳＤＰ１が出力トランジスタＮ１のオン／オフ制御を妨げることはなく、また、保護トランジスタＰ１を介して不要な電流が浪費されることもない。
【００３０】
次に、本発明に係る半導体集積回路装置の第２実施形態について、図３を参照しながら詳細に説明する。
【００３１】
図３は、本発明に係る半導体集積回路装置の第２実施形態（特に、オープンドレイン形式の出力端子周辺）を示す図である。なお、本実施形態は、先述の第１実施形態とほぼ同様の構成から成るため、第１実施形態と同様の部分には、図１と同一の符号を付すことで詳細な説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。
【００３２】
図３に示すように、本実施形態の半導体集積回路装置において、静電破壊保護回路ＥＳＤＰ１は、先述の保護トランジスタＰ１に加えて、抵抗Ｒ１と、ｎｐｎ型バイポーラトランジスタＱ１と、を有して成る。抵抗Ｒ１は、保護トランジスタＰ１のドレインと出力トランジスタＮ１のソースとの間に挿入されている。トランジスタＱ１のコレクタは、出力トランジスタＮ１のゲートに接続されている。トランジスタＱ１のエミッタは、出力トランジスタＮ１のソースに接続されている。トランジスタＱ１のベースは、保護トランジスタＰ１のドレインに接続されている。
【００３３】
このような構成とすることにより、半導体集積回路装置の単品状態時（非通電状態時）において、出力端子Ｔ１に静電パルス等が印加された場合には、保護トランジスタＰ１がオン状態に遷移されるのに伴い、トランジスタＱ１もオン状態に遷移されるので、出力トランジスタＮ１のゲートからより迅速に電流を引き抜くことが可能となる。従って、急峻な静電パルス等が印加された場合にも、それに遅れることなく、寄生容量Ｃ１を介したゲート電圧Ｖｂの持ち上がりを防ぐことができるので、出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。
【００３４】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３５】
例えば、上記の第１、第２実施形態では、出力トランジスタとしてＮチャネル型ＭＯＳ電界効果トランジスタＮ１を用い、保護トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＰ１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図４の第３実施形態や図５の第４実施形態で示すように、出力トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＰ２を用い、保護トランジスタとしてＮチャネル型ＭＯＳ電界効果トランジスタＮ２を用いた構成としても構わない。また、図３のｎｐｎ型バイポーラトランジスタＱ１については、図５で示すようにｐｎｐ型バイポーラトランジスタＱ２に置き換えればよい。
【００３６】
また、出力トランジスタの静電破壊保護素子については、図６の従来構成と同様、出力トランジスタと並列する形で、出力端子と接地端との間にダイオードを接続しても構わない。このような構成とすることにより、出力端子にダイオードの降伏電圧（出力トランジスタの設計耐圧よりも低い電圧値）を上回る過大電圧が印加されたときには、出力端子と接地端との間を短絡させることができるので、出力トランジスタの設計耐圧のみに依存した構成に比べて、出力トランジスタの静電破壊を効果的に防止することが可能となる。
【産業上の利用可能性】
【００３７】
本発明は、ロジック信号出力手段としてオープンドレイン形式の出力トランジスタを備えた半導体集積回路装置の信頼性や取扱い易さを高める上で有用な技術であり、例えば、プリンタや家電機器、電気自動車などに搭載される半導体集積回路装置に好適である。
【図面の簡単な説明】
【００３８】
【図１】は、本発明に係る半導体集積回路装置の第１実施形態を示す図である。
【図２】は、電圧Ｖａ、Ｖｂの挙動を示す図である。
【図３】は、本発明に係る半導体集積回路装置の第２実施形態を示す図である。
【図４】は、本発明に係る半導体集積回路装置の第３実施形態を示す図である。
【図５】は、本発明に係る半導体集積回路装置の第４実施形態を示す図である。
【図６】は、静電破壊保護回路の一従来例を示す図である。
【図７】は、従来課題を説明するための図である。
【符号の説明】
【００３９】
ＥＳＤＰ１、ＥＳＤＰ２ 静電破壊保護回路
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（保護トランジスタ）
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（保護トランジスタ）
Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｔ１、Ｔ２ 出力端子
Ｃ１、Ｃ２ 寄生容量
ＤＲＶ１、ＤＲＶ２ ドライバ
ＰＯＷ１、ＰＯＷ２ 電源回路
【特許請求の範囲】
【請求項１】
半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子に接続されたＮチャネル型またはＰチャネル型の出力トランジスタを静電破壊から保護する静電破壊保護回路であって、
ソースが前記出力トランジスタのゲートに接続され、ドレインが前記出力トランジスタのソースに接続され、ゲートが前記半導体集積回路装置への通電時に前記出力トランジスタのオン電圧が印加される電源ラインに接続されたＰチャネル型またはＮチャネル型の保護トランジスタを有して成ることを特徴とする静電破壊保護回路。
【請求項２】
前記出力トランジスタと前記保護トランジスタは、同一プロセスによって形成されたものであることを特徴とする請求項１に記載の静電破壊保護回路。
【請求項３】
前記保護トランジスタのドレインと前記出力トランジスタのソースとの間に挿入された抵抗と、コレクタが前記出力トランジスタのゲートに接続され、エミッタが前記出力トランジスタのソースに接続され、ベースが前記保護トランジスタのドレインに接続されたバイポーラトランジスタと、を有して成ることを特徴とする請求項１または請求項２に記載の静電破壊保護回路。
【請求項４】
オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートにパルス信号を出力するドライバと、前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、
前記静電破壊保護回路として、請求項１〜請求項３のいずれかに記載の静電破壊保護回路を備えたことを特徴とする半導体集積回路装置。
【請求項１】
半導体集積回路装置に内蔵され、オープンドレイン形式で出力端子に接続されたＮチャネル型またはＰチャネル型の出力トランジスタを静電破壊から保護する静電破壊保護回路であって、
ソースが前記出力トランジスタのゲートに接続され、ドレインが前記出力トランジスタのソースに接続され、ゲートが前記半導体集積回路装置への通電時に前記出力トランジスタのオン電圧が印加される電源ラインに接続されたＰチャネル型またはＮチャネル型の保護トランジスタを有して成ることを特徴とする静電破壊保護回路。
【請求項２】
前記出力トランジスタと前記保護トランジスタは、同一プロセスによって形成されたものであることを特徴とする請求項１に記載の静電破壊保護回路。
【請求項３】
前記保護トランジスタのドレインと前記出力トランジスタのソースとの間に挿入された抵抗と、コレクタが前記出力トランジスタのゲートに接続され、エミッタが前記出力トランジスタのソースに接続され、ベースが前記保護トランジスタのドレインに接続されたバイポーラトランジスタと、を有して成ることを特徴とする請求項１または請求項２に記載の静電破壊保護回路。
【請求項４】
オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートにパルス信号を出力するドライバと、前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、
前記静電破壊保護回路として、請求項１〜請求項３のいずれかに記載の静電破壊保護回路を備えたことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１３５６５６（Ｐ２０１０−１３５６５６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３１１７４３（Ｐ２００８−３１１７４３）
【出願日】平成２０年１２月８日（２００８．１２．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月８日（２００８．１２．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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