ＡＤ変換装置、ＡＤ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置
【課題】予定外に連続して割り込みが発生した場合に、後に発生した不要な割込みをマスクして正常に割込みを行い、ＡＤ変換データを読み込むことができる回路構成とし、より信頼性の高いＡＤ変換装置、電流検出器およびディジタルサーボ制御装置を提供する。
【解決手段】割込み信号セレクタ１９の後段にカウンタ２４によるマスク信号２５とＯＲ素子２６で構成された割込み信号マスク回路２７を備え、割込み信号発生後の一定時間、割込み信号をマスクする。
【解決手段】割込み信号セレクタ１９の後段にカウンタ２４によるマスク信号２５とＯＲ素子２６で構成された割込み信号マスク回路２７を備え、割込み信号発生後の一定時間、割込み信号をマスクする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換するＡＤ変換装置、前記ＡＤ変換装置を用いて電流の検出を行う電流検出器及び前記電流検出器を用いたディジタルサーボ制御装置に関する。
【背景技術】
【０００２】
一般にΔΣ型ＡＤ変換器は、ＡＤ変換器でサンプリングを行い、平均化処理によりＡＤ変換データを得る方式であるため、ＡＤ変換データには量子化誤差が含まれており、サンプリング回数が少ない程、ＡＤ変換精度が悪いという課題があった。
本願出願人はこの課題を解決するために、ＡＤ変換データ生成部を複数チャネル並列化した構成としてサンプリング回数を増やし、ＡＤ変換精度を向上させるようにしたＡＤ変換装置を提案した（例えば、特許文献１参照）。
すなわち、ＡＤ変換装置はΔΣ型変調器、ＡＤ変換データおよびＡＤ変換完了信号を出力する複数のＡＤ変換データ生成部、ＡＤ変換時間の計測部などを含むΔΣ型ＡＤ変換器を複数チャンネル有し、最もＡＤ変換に時間がかかるΔΣ型ＡＤ変換器からのＡＤ変換完了信号が割込み信号として選択されるので、全てのＡＤ変換が完了したときにディジタル信号処理手段に割込みをかけ、ＡＤ変換データを読み込むことができる。このため、ＡＤ変換器が製造ばらつきによりＡＤ変換時間に差がある場合でも問題なく、また、割込みが発生する間に１チャネルあたりＡＤ変換を１回完了すればよいので、１チャネルあたりのＡＤ変換時間を長く取ることができ、その分変換精度を向上させるためにサンプリング回数を増やすことが出来、ＡＤ変換精度の向上を実現した。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２００９−０５０１３６号公報（第６頁―７頁 図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＡＤ変換装置は、全てのΔΣ型ＡＤ変換器が製造バラツキによりＡＤ変換時間に大きな差が有ること、即ち割込み選択信号が常に同じΔΣ型ＡＤ変換器からの信号を選択することを想定しており、選択されたＡＤ変換完了信号がディジタル信号処理手段への割込み信号としてそのまま使用されていた。ところが、中にはＡＤ変換時間にほとんど差が無いΔΣ型ＡＤ変換器同士も存在する。偶然にも、最も遅いΔΣ型ＡＤ変換器と、次に遅いΔΣ型ＡＤ変換器のＡＤ変換時間にほとんど差が無い場合、割込み選択信号により選択されるＡＤ変換完了信号が、温度変動や電圧変動等により時々入れ替わり、予定外に連続してディジタル信号処理手段への割込みが発生し、割込み処理が２度実行され、割込み処理時間が延び、制御周期に乱れが生じ、その結果モータが異常な動作をするといった誤動作を引き起こすという問題があった。
即ち、図２において説明すれば、初めの方では、ＡＤ変換時間８１が８２ｕｓでＡＤ変換時間８２が８３ｕｓであり、ＡＤ変換時間８２が遅いため、割込み選択信号８は“２”となり、ＡＤ変換完了信号７２が選択されている。ところが、ＡＤ変換時間８２が８３ｕｓから８１ｕｓに変化した前後で、ＡＤ変換完了信号７２のＬｏｗパルスが出力された直後に割込み選択信号８が“２”から“１”へと変化し、ＡＤ変換完了信号７１に選択が切り替わるため、続けてＡＤ変換完了信号７１のＬｏｗパルスが出力され、割込み信号として従来の方法では、予定外に連続してＬｏｗパルスが発生するような出力信号となっていた。このため、最初のＬｏｗパルスで１度目の割込み処理が実行を開始し、その実行中に次のＬｏｗパルスにより２度目の割込み発生のステータスが保持され、１度目の割込み処理が完了すると、続けて２度目の割込み処理が実行される。その結果、本来実行されないはずの２度目の割込み処理により割込み処理時間が２倍に延び、その間、別の処理が実行できずに待たされることでスケジュール通りに処理が完了せず、制御周期に乱れが生じ、モータが異常な動作をするようなことがあった。
【０００５】
本発明はこのような問題点に鑑みてなされたものであり、ＡＤ変換時間のほとんど差がないΔΣ型ＡＤ変換器同士を用いた場合でもより信頼性の高いＡＤ変換装置、前記ＡＤ変換装置を用いた電流検出器及び前記電流検出器を用いたディジタルサーボ制御装置を提供する。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、本発明における代表的な構成は次の通りである。
ＡＤ変換装置は、アナログ信号がそれぞれ入力され、ＡＤ変換スタート信号によりＡＤ変換を開始し、ＡＤ変換の終了によりＡＤ変換完了信号をそれぞれ出力する複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎと、複数のΔΣ型ＡＤ変換器から出力されるＡＤ変換完了信号７１、７２、７ｎから１つの割込み信号７を生成する論理回路と、割込み信号７の受信により複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎのＡＤ変換データ６１、６２、６ｎを読み込み演算処理を行うディジタル信号処理手段２１と、ΔΣ型ＡＤ変換器５１１、５１２、５１ｎはΔΣ変調器４１とΔΣ変調器４１の出力ＥＯに複数並列に接続されたＡＤ変換データ生成部１８１、１８２、１８ｍと、ディジタル信号処理手段２１から出力される起動トリガ２３により動作を開始するタイミング生成回路２０と、タイミング生成回路２０から時間差をもって出力される複数のＡＤ変換スタート信号１２１、１２２、１２ｍと、ＡＤ変換スタート信号に基づきＡＤ変換データ生成部１８１、１８２、１８ｍから出力される複数のＡＤ変換データ１６１、１６２、１６ｍと、タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換データ１６１、１６２、１６ｍから１つのＡＤ変換データ６１を選択するＡＤ変換データセレクタ２４１と、複数のＡＤ変換データ生成部から出力される複数のＡＤ変換完了信号１７１、１７２、１７ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき複数のＡＤ変換完了信号１７１、１７２、１７ｍから１つのＡＤ変換完了信号７１を選択するＡＤ変換完了信号セレクタ２５１と、ＡＤ変換スタート信号１２１入力によりカウントを開始するＡＤ変換時間計測カウンタ２２１と、ＡＤ変換完了信号１７１によりＡＤ変換時間を保持するＡＤ変換時間保持部２３１と、論理回路は複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎより出力される複数のＡＤ変換時間８１を比較し、ＡＤ変換時間が最も長いΔΣ型ＡＤ変換器を選択する比較器２２と、比較器２２から出力される割込み選択信号８に基づき複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｍより出力される複数のＡＤ変換完了信号７１、７２、７７ｎから１つの割込み信号を選択する割込み信号セレクタ１９と、割込み信号セレクタ１９の後段に割込み信号発生後の一定時間、割込み信号の発生をマスクする割込み信号マスク回路２７と、を備えたことを特徴とするものである。
本発明における他の代表的な構成は次の通りである。
電流検出器は電動機１１に供給される電流を検出し検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備え電動機１１に供給される電流をアナログで検出して電流検出信号ｉＡ１、ｉＡ２を出力する電流検出手段１３と、前記電流検出信号をディジタル化してディジタル電流検出信号ｉＤ１、ｉＤ２を出力し前記ディジタル信号処理手段への割込み信号７を出力する請求項1記載のＡＤ変換装置と、から構成されたことを特徴とするものである。
本発明における他の代表的な構成は次の通りである。
ディジタルサーボ制御装置は電動機１１と、電動機の回転子と固定子の相対的な位置を検出する位置検出手段と、電動機に供給される電流を検出する請求項４記載の電流検出器と、検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたことを特徴とするものである。
【発明の効果】
【０００７】
請求項１、請求項２に記載の発明によると、予定外に連続して割込み信号が発生して誤動作が生じるのを未然に防止することができ、信頼性の高いＡＤ変換処理を行うことができる。
また、請求項３に記載の発明によると、マスク時間を任意に設定することが可能であるので、ΔΣ型ＡＤ変換器の種類により、製造バラツキの度合いやＡＤ変換時間が変わっても、マスク時間の設定を所望の値に変更して、柔軟に対応することができる。
また、請求項４に記載の発明によると、信頼性の高いＡＤ変換装置を用いているので、信頼性の高い電流検出処理を行うことができる。
また、請求項５に記載の発明によると、信頼性の高い電流検出器を用いているので、安全で信頼性の高いディジタルサーボ制御を行うことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施例を示すＡＤ変換装置の回路図
【図２】第１実施例における動作を示すタイミング図
【図３】本発明の第２実施例を示す電流検出器を用いたディジタルサーボ制御装置のシステム構成図
【図４】第２実施例における動作を示すタイミング図
【図５】第１実施例および第２実施例における割込み信号マスク回路のマスク時間設定レジスタを備えた場合の構成例
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の第一実施例を示すＡＤ変換装置の回路図である。
図１において、５１１はΔΣ型ＡＤ変換器で、アナログ信号１０１を入力しΔΣ変調器４１にてΔΣ変調を行い、符号パルスＥＯを出力する。また、ΔΣ型変調器４１はアナログ信号１０１とＥＯの減算を行う減算回路４０１と、この減算結果を積分する積分回路４１１と、この積分結果と基準レベルを比較し、クロック４２１に同期して符号パルスＥＯを出力する比較回路４３１から構成される。
１４１はディジタルフィルタであり、符号パルスＥＯを入力しフィルタリングしてディジタル信号として出力する。１５１は平均化回路であり、ディジタルフィルタ１４１から出力されるディジタル信号の、ＡＤ変換スタート信号１２１の入力からＡＤ変換が完了しＡＤ変換完了信号１７１が出力されるまでの期間での平均値を求め、ＡＤ変換データ１６１として出力する。１８１はＡＤ変換データ生成部で、ディジタルフィルタ１４１と平均化回路１５１で構成される。
また、ＡＤ変換データ生成部１８１と同じ構成の回路が１８１、１８２、・・・、１８ｍと複数チャネル並列に比較回路４３１の出力ＥＯに接続されており、ＡＤ変換データ生成部１８２はＡＤ変換スタート信号１２２を受けてＡＤ変換完了信号１７２およびＡＤ変換データ１６２を出力し、ＡＤ変換データ生成部１８ｍはＡＤ変換スタート信号１２ｍを受けてＡＤ変換完了信号１７ｍおよびＡＤ変換データ１６ｍを出力する。２０はタイミング生成回路であり、ディジタル信号処理手段２１から入力される起動トリガ２３により動作を開始し、ＡＤ変換スタート信号１２１、１２２、・・・、１２ｍおよびチャネル選択信号９１を出力する。２４１はＡＤ変換データセレクタで、チャネル選択信号９１ が１の時にＡＤ変換データ１６１を、２の時にＡＤ変換データ１６２を、・・・、ｍの時にＡＤ変換データ１６ｍを選択し、ＡＤ変換データ６１を出力する。２５１はＡＤ変換完了信号セレクタで、チャネル選択信号９１が１の時に ＡＤ変換完了信号１７１を、２の時にＡＤ変換完了信号１７２を、・・・、ｍの時にＡＤ変換完了信号１７ｍを選択し、ＡＤ変換完了信号７１を出力する。２２１はＡＤ変換時間計測カウンタであり、ＡＤ変換スタート信号１２１の立ち上がりで０値に一度クリアされ、その後システムクロックＣＰによりカウントアップを行い、ＡＤ変換完了信号１７１の立ち上がりでＡＤ変換時間保持部２３１にカウンタ値を保持し、ＡＤ変換時間８１を出力する。
同様にΔΣ型ＡＤ変換器５１１と同じ構成の回路が５１１、５１２、・・・、５１ｎと複数個並列に並んでおり、ΔΣ型ＡＤ変換器５１２はアナログ信号１０２と起動トリガ２３を入力し、ＡＤ変換データ６２とＡＤ変換完了信号７２とＡＤ変換時間８２を出力し、ΔΣ型ＡＤ変換器５１ｎはアナログ信号１０ｎと起動トリガ２３を入力し、ＡＤ変換データ６ｎとＡＤ変換完了信号７ｎとＡＤ変換時間８ｎを出力する。
２２は比較器で、ＡＤ変換時間８１、８２、・・・、８ｎを比較し、最もＡＤ変換時間の遅いものを判別し、割込み選択信号８を出力する。１９は割込み信号セレクタで、割込み信号８が１の時にＡＤ変換完了信号７１を、２の時にＡＤ変換完了信号７２、・・・、ｎの時にＡＤ変換完了信号７ｎを選択し、割込み信号７ａを出力する。割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。ディジタル信号処理手段２１は割込み信号７の立ち下がりを受けると、ＡＤ変換データ６１、６２、・・・、６ｎを読み込み、演算処理を行う。
【００１１】
次に本発明の動作について説明する。
図２は第一実施例における動作を示すタイミング図である。
図２において、ＡＤ変換スタート信号１２１の立ち上がりでΔΣ型ＡＤ変換器５１１における１チャネル目のＡＤ変換が開始する。同様にＡＤ変換スタート信号１２１から一定の時間差をもってＡＤ変換スタート信号１２２、・・・、１２ｍが発生し、２チャネル目、・・・、ｍチャネル目のＡＤ変換が順次開始する。
１チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は１チャネル目を選択しており、ＡＤ変換データ１６１はＡＤ変換データ６１へ、ＡＤ変換完了信号１７１はＡＤ変換完了信号７１へ出力される。
同様に２チャネル目、・・・、ｍチャネル目のＡＤ変換が完了した時、チャネル選択信号９１は２チャネル目、・・・、ｍチャネル目を選択しており、ＡＤ変換データ１６２、・・・、１６ｍはＡＤ変換データ６１へ、ＡＤ変換完了信号１７２、・・・、１７ｍはＡＤ変換完了信号７１へ出力される。また、ＡＤ変換時間８１はＡＤ変換完了信号１７１の立ち上がりで保持される。
同様に、ΔΣ型ＡＤ変換器５１２、・・・、５１ｎよりそれぞれＡＤ変換データ６２、・・・、６ｎおよびＡＤ変換完了信号７２、・・・、７ｎおよびＡＤ変換時間８２、・・・、８ｎが出力される。ここで、ΔΣ型ＡＤ変換器５１１、５１２、・・・、５１ｎは製造バラツキによりＡＤ変換時間に差が有るが、割込み選択信号８により最も遅いＡＤ変換完了信号が割込み信号７ａとして選択される。但し、割込み選択信号８により選択されるＡＤ変換完了信号が入れ替わった場合、図２の割込み信号７ａの中間部に示すように、予定外に連続して割込みが発生することがある。
割込み信号マスク回路２７のカウンタ２４は割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、フルカウントするとカウントアップを停止する。カウント停止するまでの一定時間、マスク信号２５がＨｉｇｈレベルとなり、その間は割込み信号７ａをマスクする。このため連続して発生した後続の割込み信号７ａは割込み信号７としてディジタル信号処理手段２１へ出力されることはない。ここで、マスク時間は、割込み信号７のＬｏｗパルスの間隔のおよそ半分程度にしておくと、問題なく動作を行うことができる。
以上のように、予定外に連続して割り込みが発生した場合には、後に発生した不要な割込みがマスクされ、割込み信号７としてディジタル信号処理手段２１へ出力されるので、正常に割込みを行い、ＡＤ変換データ６１、６２、・・・、６ｎを読み込むことができる。
【実施例２】
【００１２】
図３は、本発明の第二実施例を示す電流検出器を用いたディジタルサーボ制御装置のシステム構成図である。
図３において、電動機１１は、三相電動機を例にとって以下説明を行う。
まず、電流検出手段１３は、三相電動機１１に供給される三相の内２つの電流をアナログ的に検出し、第一の電流検出信号ｉＡ１、第二の電流検出信号ｉＡ２を出力する。
第一のΔΣ型ＡＤ変換器５１１と第二のΔΣ型ＡＤ変換器５１２はそれぞれ第一の電流検出信号ｉＡ１、第二の電流検出信号ｉＡ２を入力し、それぞれディジタル化を行い、第一のディジタル電流検出信号ｉＤ１、第二のディジタル電流検出信号ｉＤ２を出力する。
位置検出手段１２は、電動機１１の回転子と固定子の相対的な位置を検出し、その位置検出信号Ｓ１を出力する。
２２は比較器で、ＡＤ変換時間８１、８２を比較し、ＡＤ変換時間の遅いものを判別し、割込み選択信号８を出力する。１９は割込み信号セレクタで、割込み選択信号８が１の時にＡＤ変換完了信号７１を、２の時にＡＤ変換完了信号７２を選択し、割込み信号７ａを出力する。割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。ディジタル信号処理手段９は第一のディジタル電流検出信号ｉＤ１、第二のディジタル電流検出信号ｉＤ２、位置検出信号Ｓ１およびディジタル指令信号Ｃ１を入力し、割込み信号７の立ち下がりを受けると、これらを演算処理することにより第一のＰＷＭ指令信号Ｐ１、第二のＰＷＭ指令信号Ｐ２、第三のＰＷＭ指令信号Ｐ３、第四のＰＷＭ指令信号Ｐ４、第五のＰＷＭ指令信号Ｐ５、第六のＰＷＭ指令信号Ｐ６を出力する。また、ディジタル信号処理手段９は電流アンプ、速度アンプ、位置アンプとＰＷＭ発生回路とを含んだ回路をディジタル回路、またはＤＳＰ、マイコン等を用いたソフトウェアにより構成される。
電力変換手段１０は、三相ブリッジ構成の６組のパワー素子と還流ダイオードにより構成され、それぞれに対応した第一、第二、第三、第四、第五、第六のＰＷＭ指令信号Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６に応じて電動機印加電圧をＰＷＭ制御する。
次に本発明の動作について説明する。
図４は第二実施例における動作を示すタイミング図である。
図４において、第一のΔΣ型ＡＤ変換器５１１と第二のΔΣ型ＡＤ変換器５１２は、ＡＤ変換データ生成部１８１、１８２、１８３、１８４を４チャネル並列化した場合を例にとって以下説明を行う。
ＡＤ変換スタート信号１２１の立ち上がりでΔΣ型ＡＤ変換器５１１における１チャネル目のＡＤ変換が開始する。同様にＡＤ変換スタート信号１２１から一定の時間差をもってＡＤ変換スタート信号１２２、・・・、１２４が発生し、２チャネル目、・・・、４チャネル目のＡＤ変換が順次開始する。予めＡＤ変換時間を予測して周期を設定しておき、設定値に従いチャネルを切り換えることによって１チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は１チャネル目を選択し、ＡＤ変換データ１６１はＡＤ変換データ６１へ、ＡＤ変換完了信号１７１はＡＤ変換完了信号７１へ出力される。
同様に２チャネル目、・・・、４チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は２チャネル目、・・・、４チャネル目を選択しており、ＡＤ変換データ１６２、・・・、１６４はＡＤ変換データ６１へＡＤ変換完了信号１７２、・・・、１７４はＡＤ変換完了信号７１へ出力される。また、ＡＤ変換時間８１はＡＤ変換完了信号１７１の立ち上がりで保持される。
同様に、ΔΣ型ＡＤ変換器５１２よりＡＤ変換データ６２およびＡＤ変換完了信号７２およびＡＤ変換時間８２が出力される。ここで、ΔΣ型ＡＤ変換器５１１、５１２は製造バラツキによりＡＤ変換時間に差が有るが、割込み選択信号８により遅い方のＡＤ変換完了信号が割込み信号７ａとして選択される。但し、図に示すように、割込み選択信号８により選択されるＡＤ変換完了信号が入れ替わった場合、予定外に連続して割込みが発生することがある。
カウンタ２４は割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、フルカウントするとカウントアップを停止する。カウント停止するまでの一定時間、マスク信号２５がＨｉｇｈレベルとなり、その間、割込み信号７ａをマスクし、割込み信号７としてディジタル信号処理手段９へ出力される。
第一のＰＷＭ指令信号Ｐ１は、ＰＷＭキャリア毎に生成されるＰＷＭ信号であり、電流は第一の電流検出信号ｉＡ１である。
ΔΣ型ＡＤ変換器５１１は、上記ＰＷＭキャリアの周期にＡＤデータ生成部のチャネル数を掛けた期間に、ｉＡ１をディジタル化したディジタル信号を複数回サンプリングする。この図４では、例としてＰＷＭキャリアの周期の４倍の期間に１６回のサンプリングを行う場合について示している。
すなわち、ｉＡ１のディジタル化したディジタル信号を１６回サンプリングし、その１６回のサンプリングの平均値を平均化回路１５１が求め、これをディジタル電流検出信号ｉＤ１としている。
以上のように、予定外に連続して割り込みが発生した場合には、後に発生した不要な割込みがマスクされ、割込み信号７としてディジタル信号処理手段９へ出力されるので、正常に割込みを行い、ディジタル電流検出信号ｉＤ１、ｉＤ２を読み込むことができる。
図５は第１実施例および第２実施例における割込み信号マスク回路のマスク時間設定レジスタを備えた場合の構成例である。
図５において、割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６とマスク時間設定レジスタ２８で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。
マスク時間設定レジスタ２８には、ＣＰＵ等により予め任意の値に設定しておき、割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、カウンタ２４のカウンタ値とマスク時間設定レジスタ２８に設定されたマスク時間設定値が等しくなったところで、カウントアップを停止する。その間は割込み信号７ａをマスクし、連続して発生した後続の割込み信号７ａは割込み信号７としてディジタル信号処理手段２１へ出力されることはない。
なお、以上の実施例では、割込み信号マスク回路２７がカウンタ２４とＯＲ素子２６で構成されたものを例に説明を行っているが、同様の動作を行う回路であれば何でもよい。
【符号の説明】
【００１３】
５１１、５１２、５１３ ΔΣ型ＡＤ変換器
７、７ａ 割込み信号
８ 割込み選択信号
９、２１ ディジタル信号処理手段
１０ 電力変換手段
１１ 電動機
１２ 位置検出手段
１３ 電流検出手段
１９ 割込み信号セレクタ
２０ タイミング生成回路
２１ ディジタル信号処理手段
２２ 比較器
２３ 起動トリガ
２４ カウンタ
２５ マスク信号
２６ ＯＲ素子
２７ 割込み信号マスク回路
２８ マスク時間設定レジスタ
４１ ΔΣ変調器
６１、６２、・・・、６ｎ、１６１、１６２、・・・、１６ｍ ＡＤ変換データ
７１、７２、・・・、７ｎ ＡＤ変換完了信号
８１、８２、・・・、８ｎ ＡＤ変換時間
９１ チャネル選択信号
１０１、１０２、・・・、１０ｎ アナログ信号
１２１、１２２、・・・、１２ｍ ＡＤ変換スタート信号
１４１ ディジタルフィルタ
１５１ 平均化回路
１７１、１７２、・・・、１７ｍ ＡＤ変換完了信号
１８１、１８２、・・・、１８ｍ ＡＤ変換データ生成部
２２１ ＡＤ変換時間計測カウンタ
２３１ ＡＤ変換時間保持部
２４１ ＡＤ変換データセレクタ
２５１ ＡＤ変換完了信号セレクタ
４０１ 減算回路
４１１ 積分回路
４２１ クロック
４３１ 比較回路
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換するＡＤ変換装置、前記ＡＤ変換装置を用いて電流の検出を行う電流検出器及び前記電流検出器を用いたディジタルサーボ制御装置に関する。
【背景技術】
【０００２】
一般にΔΣ型ＡＤ変換器は、ＡＤ変換器でサンプリングを行い、平均化処理によりＡＤ変換データを得る方式であるため、ＡＤ変換データには量子化誤差が含まれており、サンプリング回数が少ない程、ＡＤ変換精度が悪いという課題があった。
本願出願人はこの課題を解決するために、ＡＤ変換データ生成部を複数チャネル並列化した構成としてサンプリング回数を増やし、ＡＤ変換精度を向上させるようにしたＡＤ変換装置を提案した（例えば、特許文献１参照）。
すなわち、ＡＤ変換装置はΔΣ型変調器、ＡＤ変換データおよびＡＤ変換完了信号を出力する複数のＡＤ変換データ生成部、ＡＤ変換時間の計測部などを含むΔΣ型ＡＤ変換器を複数チャンネル有し、最もＡＤ変換に時間がかかるΔΣ型ＡＤ変換器からのＡＤ変換完了信号が割込み信号として選択されるので、全てのＡＤ変換が完了したときにディジタル信号処理手段に割込みをかけ、ＡＤ変換データを読み込むことができる。このため、ＡＤ変換器が製造ばらつきによりＡＤ変換時間に差がある場合でも問題なく、また、割込みが発生する間に１チャネルあたりＡＤ変換を１回完了すればよいので、１チャネルあたりのＡＤ変換時間を長く取ることができ、その分変換精度を向上させるためにサンプリング回数を増やすことが出来、ＡＤ変換精度の向上を実現した。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２００９−０５０１３６号公報（第６頁―７頁 図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＡＤ変換装置は、全てのΔΣ型ＡＤ変換器が製造バラツキによりＡＤ変換時間に大きな差が有ること、即ち割込み選択信号が常に同じΔΣ型ＡＤ変換器からの信号を選択することを想定しており、選択されたＡＤ変換完了信号がディジタル信号処理手段への割込み信号としてそのまま使用されていた。ところが、中にはＡＤ変換時間にほとんど差が無いΔΣ型ＡＤ変換器同士も存在する。偶然にも、最も遅いΔΣ型ＡＤ変換器と、次に遅いΔΣ型ＡＤ変換器のＡＤ変換時間にほとんど差が無い場合、割込み選択信号により選択されるＡＤ変換完了信号が、温度変動や電圧変動等により時々入れ替わり、予定外に連続してディジタル信号処理手段への割込みが発生し、割込み処理が２度実行され、割込み処理時間が延び、制御周期に乱れが生じ、その結果モータが異常な動作をするといった誤動作を引き起こすという問題があった。
即ち、図２において説明すれば、初めの方では、ＡＤ変換時間８１が８２ｕｓでＡＤ変換時間８２が８３ｕｓであり、ＡＤ変換時間８２が遅いため、割込み選択信号８は“２”となり、ＡＤ変換完了信号７２が選択されている。ところが、ＡＤ変換時間８２が８３ｕｓから８１ｕｓに変化した前後で、ＡＤ変換完了信号７２のＬｏｗパルスが出力された直後に割込み選択信号８が“２”から“１”へと変化し、ＡＤ変換完了信号７１に選択が切り替わるため、続けてＡＤ変換完了信号７１のＬｏｗパルスが出力され、割込み信号として従来の方法では、予定外に連続してＬｏｗパルスが発生するような出力信号となっていた。このため、最初のＬｏｗパルスで１度目の割込み処理が実行を開始し、その実行中に次のＬｏｗパルスにより２度目の割込み発生のステータスが保持され、１度目の割込み処理が完了すると、続けて２度目の割込み処理が実行される。その結果、本来実行されないはずの２度目の割込み処理により割込み処理時間が２倍に延び、その間、別の処理が実行できずに待たされることでスケジュール通りに処理が完了せず、制御周期に乱れが生じ、モータが異常な動作をするようなことがあった。
【０００５】
本発明はこのような問題点に鑑みてなされたものであり、ＡＤ変換時間のほとんど差がないΔΣ型ＡＤ変換器同士を用いた場合でもより信頼性の高いＡＤ変換装置、前記ＡＤ変換装置を用いた電流検出器及び前記電流検出器を用いたディジタルサーボ制御装置を提供する。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、本発明における代表的な構成は次の通りである。
ＡＤ変換装置は、アナログ信号がそれぞれ入力され、ＡＤ変換スタート信号によりＡＤ変換を開始し、ＡＤ変換の終了によりＡＤ変換完了信号をそれぞれ出力する複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎと、複数のΔΣ型ＡＤ変換器から出力されるＡＤ変換完了信号７１、７２、７ｎから１つの割込み信号７を生成する論理回路と、割込み信号７の受信により複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎのＡＤ変換データ６１、６２、６ｎを読み込み演算処理を行うディジタル信号処理手段２１と、ΔΣ型ＡＤ変換器５１１、５１２、５１ｎはΔΣ変調器４１とΔΣ変調器４１の出力ＥＯに複数並列に接続されたＡＤ変換データ生成部１８１、１８２、１８ｍと、ディジタル信号処理手段２１から出力される起動トリガ２３により動作を開始するタイミング生成回路２０と、タイミング生成回路２０から時間差をもって出力される複数のＡＤ変換スタート信号１２１、１２２、１２ｍと、ＡＤ変換スタート信号に基づきＡＤ変換データ生成部１８１、１８２、１８ｍから出力される複数のＡＤ変換データ１６１、１６２、１６ｍと、タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換データ１６１、１６２、１６ｍから１つのＡＤ変換データ６１を選択するＡＤ変換データセレクタ２４１と、複数のＡＤ変換データ生成部から出力される複数のＡＤ変換完了信号１７１、１７２、１７ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき複数のＡＤ変換完了信号１７１、１７２、１７ｍから１つのＡＤ変換完了信号７１を選択するＡＤ変換完了信号セレクタ２５１と、ＡＤ変換スタート信号１２１入力によりカウントを開始するＡＤ変換時間計測カウンタ２２１と、ＡＤ変換完了信号１７１によりＡＤ変換時間を保持するＡＤ変換時間保持部２３１と、論理回路は複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎより出力される複数のＡＤ変換時間８１を比較し、ＡＤ変換時間が最も長いΔΣ型ＡＤ変換器を選択する比較器２２と、比較器２２から出力される割込み選択信号８に基づき複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｍより出力される複数のＡＤ変換完了信号７１、７２、７７ｎから１つの割込み信号を選択する割込み信号セレクタ１９と、割込み信号セレクタ１９の後段に割込み信号発生後の一定時間、割込み信号の発生をマスクする割込み信号マスク回路２７と、を備えたことを特徴とするものである。
本発明における他の代表的な構成は次の通りである。
電流検出器は電動機１１に供給される電流を検出し検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備え電動機１１に供給される電流をアナログで検出して電流検出信号ｉＡ１、ｉＡ２を出力する電流検出手段１３と、前記電流検出信号をディジタル化してディジタル電流検出信号ｉＤ１、ｉＤ２を出力し前記ディジタル信号処理手段への割込み信号７を出力する請求項1記載のＡＤ変換装置と、から構成されたことを特徴とするものである。
本発明における他の代表的な構成は次の通りである。
ディジタルサーボ制御装置は電動機１１と、電動機の回転子と固定子の相対的な位置を検出する位置検出手段と、電動機に供給される電流を検出する請求項４記載の電流検出器と、検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたことを特徴とするものである。
【発明の効果】
【０００７】
請求項１、請求項２に記載の発明によると、予定外に連続して割込み信号が発生して誤動作が生じるのを未然に防止することができ、信頼性の高いＡＤ変換処理を行うことができる。
また、請求項３に記載の発明によると、マスク時間を任意に設定することが可能であるので、ΔΣ型ＡＤ変換器の種類により、製造バラツキの度合いやＡＤ変換時間が変わっても、マスク時間の設定を所望の値に変更して、柔軟に対応することができる。
また、請求項４に記載の発明によると、信頼性の高いＡＤ変換装置を用いているので、信頼性の高い電流検出処理を行うことができる。
また、請求項５に記載の発明によると、信頼性の高い電流検出器を用いているので、安全で信頼性の高いディジタルサーボ制御を行うことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施例を示すＡＤ変換装置の回路図
【図２】第１実施例における動作を示すタイミング図
【図３】本発明の第２実施例を示す電流検出器を用いたディジタルサーボ制御装置のシステム構成図
【図４】第２実施例における動作を示すタイミング図
【図５】第１実施例および第２実施例における割込み信号マスク回路のマスク時間設定レジスタを備えた場合の構成例
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の第一実施例を示すＡＤ変換装置の回路図である。
図１において、５１１はΔΣ型ＡＤ変換器で、アナログ信号１０１を入力しΔΣ変調器４１にてΔΣ変調を行い、符号パルスＥＯを出力する。また、ΔΣ型変調器４１はアナログ信号１０１とＥＯの減算を行う減算回路４０１と、この減算結果を積分する積分回路４１１と、この積分結果と基準レベルを比較し、クロック４２１に同期して符号パルスＥＯを出力する比較回路４３１から構成される。
１４１はディジタルフィルタであり、符号パルスＥＯを入力しフィルタリングしてディジタル信号として出力する。１５１は平均化回路であり、ディジタルフィルタ１４１から出力されるディジタル信号の、ＡＤ変換スタート信号１２１の入力からＡＤ変換が完了しＡＤ変換完了信号１７１が出力されるまでの期間での平均値を求め、ＡＤ変換データ１６１として出力する。１８１はＡＤ変換データ生成部で、ディジタルフィルタ１４１と平均化回路１５１で構成される。
また、ＡＤ変換データ生成部１８１と同じ構成の回路が１８１、１８２、・・・、１８ｍと複数チャネル並列に比較回路４３１の出力ＥＯに接続されており、ＡＤ変換データ生成部１８２はＡＤ変換スタート信号１２２を受けてＡＤ変換完了信号１７２およびＡＤ変換データ１６２を出力し、ＡＤ変換データ生成部１８ｍはＡＤ変換スタート信号１２ｍを受けてＡＤ変換完了信号１７ｍおよびＡＤ変換データ１６ｍを出力する。２０はタイミング生成回路であり、ディジタル信号処理手段２１から入力される起動トリガ２３により動作を開始し、ＡＤ変換スタート信号１２１、１２２、・・・、１２ｍおよびチャネル選択信号９１を出力する。２４１はＡＤ変換データセレクタで、チャネル選択信号９１ が１の時にＡＤ変換データ１６１を、２の時にＡＤ変換データ１６２を、・・・、ｍの時にＡＤ変換データ１６ｍを選択し、ＡＤ変換データ６１を出力する。２５１はＡＤ変換完了信号セレクタで、チャネル選択信号９１が１の時に ＡＤ変換完了信号１７１を、２の時にＡＤ変換完了信号１７２を、・・・、ｍの時にＡＤ変換完了信号１７ｍを選択し、ＡＤ変換完了信号７１を出力する。２２１はＡＤ変換時間計測カウンタであり、ＡＤ変換スタート信号１２１の立ち上がりで０値に一度クリアされ、その後システムクロックＣＰによりカウントアップを行い、ＡＤ変換完了信号１７１の立ち上がりでＡＤ変換時間保持部２３１にカウンタ値を保持し、ＡＤ変換時間８１を出力する。
同様にΔΣ型ＡＤ変換器５１１と同じ構成の回路が５１１、５１２、・・・、５１ｎと複数個並列に並んでおり、ΔΣ型ＡＤ変換器５１２はアナログ信号１０２と起動トリガ２３を入力し、ＡＤ変換データ６２とＡＤ変換完了信号７２とＡＤ変換時間８２を出力し、ΔΣ型ＡＤ変換器５１ｎはアナログ信号１０ｎと起動トリガ２３を入力し、ＡＤ変換データ６ｎとＡＤ変換完了信号７ｎとＡＤ変換時間８ｎを出力する。
２２は比較器で、ＡＤ変換時間８１、８２、・・・、８ｎを比較し、最もＡＤ変換時間の遅いものを判別し、割込み選択信号８を出力する。１９は割込み信号セレクタで、割込み信号８が１の時にＡＤ変換完了信号７１を、２の時にＡＤ変換完了信号７２、・・・、ｎの時にＡＤ変換完了信号７ｎを選択し、割込み信号７ａを出力する。割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。ディジタル信号処理手段２１は割込み信号７の立ち下がりを受けると、ＡＤ変換データ６１、６２、・・・、６ｎを読み込み、演算処理を行う。
【００１１】
次に本発明の動作について説明する。
図２は第一実施例における動作を示すタイミング図である。
図２において、ＡＤ変換スタート信号１２１の立ち上がりでΔΣ型ＡＤ変換器５１１における１チャネル目のＡＤ変換が開始する。同様にＡＤ変換スタート信号１２１から一定の時間差をもってＡＤ変換スタート信号１２２、・・・、１２ｍが発生し、２チャネル目、・・・、ｍチャネル目のＡＤ変換が順次開始する。
１チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は１チャネル目を選択しており、ＡＤ変換データ１６１はＡＤ変換データ６１へ、ＡＤ変換完了信号１７１はＡＤ変換完了信号７１へ出力される。
同様に２チャネル目、・・・、ｍチャネル目のＡＤ変換が完了した時、チャネル選択信号９１は２チャネル目、・・・、ｍチャネル目を選択しており、ＡＤ変換データ１６２、・・・、１６ｍはＡＤ変換データ６１へ、ＡＤ変換完了信号１７２、・・・、１７ｍはＡＤ変換完了信号７１へ出力される。また、ＡＤ変換時間８１はＡＤ変換完了信号１７１の立ち上がりで保持される。
同様に、ΔΣ型ＡＤ変換器５１２、・・・、５１ｎよりそれぞれＡＤ変換データ６２、・・・、６ｎおよびＡＤ変換完了信号７２、・・・、７ｎおよびＡＤ変換時間８２、・・・、８ｎが出力される。ここで、ΔΣ型ＡＤ変換器５１１、５１２、・・・、５１ｎは製造バラツキによりＡＤ変換時間に差が有るが、割込み選択信号８により最も遅いＡＤ変換完了信号が割込み信号７ａとして選択される。但し、割込み選択信号８により選択されるＡＤ変換完了信号が入れ替わった場合、図２の割込み信号７ａの中間部に示すように、予定外に連続して割込みが発生することがある。
割込み信号マスク回路２７のカウンタ２４は割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、フルカウントするとカウントアップを停止する。カウント停止するまでの一定時間、マスク信号２５がＨｉｇｈレベルとなり、その間は割込み信号７ａをマスクする。このため連続して発生した後続の割込み信号７ａは割込み信号７としてディジタル信号処理手段２１へ出力されることはない。ここで、マスク時間は、割込み信号７のＬｏｗパルスの間隔のおよそ半分程度にしておくと、問題なく動作を行うことができる。
以上のように、予定外に連続して割り込みが発生した場合には、後に発生した不要な割込みがマスクされ、割込み信号７としてディジタル信号処理手段２１へ出力されるので、正常に割込みを行い、ＡＤ変換データ６１、６２、・・・、６ｎを読み込むことができる。
【実施例２】
【００１２】
図３は、本発明の第二実施例を示す電流検出器を用いたディジタルサーボ制御装置のシステム構成図である。
図３において、電動機１１は、三相電動機を例にとって以下説明を行う。
まず、電流検出手段１３は、三相電動機１１に供給される三相の内２つの電流をアナログ的に検出し、第一の電流検出信号ｉＡ１、第二の電流検出信号ｉＡ２を出力する。
第一のΔΣ型ＡＤ変換器５１１と第二のΔΣ型ＡＤ変換器５１２はそれぞれ第一の電流検出信号ｉＡ１、第二の電流検出信号ｉＡ２を入力し、それぞれディジタル化を行い、第一のディジタル電流検出信号ｉＤ１、第二のディジタル電流検出信号ｉＤ２を出力する。
位置検出手段１２は、電動機１１の回転子と固定子の相対的な位置を検出し、その位置検出信号Ｓ１を出力する。
２２は比較器で、ＡＤ変換時間８１、８２を比較し、ＡＤ変換時間の遅いものを判別し、割込み選択信号８を出力する。１９は割込み信号セレクタで、割込み選択信号８が１の時にＡＤ変換完了信号７１を、２の時にＡＤ変換完了信号７２を選択し、割込み信号７ａを出力する。割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。ディジタル信号処理手段９は第一のディジタル電流検出信号ｉＤ１、第二のディジタル電流検出信号ｉＤ２、位置検出信号Ｓ１およびディジタル指令信号Ｃ１を入力し、割込み信号７の立ち下がりを受けると、これらを演算処理することにより第一のＰＷＭ指令信号Ｐ１、第二のＰＷＭ指令信号Ｐ２、第三のＰＷＭ指令信号Ｐ３、第四のＰＷＭ指令信号Ｐ４、第五のＰＷＭ指令信号Ｐ５、第六のＰＷＭ指令信号Ｐ６を出力する。また、ディジタル信号処理手段９は電流アンプ、速度アンプ、位置アンプとＰＷＭ発生回路とを含んだ回路をディジタル回路、またはＤＳＰ、マイコン等を用いたソフトウェアにより構成される。
電力変換手段１０は、三相ブリッジ構成の６組のパワー素子と還流ダイオードにより構成され、それぞれに対応した第一、第二、第三、第四、第五、第六のＰＷＭ指令信号Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６に応じて電動機印加電圧をＰＷＭ制御する。
次に本発明の動作について説明する。
図４は第二実施例における動作を示すタイミング図である。
図４において、第一のΔΣ型ＡＤ変換器５１１と第二のΔΣ型ＡＤ変換器５１２は、ＡＤ変換データ生成部１８１、１８２、１８３、１８４を４チャネル並列化した場合を例にとって以下説明を行う。
ＡＤ変換スタート信号１２１の立ち上がりでΔΣ型ＡＤ変換器５１１における１チャネル目のＡＤ変換が開始する。同様にＡＤ変換スタート信号１２１から一定の時間差をもってＡＤ変換スタート信号１２２、・・・、１２４が発生し、２チャネル目、・・・、４チャネル目のＡＤ変換が順次開始する。予めＡＤ変換時間を予測して周期を設定しておき、設定値に従いチャネルを切り換えることによって１チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は１チャネル目を選択し、ＡＤ変換データ１６１はＡＤ変換データ６１へ、ＡＤ変換完了信号１７１はＡＤ変換完了信号７１へ出力される。
同様に２チャネル目、・・・、４チャネル目のＡＤ変換が完了した時、チャネル選択信号９１は２チャネル目、・・・、４チャネル目を選択しており、ＡＤ変換データ１６２、・・・、１６４はＡＤ変換データ６１へＡＤ変換完了信号１７２、・・・、１７４はＡＤ変換完了信号７１へ出力される。また、ＡＤ変換時間８１はＡＤ変換完了信号１７１の立ち上がりで保持される。
同様に、ΔΣ型ＡＤ変換器５１２よりＡＤ変換データ６２およびＡＤ変換完了信号７２およびＡＤ変換時間８２が出力される。ここで、ΔΣ型ＡＤ変換器５１１、５１２は製造バラツキによりＡＤ変換時間に差が有るが、割込み選択信号８により遅い方のＡＤ変換完了信号が割込み信号７ａとして選択される。但し、図に示すように、割込み選択信号８により選択されるＡＤ変換完了信号が入れ替わった場合、予定外に連続して割込みが発生することがある。
カウンタ２４は割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、フルカウントするとカウントアップを停止する。カウント停止するまでの一定時間、マスク信号２５がＨｉｇｈレベルとなり、その間、割込み信号７ａをマスクし、割込み信号７としてディジタル信号処理手段９へ出力される。
第一のＰＷＭ指令信号Ｐ１は、ＰＷＭキャリア毎に生成されるＰＷＭ信号であり、電流は第一の電流検出信号ｉＡ１である。
ΔΣ型ＡＤ変換器５１１は、上記ＰＷＭキャリアの周期にＡＤデータ生成部のチャネル数を掛けた期間に、ｉＡ１をディジタル化したディジタル信号を複数回サンプリングする。この図４では、例としてＰＷＭキャリアの周期の４倍の期間に１６回のサンプリングを行う場合について示している。
すなわち、ｉＡ１のディジタル化したディジタル信号を１６回サンプリングし、その１６回のサンプリングの平均値を平均化回路１５１が求め、これをディジタル電流検出信号ｉＤ１としている。
以上のように、予定外に連続して割り込みが発生した場合には、後に発生した不要な割込みがマスクされ、割込み信号７としてディジタル信号処理手段９へ出力されるので、正常に割込みを行い、ディジタル電流検出信号ｉＤ１、ｉＤ２を読み込むことができる。
図５は第１実施例および第２実施例における割込み信号マスク回路のマスク時間設定レジスタを備えた場合の構成例である。
図５において、割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６とマスク時間設定レジスタ２８で構成され、カウンタ２４より出力されるマスク信号２５と割込み信号７ａとの論理和をとり、割込み信号７を出力する。
マスク時間設定レジスタ２８には、ＣＰＵ等により予め任意の値に設定しておき、割込み信号７ａの立ち上がり直後にカウンタ値が０値に一度クリアされた後、システムクロックＣＰに同期してカウントアップを開始し、カウンタ２４のカウンタ値とマスク時間設定レジスタ２８に設定されたマスク時間設定値が等しくなったところで、カウントアップを停止する。その間は割込み信号７ａをマスクし、連続して発生した後続の割込み信号７ａは割込み信号７としてディジタル信号処理手段２１へ出力されることはない。
なお、以上の実施例では、割込み信号マスク回路２７がカウンタ２４とＯＲ素子２６で構成されたものを例に説明を行っているが、同様の動作を行う回路であれば何でもよい。
【符号の説明】
【００１３】
５１１、５１２、５１３ ΔΣ型ＡＤ変換器
７、７ａ 割込み信号
８ 割込み選択信号
９、２１ ディジタル信号処理手段
１０ 電力変換手段
１１ 電動機
１２ 位置検出手段
１３ 電流検出手段
１９ 割込み信号セレクタ
２０ タイミング生成回路
２１ ディジタル信号処理手段
２２ 比較器
２３ 起動トリガ
２４ カウンタ
２５ マスク信号
２６ ＯＲ素子
２７ 割込み信号マスク回路
２８ マスク時間設定レジスタ
４１ ΔΣ変調器
６１、６２、・・・、６ｎ、１６１、１６２、・・・、１６ｍ ＡＤ変換データ
７１、７２、・・・、７ｎ ＡＤ変換完了信号
８１、８２、・・・、８ｎ ＡＤ変換時間
９１ チャネル選択信号
１０１、１０２、・・・、１０ｎ アナログ信号
１２１、１２２、・・・、１２ｍ ＡＤ変換スタート信号
１４１ ディジタルフィルタ
１５１ 平均化回路
１７１、１７２、・・・、１７ｍ ＡＤ変換完了信号
１８１、１８２、・・・、１８ｍ ＡＤ変換データ生成部
２２１ ＡＤ変換時間計測カウンタ
２３１ ＡＤ変換時間保持部
２４１ ＡＤ変換データセレクタ
２５１ ＡＤ変換完了信号セレクタ
４０１ 減算回路
４１１ 積分回路
４２１ クロック
４３１ 比較回路
【特許請求の範囲】
【請求項１】
アナログ信号がそれぞれ入力され、ＡＤ変換スタート信号によりＡＤ変換を開始し、ＡＤ変換の終了によりＡＤ変換完了信号をそれぞれ出力する複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎと、前記複数のΔΣ型ＡＤ変換器から出力されるＡＤ変換完了信号７１、７２、７ｎから１つの割込み信号７を生成する論理回路と、前記割込み信号７の受信により前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎのＡＤ変換データ６１、６２、６ｎを読み込み演算処理を行うディジタル信号処理手段２１と、
前記ΔΣ型ＡＤ変換器５１１、５１２、５１ｎはΔΣ変調器４１と前記ΔΣ変調器４１の出力ＥＯに複数並列に接続されたＡＤ変換データ生成部１８１、１８２、１８ｍと、前記ディジタル信号処理手段２１から出力される起動トリガ２３により動作を開始するタイミング生成回路２０と、
前記タイミング生成回路２０から時間差をもって出力される複数のＡＤ変換スタート信号１２１、１２２、１２ｍと、前記ＡＤ変換スタート信号に基づき前記ＡＤ変換データ生成部１８１、１８２、１８ｍから出力される複数のＡＤ変換データ１６１、１６２、１６ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換データ１６１、１６２、１６ｍから１つのＡＤ変換データ６１を選択するＡＤ変換データセレクタ２４１と、
前記複数のＡＤ変換データ生成部から出力される複数のＡＤ変換完了信号１７１、１７２、１７ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換完了信号１７１、１７２、１７ｍから１つのＡＤ変換完了信号７１を選択するＡＤ変換完了信号セレクタ２５１と、
前記ＡＤ変換スタート信号１２１入力によりカウントを開始するＡＤ変換時間計測カウンタ２２１と、
前記ＡＤ変換完了信号１７１によりＡＤ変換時間を保持するＡＤ変換時間保持部２３１と、
前記論理回路は前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎより出力される複数のＡＤ変換時間８１を比較し、前記ＡＤ変換時間が最も長いΔΣ型ＡＤ変換器を選択する比較器２２と、
前記比較器２２から出力される割込み選択信号８に基づき前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｍより出力される複数のＡＤ変換完了信号７１、７２、７７ｎから１つの割込み信号を選択する割込み信号セレクタ１９を備えたＡＤ変換装置であって、
前記割込み信号セレクタ１９の後段に割込み信号発生後の一定時間、割込み信号の発生をマスクする割込み信号マスク回路２７を備えたことを特徴とするＡＤ変換装置。
【請求項２】
前記割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、割込み信号が発生した直後にカウンタ値が０値に一度クリアされてカウントを開始し、カウント停止するまでの一定時間、割込み信号をマスクすることを特徴とする請求項１記載のＡＤ変換装置。
【請求項３】
前記割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６とマスク時間設定レジスタ２８で構成され、マスク時間設定レジスタ２８にカウンタ２４が停止するカウンタ値を予め任意の値に設定し、割込み信号が発生した直後にカウンタ値が０値に一度クリアされてカウントを開始し、カウンタ値とマスク時間設定値が等しくなりカウント停止するまでの一定時間、割込み信号をマスクすることを特徴とする請求項１記載のＡＤ変換装置。
【請求項４】
電動機１１に供給される電流を検出し検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段９の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたディジタルサーボ制御装置における電流検出器であって、
前記電流検出器は前記電動機１１に供給される電流をアナログで検出して電流検出信号ｉＡ１、ｉＡ２を出力する電流検出手段１３と、前記電流検出信号をディジタル化してディジタル電流検出信号ｉＤ１、ｉＤ２を出力し前記ディジタル信号処理手段への割込み信号７を出力するＡＤ変換装置からなり、前記ＡＤ変換装置が請求項１記載のＡＤ変換装置から構成されたことを特徴とする電流検出器。
【請求項５】
電動機１１と、前記電動機の回転子と固定子の相対的な位置を検出する位置検出手段と、前記電動機に供給される電流を検出する電流検出器と、検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたディジタルサーボ制御装置であって、
前記電流検出器が請求項４記載の電流検出器からなることを特徴とするディジタルサーボ制御装置。
【請求項１】
アナログ信号がそれぞれ入力され、ＡＤ変換スタート信号によりＡＤ変換を開始し、ＡＤ変換の終了によりＡＤ変換完了信号をそれぞれ出力する複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎと、前記複数のΔΣ型ＡＤ変換器から出力されるＡＤ変換完了信号７１、７２、７ｎから１つの割込み信号７を生成する論理回路と、前記割込み信号７の受信により前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎのＡＤ変換データ６１、６２、６ｎを読み込み演算処理を行うディジタル信号処理手段２１と、
前記ΔΣ型ＡＤ変換器５１１、５１２、５１ｎはΔΣ変調器４１と前記ΔΣ変調器４１の出力ＥＯに複数並列に接続されたＡＤ変換データ生成部１８１、１８２、１８ｍと、前記ディジタル信号処理手段２１から出力される起動トリガ２３により動作を開始するタイミング生成回路２０と、
前記タイミング生成回路２０から時間差をもって出力される複数のＡＤ変換スタート信号１２１、１２２、１２ｍと、前記ＡＤ変換スタート信号に基づき前記ＡＤ変換データ生成部１８１、１８２、１８ｍから出力される複数のＡＤ変換データ１６１、１６２、１６ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換データ１６１、１６２、１６ｍから１つのＡＤ変換データ６１を選択するＡＤ変換データセレクタ２４１と、
前記複数のＡＤ変換データ生成部から出力される複数のＡＤ変換完了信号１７１、１７２、１７ｍと、前記タイミング生成回路２０から出力されるチャネル選択信号９１に基づき前記複数のＡＤ変換完了信号１７１、１７２、１７ｍから１つのＡＤ変換完了信号７１を選択するＡＤ変換完了信号セレクタ２５１と、
前記ＡＤ変換スタート信号１２１入力によりカウントを開始するＡＤ変換時間計測カウンタ２２１と、
前記ＡＤ変換完了信号１７１によりＡＤ変換時間を保持するＡＤ変換時間保持部２３１と、
前記論理回路は前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｎより出力される複数のＡＤ変換時間８１を比較し、前記ＡＤ変換時間が最も長いΔΣ型ＡＤ変換器を選択する比較器２２と、
前記比較器２２から出力される割込み選択信号８に基づき前記複数のΔΣ型ＡＤ変換器５１１、５１２、５１ｍより出力される複数のＡＤ変換完了信号７１、７２、７７ｎから１つの割込み信号を選択する割込み信号セレクタ１９を備えたＡＤ変換装置であって、
前記割込み信号セレクタ１９の後段に割込み信号発生後の一定時間、割込み信号の発生をマスクする割込み信号マスク回路２７を備えたことを特徴とするＡＤ変換装置。
【請求項２】
前記割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６で構成され、割込み信号が発生した直後にカウンタ値が０値に一度クリアされてカウントを開始し、カウント停止するまでの一定時間、割込み信号をマスクすることを特徴とする請求項１記載のＡＤ変換装置。
【請求項３】
前記割込み信号マスク回路２７はカウンタ２４とＯＲ素子２６とマスク時間設定レジスタ２８で構成され、マスク時間設定レジスタ２８にカウンタ２４が停止するカウンタ値を予め任意の値に設定し、割込み信号が発生した直後にカウンタ値が０値に一度クリアされてカウントを開始し、カウンタ値とマスク時間設定値が等しくなりカウント停止するまでの一定時間、割込み信号をマスクすることを特徴とする請求項１記載のＡＤ変換装置。
【請求項４】
電動機１１に供給される電流を検出し検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段９の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたディジタルサーボ制御装置における電流検出器であって、
前記電流検出器は前記電動機１１に供給される電流をアナログで検出して電流検出信号ｉＡ１、ｉＡ２を出力する電流検出手段１３と、前記電流検出信号をディジタル化してディジタル電流検出信号ｉＤ１、ｉＤ２を出力し前記ディジタル信号処理手段への割込み信号７を出力するＡＤ変換装置からなり、前記ＡＤ変換装置が請求項１記載のＡＤ変換装置から構成されたことを特徴とする電流検出器。
【請求項５】
電動機１１と、前記電動機の回転子と固定子の相対的な位置を検出する位置検出手段と、前記電動機に供給される電流を検出する電流検出器と、検出電流信号とディジタル指令信号Ｃ１に基づき演算処理を行うディジタル信号処理手段９と、前記ディジタル信号処理手段の演算処理結果に基づき電動機印加電圧をＰＷＭ制御する電力変換手段１０とを備えたディジタルサーボ制御装置であって、
前記電流検出器が請求項４記載の電流検出器からなることを特徴とするディジタルサーボ制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１８８２３６（Ｐ２０１１−１８８２３６Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５１４４８（Ｐ２０１０−５１４４８）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００６６２２）株式会社安川電機 (2,482)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００６６２２）株式会社安川電機 (2,482)
【Ｆターム（参考）】
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