Ｄ級アンプ
【課題】入力信号が微小レベル時のリニアリティを改善したフルブリッジ方式Ｄ級アンプを提供する。
【解決手段】４個のスイッチング素子２２，２４，２６，２８をフルブリッジ接続してスピーカ３０を駆動する。スイッチング素子２２，２４をパルス信号ＰＷＭ１で駆動し、スイッチング素子２６，２８をパルス信号ＰＷＭ２で駆動する。パルス信号ＰＷＭ１，ＰＷＭ２は入力信号レベルに応じてパルス幅変調された信号である。パルス信号ＰＷＭ１，ＰＷＭ２の入力信号レベル対デューティ比特性は、通常の入力信号レベル対デューティ比特性に偶関数でオフセットを与えた特性である。これにより、入力信号が微小レベル時にスイッチング素子は細いパルスで駆動されなくなり、リニアリティが改善される。
【解決手段】４個のスイッチング素子２２，２４，２６，２８をフルブリッジ接続してスピーカ３０を駆動する。スイッチング素子２２，２４をパルス信号ＰＷＭ１で駆動し、スイッチング素子２６，２８をパルス信号ＰＷＭ２で駆動する。パルス信号ＰＷＭ１，ＰＷＭ２は入力信号レベルに応じてパルス幅変調された信号である。パルス信号ＰＷＭ１，ＰＷＭ２の入力信号レベル対デューティ比特性は、通常の入力信号レベル対デューティ比特性に偶関数でオフセットを与えた特性である。これにより、入力信号が微小レベル時にスイッチング素子は細いパルスで駆動されなくなり、リニアリティが改善される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フルブリッジ方式Ｄ級アンプの改良に関し、入力信号が微小レベル時のリニアリティを改善したものである。
【背景技術】
【０００２】
フルブリッジＤ級アンプは、フルブリッジ接続されたスイッチング素子を、入力オーディオ信号の信号レベルに応じてパルス幅変調された所定周波数（高周波）のパルス信号（ＰＷＭ信号）でオン、オフスイッチングして、該フルブリッジ回路に負荷として接続されている電気音響変換器を駆動するものである。図２はフルブリッジＤ級アンプの一般的な構成を示す。直流電源Ｖｄｄ・Ｖｓｓ間には、スイッチング素子１０，１２による直列接続回路とスイッチング素子１４，１６による直列接続回路がそれぞれ接続されている。スイッチング素子１０，１２の中間点に連結された接続端子Ｐ１とスイッチング素子１４，１６の中間点に連結された接続端子Ｐ２間にはローパスフィルタ１８を介してスピーカ２０が接続されている。スイッチング素子１０，１２は入力信号のレベルに応じたデューティ比を有する第１のＰＷＭ信号（パルス信号ＰＷＭ１）により互いに逆方向にオン、オフされる。すなわち、スイッチング素子１０がオンのときはスイッチング素子１２はオフ、スイッチング素子１０がオフのときはスイッチング素子１２はオンされる。スイッチング素子１４，１６は入力信号のレベルに応じたデューティ比を有する第２のＰＷＭ信号（パルス信号ＰＷＭ２）により互いに逆方向にオン、オフされる。すなわち、スイッチング素子１４がオンのときはスイッチング素子１６はオフ、スイッチング素子１４がオフのときはスイッチング素子１６はオンされる。
【０００３】
入力信号のレベルに対するパルス信号ＰＷＭ１，ＰＷＭ２の変調方法として従来より様々な方法が提案されている。図３〜図５は特許文献１，２に記載された変調方法を示す。図３は入力信号レベルが０のときの状態を示す。このとき、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比は（ａ），（ｂ）に示すようにともに５０％で同相である。したがって、スピーカ２０の両端は（ｃ）に示すように同電位となり、スピーカ２０には（ｄ）に示すように電流は流れない。図４は入力信号が正極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように５０％より大きくなり、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように５０％より小さくなる。したがって、スピーカ２０には（ｃ）に示すように入力信号の正極性レベルに応じた正極性のパルス電圧が印加され、（ｄ）に示すように正方向にスピーカ電流が流れる。図５は入力信号が負極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように５０％より小さくなり、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように５０％より大きくなる。したがって、スピーカ２０には（ｃ）に示すように入力信号の負極性レベルに応じた負極性のパルス電圧が印加され、（ｄ）に示すように負方向にスピーカ電流が流れる。
【０００４】
図６〜図８は特許文献３に記載された変調方法を示す。この変調方法はパルス信号ＰＷＭ１，ＰＷＭ２を位相を相互に１８０°ずらして発生させる。図６は入力信号が０のときの状態を示す。このとき、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比は（ａ），（ｂ）に示すように互いに等しい。したがって、スピーカ２０には（ｃ）に示すように正負各極性の電圧が同一パルス幅で交互に印加され、スピーカ電流は（ｄ）に示すように正負各方向に交互に流れる（平均値は０）。図７は入力信号が正極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように０レベル時よりも増大する。また、パルス信号ＰＷＭ２のデューティ比は０レベル時よりも減少し、入力信号があるレベル以上ではパルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように０％を保持する。したがって、スピーカ２０には（ｃ）に示すように入力信号の正極性レベルに応じた正極性のパルスが印加され、（ｄ）に示すように正方向にスピーカ電流が流れる。図８は入力信号が負極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は減少し、入力信号があるレベル以上ではパルス信号ＰＷＭ１のデューティ比は（ａ）に示すように０％を保持する。また、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように増大する。したがって、スピーカ２０には（ｃ）に示すように入力信号の負極性レベルに応じた負極性のパルス電圧が印加され、（ｄ）に示すように負方向にスピーカ電流が流れる。
【０００５】
【特許文献１】特開２００５−５７５１９号公報（図１２）
【特許文献２】特開２００５−２１０２８０号公報（図３）
【特許文献３】特開２００６−４２２９６（図２〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記従来技術によれば、入力信号が微小レベル時の入力対出力特性のリニアリティが悪い問題があった。図９は図３〜図５の変調方法で入力信号が正極性で微小レベル時の動作を示す。このとき、図９の（ａ），（ｂ）によれば、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比の差は小さく、原理的には（ｃ）に点線で示すようにスピーカ２０にこのデューティ比の差に応じた細いパルスの時間分だけ電源電圧が印加される。しかし、実際にはスイッチング素子の応答遅れにより、スピーカ２０に印加される電圧波形は（ｃ）に実線で示すように鈍り、電源電圧まで達しない。このため、スピーカ２０に流れる電流値は（ｄ）に点線で示す理想的な値に対して（ｄ）に実線で示すように小さくなり誤差が生じていた。入力信号が負極性で微小レベル時も同様の問題を生じていた。そこで、従来は出力を入力にフィードバックすることにより誤差を抑圧してリニアリティの改善をしていた。
【０００７】
図１０は図６〜図８の変調方法で入力信号が正極性で微小レベル時の動作を示す。このとき、図１０の（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比が小さくなる。原理的には（ｃ）に点線の負側パルスで示すようにスピーカ２０にこのデューティ比に応じた細いパルスの時間分だけ電源電圧が印加される。しかし、実際にはスイッチング素子の応答遅れにより、スピーカ２０に印加される電圧波形は（ｃ）に実線の負側パルスで示すように鈍り、電源電圧まで達しない。このため、スピーカ２０に流れる電流値は（ｄ）に点線で示す理想的な値に対して（ｄ）に実線で示すように大きくなり誤差が生じていた。入力信号が負極性で微小レベル時も同様の問題を生じていた。
【０００８】
この発明は前記従来の技術における問題点を解決して、入力信号が微小レベル時のリニアリティを改善したフルブリッジ方式Ｄ級アンプを提供しようとするものである。
【課題を解決するための手段】
【０００９】
この発明のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から０まで変化するときにデューティ比が所定の最小値を保持し、入力信号のレベルが０から正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から正の所定値まで順次増加し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記正の所定値から０％まで順次減少する所定の偶関数とを加算合成した特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値を保持する第２の特性と、前記所定の偶関数とを加算合成した特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１０】
この発明の別のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から正の所定の最大値まで変化するときにデューティ比が所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から負の所定値まで順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記負の所定値から０％まで順次増加する所定の偶関数とを加算合成した特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少する第２の特性と、前記所定の偶関数とを加算合成した特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１１】
この発明によれば、第１，第２のＰＷＭ回路が第１，第２のパルス信号を生成するのに使用する各入力信号レベル対デューティ比特性は、偶関数でオフセットを与えた特性であるので、入力信号が微小レベル時にスイッチング素子は細いパルスで駆動されなくなる。したがって、入力信号が微小レベル時のリニアリティが改善される。しかも、オフセット関数は偶関数なので、第１，第２のパルス信号を加算合成する課程でキャンセルされて出力には現れない。偶関数としては例えば一次特性または二次特性を使用できる。なお、第１のパルス信号は入力信号レベルが負の所定の最大値付近のときにデューティ比が小さくなり、また第２のパルス信号は入力信号のレベルが正の所定の最大値付近のときにデューティ比が小さくなり、これらの場合はいずれかのスイッチング素子が細いパルスで駆動されることになるが、入力信号のレベルが最大値付近のところは通常使われないし、使われたとしても大レベル時には一般に（つまりこの細いパルスが原因でなく）歪が大きくなる傾向があるので、この細いパルスによるリニアリティの悪化の影響は無視できる。
【００１２】
この発明のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から前記所定の最大値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが前記正の所定の最大値のときにデューティ比が前記所定の最小値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の前記所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の減少率よりも大きい特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１３】
この発明によれば、第１のパルス信号は入力信号レベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値となり、第２のパルス信号は入力信号のレベルが負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが正の所定の最大値のときにデューティ比が前記所定の最小値となり、しかも第１，第２のスイッチング素子が同時にオンせず、かつ第３，第４のスイッチング素子が同時にオンしないように第１，第２のパルス信号の位相が相互にずらされているので、入力信号が微小レベル時に第１〜第４のスイッチング素子は細いパルスで駆動されない。したがって、入力信号が微小レベル時のリニアリティが改善される。
【発明を実施するための最良の形態】
【００１４】
この発明の実施の形態を説明する。はじめに、この実施の形態の基本的な考えを図１１の回路とその動作を示す図１２（ａ）〜（ｃ）並びに図１３（ａ）〜（ｃ）を参照して説明する。図１１において、直流電源Ｖｄｄ（正電位）・Ｖｓｓ（負電位または接地電位）間には、スイッチング素子２２，２４による直列接続回路とスイッチング素子２６，２８による直列接続回路がそれぞれ接続されている。スイッチング素子２２，２４，２６，２８はパワーＭＯＳＦＥＴ等で構成される。スイッチング素子２２，２４の中間点に連結された接続端子Ｐ３とスイッチング素子２６，２８の中間点に連結された接続端子Ｐ４間にはスピーカ３０が直結され、いわゆるフィルタレスＤ級アンプを構成している。スイッチング素子２２，２４はＰＷＭ回路３２から出力されるパルス信号ＰＷＭ１により互いに逆方向にオン、オフされる。すなわち、スイッチング素子２０がオンされるときはスイッチング素子２２はオフされ、スイッチング素子２０がオフされるときはスイッチング素子２２はオンされる。スイッチング素子２６，２８はＰＷＭ回路３４から出力されるパルス信号ＰＷＭ２により互いに逆方向にオン、オフされる。すなわち、スイッチング素子２６がオンされるときはスイッチング素子２８はオフされ、スイッチング素子２６がオフされるときはスイッチング素子２８はオンされる。
【００１５】
従来のＤ級アンプは、関数発生器３６に入力信号レベル対デューティ比特性の関数ｆ（ｘ）を設定し、該関数発生器３６から該関数ｆ（ｘ）に基づき入力信号レベルに応じたデューティ比情報を出力し、ＰＷＭ回路３２は該デューティ比情報で指示されるデューティ比で所定周波数（高周波）の第１のＰＷＭ信号（パルス信号ＰＷＭ１）を出力してスイッチング素子２２，２４をオン、オフする。また、極性反転器４０で入力信号を極性反転した信号を作成し、関数発生器３８に上記と同じ入力信号レベル対デューティ比特性の関数ｆ（ｘ）を設定し、該関数発生器３８から該関数ｆ（ｘ）に基づき、前記極性反転した入力信号レベルに応じたデューティ比情報を出力し（極性反転器４０と関数発生器３８の組合せは関数ｆ（−ｘ）を使用することに相当）、ＰＷＭ回路３４は該デューティ比情報で指示されるデューティ比で、第１のＰＷＭ信号（パルス信号ＰＷＭ１）に同期して第２のＰＷＭ信号（パルス信号ＰＷＭ２）を出力してスイッチング素子２６，２８をオン、オフする。
【００１６】
上記関数ｆ（ｘ）は、例えば図１２（ａ）に実線で示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）を保持し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性とすることができる。あるいは、関数ｆ（ｘ）は、図１３（ａ）に実線で示すように、入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性とすることができる。いずれの特性を使用する場合も、極性反転器４０と関数発生器３８の組合せで構成される関数ｆ（−ｘ）は関数ｆ（ｘ）に対し入力信号のレベル０を軸として線対称である。
【００１７】
以下に説明する実施の形態では、上記関数ｆ（ｘ）とは別に入力信号レベル対デューティ比特性のオフセット関数ｇ（ｘ）（関数ｆ（ｘ）にオフセットを与えるための偶関数）を設定する。すなわち、図１１に示すように、入力信号に対して、関数ｆ（ｘ）を設定した関数発生器３６と関数ｇ（ｘ）を設定した関数発生器４２を並列に配置する。関数発生器３６からは関数ｆ（ｘ）に基づき入力信号レベルに応じたデューティ比情報が出力され、関数発生器４２からは関数ｇ（ｘ）に基づき入力信号レベルに応じたデューティ比情報が出力される。加算器４４は両デューティ比情報を加算する。この加算は関数ｆ（ｘ）＋ｇ（ｘ）の特性を使用することに相当する。ＰＷＭ回路３２は該加算されたデューティ比情報で指示されるデューティ比（すなわち、関数ｆ（ｘ）＋ｇ（ｘ）に基づき入力信号レベルに応じて指示されるデューティ比）でパルス信号ＰＷＭ１を出力してスイッチング素子２２，２４をオン、オフする。
【００１８】
同様に、極性反転器４０で極性反転した入力信号に対して、関数ｆ（ｘ）を設定した関数発生器３８と関数ｇ（ｘ）を設定した関数発生器４６を並列に配置する。関数発生器３８からは関数ｆ（ｘ）に基づき、極性反転した入力信号レベルに応じたデューティ比情報が出力され、関数発生器４６からは関数ｇ（ｘ）に基づき、極性反転した入力信号レベルに応じたデューティ比情報が出力される。加算器４８は両デューティ比情報を加算する。この加算は関数ｆ（−ｘ）＋ｇ（−ｘ）の特性を使用することに相当する。ＰＷＭ回路３４は該加算されたデューティ比情報で指示されるデューティ比（すなわち関数ｆ（−ｘ）＋ｇ（−ｘ）に基づき入力信号レベルに応じて指示されるデューティ比）でパルス信号ＰＷＭ２を出力してスイッチング素子２６，２８をオン、オフする。
【００１９】
上記関数ｇ（ｘ）は関数ｆ（ｘ）にオフセットを与えるための関数であり、次の特性を有する偶関数である。
（Ａ）関数ｆ（ｘ）が図１２（ａ）に実線で示す特性（すなわち、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）を保持し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性）である場合：
このとき、関数ｇ（ｘ）は、図１２（ｂ）に示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）から正の所定値α％（αは５０よりも小さな正の値）まで直線状に順次増加し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が正の所定値α％から最小値（０％）まで直線状に順次減少する一次特性の偶関数（ｙ＝ａ｜ｘ｜、ａは定数）である。
（Ｂ）関数ｆ（ｘ）が図１３（ａ）に実線で示す特性（すなわち入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性）である場合：
このとき、関数ｇ（ｘ）は、図１３（ｂ）に示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）から負の所定値−α％（αは５０よりも小さな正の値）まで曲線状に順次減少し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が負の所定値−α％から最小値（０％）まで曲線状に順次増加する例えば二次特性の偶関数（ｙ＝ｂｘ２−α、ｂは定数
）である。
【００２０】
関数ｇ（ｘ）として上記特性（Ａ）または（Ｂ）の偶関数を使用することにより、加算器４４から出力されるデューティ比情報の特性（すなわちｆ（ｘ）＋ｇ（ｘ）の特性）は図１２（ｃ）または図１３（ｃ）に実線で示す特性となる。この特性は次の特徴を有する。
・入力信号のレベルが負の所定の最大値−Ｖのときにデューティ比が最小値（０％）である。
・入力信号のレベルが正の所定の最大値＋Ｖのときにデューティ比が最大値（１００％）である。
・入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで、入力信号レベル０で折れ曲がる直線状に（図１２（ｃ）の場合）、または曲線状に（図１３（ｃ）の場合）順次増加する。
・入力信号のレベルが０のときのデューティ比が５０％以下の所定値（図１２（ｃ）の場合はα％、図１３（ｃ）の場合は（５０−α）％で、例えば１０％）である。
・入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい。
【００２１】
同様に、加算器４８から出力されるデューティ比情報の特性（すなわちｆ（−ｘ）＋ｇ（−ｘ）の特性）は図１２（ｃ）または図１３（ｃ）に点線で示す特性となる。この特性は次の特徴を有する。
・入力信号のレベルが負の所定の最大値−Ｖのときにデューティ比が最大値（１００％）である。
・入力信号のレベルが正の所定の最大値＋Ｖのときにデューティ比が最小値（０％）である。
・入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最大値（１００％）から最小値（０％）まで、入力信号レベル０で折れ曲がる直線状に（図１２（ｃ）の場合）、または曲線状に（図１３（ｃ）の場合）順次減少する。
・入力信号のレベルが０のときのデューティ比が５０％以下の所定値（図１２（ｃ）の場合はα％、図１３（ｃ）の場合は（５０−α）％）である。
・入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときの該入力信号のレベルに対するデューティ比の減少率の方よりも大きい。
【００２２】
そして、加算器４４から出力されるデューティ比情報の特性ｆ（ｘ）＋ｇ（ｘ）と、加算器４８から出力されるデューティ比情報の特性ｆ（−ｘ）＋ｇ（−ｘ）は、入力信号のレベル０で相互に線対称の特性である。
【００２３】
関数ｆ（ｘ）、ｇ（ｘ）として図１２（ｃ）または図１３（ｃ）の特性を使用した場合の図１１の入力ｘと出力ｙ（スピーカ端子Ｐ３，Ｐ４間の出力）の関係を式で示すと次のようになる。オフセット関数ｇ（ｘ）を使用しない場合に、入力ｘがＫ倍に増幅されて出力ｙになるものとする。すなわち、
ｙ＝Ｋ｛ｆ（ｘ）−ｆ（−ｘ）｝＝Ｋｘ ・・・（１）
である。一方、オフセット関数ｇ（ｘ）を使用した場合の出力ｙは、
ｙ＝Ｋ〔ｆ（ｘ）＋ｇ（ｘ）−｛ｆ（−ｘ）＋ｇ（−ｘ）｝〕 ・・・（２）
となる。ここで、関数ｇ（ｘ）は偶関数であるから
ｇ（ｘ）＝ｇ（−ｘ）
である。その結果（２）式は
ｙ＝Ｋ｛ｆ（ｘ）−ｆ（−ｘ）｝
＝Ｋｘ ・・・（３）
となる。したがって、オフセット関数ｇ（ｘ）はキャンセルされ、出力ｙには現れない。
【００２４】
一方、オフセット関数ｇ（ｘ）を使用したので、入力ｘ＝０のときにパルス信号ＰＷＭ１，ＰＷＭ２はデューティ比はα％（図１２（ｃ）の場合）または（５０−α）％（図１３（ｃ）の場合）であり、細いパルスとなるのを回避することができる。したがって、入力信号が微小レベル時のリニアリティが良好となる。入力ｘのレベルが負の所定の最大値−Ｖ付近のときはパルス信号ＰＷＭ１はデューティ比が０％付近となり（図１２（ｃ）または図１３（ｃ）の実線）、また入力ｘのレベルが正の所定の最大値Ｖ付近のときはパルス信号ＰＷＭ２はデューティ比が０％付近となり（図１２（ｃ）または図１３（ｃ）の点線）、いずれも細いパルスとなるが、そのような大レベル入力は通常使われないし、使われたとしても大レベル時には一般に歪が大きくなる傾向があるので、この細いパルスによるリニアリティの悪化の影響は無視できる。また、オフセット関数ｇ（ｘ）のデューティ比は入力ｘのレベルが正負各方向に大きくなるにつれてしだいに小さくなり、入力ｘが所定の最大値±Ｖのときに０％となるので、関数ｆ（ｘ）＋ｇ（ｘ）またはｆ（−ｘ）＋ｇ（−ｘ）は、入力ｘが最大値±Ｖに至る途中でデューティ比が１００％にクリップすることがなく、クリップによる新たな歪みの発生もない。
【００２５】
以上、この発明の基本的な考えを説明したが、図１１の構成のままではパルス信号ＰＷＭ１，ＰＷＭ２が同相で発生し、入力信号が微小レベル時にスイッチング素子が細いパルスで駆動されることになる。そこで、パルス信号ＰＷＭ１，ＰＷＭ２が同相で発生しないように、相互に位相をずらす必要がある。図１に示すこの発明の実施の形態は、前述した図１１の回路においてパルス信号ＰＷＭ１，ＰＷＭ２を相互に位相を１８０°ずらす処理を施したものである。すなわち、図１の回路は図１１の回路に対して、関数ｆ（ｘ）を設定した関数発生器３８を関数−ｆ（ｘ）を設定した関数発生器３８’に変更し、関数ｇ（ｘ）を設定した関数発生器４６を関数−ｇ（ｘ）を設定した関数発生器４６’に変更し、ｆ（ｘ）＋ｇ（ｘ）の演算をする加算器４８を１００（％）−（ｆ（ｘ）＋ｇ（ｘ））の演算をする加算器４８’に変更し、さらにＰＷＭ回路３４の出力をインバータ５０で反転して出力パルスＰＷＭ２としたものである。
【００２６】
図１４は図１の回路における上記位相をずらす処理の過程を示したものである。ここでは入力ｘ＝０のときの状態を示す。図１４において（ａ）はＰＷＭ回路３２の出力パルスＰＷＭ１であり、デューティ比はα％（図１２（ｃ）の特性を使用した場合。図１３（ｃ）の特性を使用した場合は（５０−α）％）である。（ｂ）は位相ずらし処理がないときのＰＷＭ回路３４の出力パルスＰＷＭ２であり、デューティ比は同じくα％（図１３（ｃ）の特性を使用した場合は（５０−α）％）である。位相ずらし処理がないので、パルス信号ＰＷＭ１，ＰＷＭ２は同相で発生されている。（ｃ）は図１においてインバータ５０がない場合のＰＷＭ回路３４の出力パルスＰＷＭ２である。図１１の加算器４８の演算ｆ（ｘ）＋ｇ（ｘ）を、図１の加算器４８では１００（％）−（ｆ（ｘ）＋ｇ（ｘ））の演算をするように変更したので、パルス信号ＰＷＭ２のデューティ比は（１００−α）％（図１３（ｃ）の特性を使用した場合は（５０＋α）％）となる。なお（ａ），（ｂ），（ｃ）の各パルス信号（“Ｈ”レベルの部分）はそれぞれ図１４に「ＰＷＭ波の１周期」として示した区間の中央のタイミングを中心にその前後で対称波形となるようにパルス幅が変動して（すなわち該中央のタイミングを中心にパルス幅が広がりまたは狭まって）デューティ比が変化する。（ｄ）はインバータ５０を追加した図１の回路によるパルス信号ＰＷＭ２である。この（ｄ）のパルス信号（“Ｈ”レベルの部分）は図１４に「ＰＷＭ波の１周期」として示した区間の端のタイミングを中心にその前後で対称波形となるようにパルス幅が変動して（すなわち該端のタイミングを中心にパルス幅が広がりまたは狭まって）デューティ比が変化する。（ｄ）によれば、パルス信号ＰＷＭ２のデューティ比は（ｂ）のパルス信号ＰＷＭ２と同じα％（図１３（ｃ）の特性を使用した場合は（５０−α）％）であり、しかも（ａ）のパルス信号ＰＷＭ１に対して位相が１８０°ずらされている。このようにして作成した（ａ）のパルス信号ＰＷＭ１と（ｄ）のパルス信号ＰＷＭ２を使用することにより、スイッチング素子２２，２６が同時にオンしたり、スイッチング素子２４，２８が同時にオンすることがなくなり、入力信号が微小レベル時にスイッチング素子２２，２４，２６，２８が細いパルスで駆動されるのが回避され、リニアリティが改善される。
【００２７】
図１４の位相ずらし処理の過程における入力信号レベル対デューティ比特性の変化を図１２，図１３の（ｄ）、（ｅ）にそれぞれ示す。なお、図１２，図１３の（ａ）〜（ｃ）の動作は図１１の基本構成および図１の実施の形態に共通である。図１２，図１３において（ｄ）の実線は（ｃ）の実線のパルス信号ＰＷＭ１の特性であり、点線は図１においてインバータ５０がない場合のパルス信号ＰＷＭ２の特性である。実線の特性によるパルス信号ＰＷＭ１と点線の特性によるパルス信号ＰＷＭ２は同相である。（ｅ）の実線は（ｄ）の実線のパルス信号ＰＷＭ１の特性であり、点線はインバータ５０を追加した図１の回路そのものによるパルス信号ＰＷＭ２の特性である。実線の特性によるパルス信号ＰＷＭ１と点線の特性によるパルス信号ＰＷＭ２は互いに逆相（位相差１８０°）である。
【００２８】
図１の回路による入力信号の各レベル時の動作を図１５〜図１８を参照して説明する。図１５は入力信号レベルが０のときの動作である。このとき（ａ），（ｂ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比はともにα％（図１２（ｅ）の特性を使用した場合。図１３（ｅ）の特性を使用した場合は（５０−α）％）である。したがって、スピーカ３０には（ｃ）に示すように正負各極性の電圧が同一パルス幅で交互に印加され、スピーカ電流は（ｄ）に示すように正負各方向に交互に流れる（平均値は０）。（ｃ）のスピーカに印加される電圧はスイッチング素子の応答遅れにより波形が鈍るが、デューティ比α％（図１３（ｅ）の特性を使用した場合は（５０−α）％）を十分大きな値に設定しているので、電源電圧Ｖｄｄ，Ｖｓｓに達している。
【００２９】
図１６は入力信号が正極性で中レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて大きくなる。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて小さくなるが、十分な値は確保されている。また、パルス信号ＰＷＭ１，ＰＷＭ２は同時に“Ｈ”レベルにはならない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。
【００３０】
図１７は入力信号が負極性で中レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて小さくなるが、十分な値は確保されている。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて大きくなる。また、パルス信号ＰＷＭ１，ＰＷＭ２は同時に“Ｈ”レベルにはならない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。
【００３１】
図１８は入力信号が正極性で微小レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて僅かに大きくなる。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて僅かに小さくなる。このため、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差は小さいが、パルス信号ＰＷＭ１，ＰＷＭ２は相互に位相が１８０°ずれており同時には“Ｈ”レベルにはならないので、スイッチング素子は細いパルスで駆動されることはない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。入力信号が負極性で微小レベル時も同様に、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差は小さいが、パルス信号ＰＷＭ１，ＰＷＭ２は相互に位相が１８０°ずれており同時には“Ｈ”レベルにはならないので、スイッチング素子は細いパルスで駆動されることはない。したがって、スピーカ３０に印加される電圧は電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０にはパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。このようにして、入力信号が微小レベル時にリニアリティのよい出力が得られる。よって、出力を入力にフィードバックして誤差の抑圧を行う必要もなくなる。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態を示す回路図である。
【図２】フルブリッジＤ級アンプの一般的な構成を示す回路図である。
【図３】特許文献１，２に記載された変調方法による０レベル入力時の波形図である。
【図４】特許文献１，２に記載された変調方法による正極性中レベル入力時の波形図である。
【図５】特許文献１，２に記載された変調方法による負極性中レベル入力時の波形図である。
【図６】特許文献３に記載された変調方法による０レベル入力時の波形図である。
【図７】特許文献３に記載された変調方法による正極性中レベル入力時の波形図である。
【図８】特許文献３に記載された変調方法による負極性中レベル入力時の波形図である。
【図９】特許文献１，２に記載された変調方法による正極性微小レベル入力時の波形図である。
【図１０】特許文献３に記載された変調方法による正極性微小レベル入力時の波形図である。
【図１１】図１に示すこの発明の実施の形態の基本的な考えを説明するための回路図である。
【図１２】図１および図１１の回路で使用する入力信号レベル対デューティ比特性の説明図である。
【図１３】図１および図１１の回路で使用する別の入力信号レベル対デューティ比特性の説明図である。
【図１４】図１の回路における上記位相をずらす処理の過程を示す波形図である。
【図１５】図１の回路における入力信号が０レベル入力時の動作波形図である。
【図１６】図１の回路における入力信号が正極性中レベル時の動作波形図である。
【図１７】図１の回路における入力信号が負極性中レベル時の動作波形図である。
【図１８】図１の回路における入力信号が正極性微小レベル時の動作波形図である。
【符号の説明】
【００３３】
２２…第１のスイッチング素子、２４…第２のスイッチング素子、２６…第３のスイッチング素子、２８…第４のスイッチング素子、３０…スピーカ（電気音響変換器）、３２…第１のＰＷＭ回路、３４…第２のＰＷＭ回路、Ｖｄｄ，Ｖｓｓ…直流電源、Ｐ３，Ｐ４…接続端子、ＰＷＭ１…第１のパルス信号、ＰＷＭ２…第２のパルス信号
【技術分野】
【０００１】
この発明は、フルブリッジ方式Ｄ級アンプの改良に関し、入力信号が微小レベル時のリニアリティを改善したものである。
【背景技術】
【０００２】
フルブリッジＤ級アンプは、フルブリッジ接続されたスイッチング素子を、入力オーディオ信号の信号レベルに応じてパルス幅変調された所定周波数（高周波）のパルス信号（ＰＷＭ信号）でオン、オフスイッチングして、該フルブリッジ回路に負荷として接続されている電気音響変換器を駆動するものである。図２はフルブリッジＤ級アンプの一般的な構成を示す。直流電源Ｖｄｄ・Ｖｓｓ間には、スイッチング素子１０，１２による直列接続回路とスイッチング素子１４，１６による直列接続回路がそれぞれ接続されている。スイッチング素子１０，１２の中間点に連結された接続端子Ｐ１とスイッチング素子１４，１６の中間点に連結された接続端子Ｐ２間にはローパスフィルタ１８を介してスピーカ２０が接続されている。スイッチング素子１０，１２は入力信号のレベルに応じたデューティ比を有する第１のＰＷＭ信号（パルス信号ＰＷＭ１）により互いに逆方向にオン、オフされる。すなわち、スイッチング素子１０がオンのときはスイッチング素子１２はオフ、スイッチング素子１０がオフのときはスイッチング素子１２はオンされる。スイッチング素子１４，１６は入力信号のレベルに応じたデューティ比を有する第２のＰＷＭ信号（パルス信号ＰＷＭ２）により互いに逆方向にオン、オフされる。すなわち、スイッチング素子１４がオンのときはスイッチング素子１６はオフ、スイッチング素子１４がオフのときはスイッチング素子１６はオンされる。
【０００３】
入力信号のレベルに対するパルス信号ＰＷＭ１，ＰＷＭ２の変調方法として従来より様々な方法が提案されている。図３〜図５は特許文献１，２に記載された変調方法を示す。図３は入力信号レベルが０のときの状態を示す。このとき、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比は（ａ），（ｂ）に示すようにともに５０％で同相である。したがって、スピーカ２０の両端は（ｃ）に示すように同電位となり、スピーカ２０には（ｄ）に示すように電流は流れない。図４は入力信号が正極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように５０％より大きくなり、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように５０％より小さくなる。したがって、スピーカ２０には（ｃ）に示すように入力信号の正極性レベルに応じた正極性のパルス電圧が印加され、（ｄ）に示すように正方向にスピーカ電流が流れる。図５は入力信号が負極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように５０％より小さくなり、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように５０％より大きくなる。したがって、スピーカ２０には（ｃ）に示すように入力信号の負極性レベルに応じた負極性のパルス電圧が印加され、（ｄ）に示すように負方向にスピーカ電流が流れる。
【０００４】
図６〜図８は特許文献３に記載された変調方法を示す。この変調方法はパルス信号ＰＷＭ１，ＰＷＭ２を位相を相互に１８０°ずらして発生させる。図６は入力信号が０のときの状態を示す。このとき、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比は（ａ），（ｂ）に示すように互いに等しい。したがって、スピーカ２０には（ｃ）に示すように正負各極性の電圧が同一パルス幅で交互に印加され、スピーカ電流は（ｄ）に示すように正負各方向に交互に流れる（平均値は０）。図７は入力信号が正極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は（ａ）に示すように０レベル時よりも増大する。また、パルス信号ＰＷＭ２のデューティ比は０レベル時よりも減少し、入力信号があるレベル以上ではパルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように０％を保持する。したがって、スピーカ２０には（ｃ）に示すように入力信号の正極性レベルに応じた正極性のパルスが印加され、（ｄ）に示すように正方向にスピーカ電流が流れる。図８は入力信号が負極性で中レベル時の状態を示す。このとき、パルス信号ＰＷＭ１のデューティ比は減少し、入力信号があるレベル以上ではパルス信号ＰＷＭ１のデューティ比は（ａ）に示すように０％を保持する。また、パルス信号ＰＷＭ２のデューティ比は（ｂ）に示すように増大する。したがって、スピーカ２０には（ｃ）に示すように入力信号の負極性レベルに応じた負極性のパルス電圧が印加され、（ｄ）に示すように負方向にスピーカ電流が流れる。
【０００５】
【特許文献１】特開２００５−５７５１９号公報（図１２）
【特許文献２】特開２００５−２１０２８０号公報（図３）
【特許文献３】特開２００６−４２２９６（図２〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記従来技術によれば、入力信号が微小レベル時の入力対出力特性のリニアリティが悪い問題があった。図９は図３〜図５の変調方法で入力信号が正極性で微小レベル時の動作を示す。このとき、図９の（ａ），（ｂ）によれば、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比の差は小さく、原理的には（ｃ）に点線で示すようにスピーカ２０にこのデューティ比の差に応じた細いパルスの時間分だけ電源電圧が印加される。しかし、実際にはスイッチング素子の応答遅れにより、スピーカ２０に印加される電圧波形は（ｃ）に実線で示すように鈍り、電源電圧まで達しない。このため、スピーカ２０に流れる電流値は（ｄ）に点線で示す理想的な値に対して（ｄ）に実線で示すように小さくなり誤差が生じていた。入力信号が負極性で微小レベル時も同様の問題を生じていた。そこで、従来は出力を入力にフィードバックすることにより誤差を抑圧してリニアリティの改善をしていた。
【０００７】
図１０は図６〜図８の変調方法で入力信号が正極性で微小レベル時の動作を示す。このとき、図１０の（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比が小さくなる。原理的には（ｃ）に点線の負側パルスで示すようにスピーカ２０にこのデューティ比に応じた細いパルスの時間分だけ電源電圧が印加される。しかし、実際にはスイッチング素子の応答遅れにより、スピーカ２０に印加される電圧波形は（ｃ）に実線の負側パルスで示すように鈍り、電源電圧まで達しない。このため、スピーカ２０に流れる電流値は（ｄ）に点線で示す理想的な値に対して（ｄ）に実線で示すように大きくなり誤差が生じていた。入力信号が負極性で微小レベル時も同様の問題を生じていた。
【０００８】
この発明は前記従来の技術における問題点を解決して、入力信号が微小レベル時のリニアリティを改善したフルブリッジ方式Ｄ級アンプを提供しようとするものである。
【課題を解決するための手段】
【０００９】
この発明のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から０まで変化するときにデューティ比が所定の最小値を保持し、入力信号のレベルが０から正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から正の所定値まで順次増加し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記正の所定値から０％まで順次減少する所定の偶関数とを加算合成した特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値を保持する第２の特性と、前記所定の偶関数とを加算合成した特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１０】
この発明の別のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から正の所定の最大値まで変化するときにデューティ比が所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から負の所定値まで順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記負の所定値から０％まで順次増加する所定の偶関数とを加算合成した特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少する第２の特性と、前記所定の偶関数とを加算合成した特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１１】
この発明によれば、第１，第２のＰＷＭ回路が第１，第２のパルス信号を生成するのに使用する各入力信号レベル対デューティ比特性は、偶関数でオフセットを与えた特性であるので、入力信号が微小レベル時にスイッチング素子は細いパルスで駆動されなくなる。したがって、入力信号が微小レベル時のリニアリティが改善される。しかも、オフセット関数は偶関数なので、第１，第２のパルス信号を加算合成する課程でキャンセルされて出力には現れない。偶関数としては例えば一次特性または二次特性を使用できる。なお、第１のパルス信号は入力信号レベルが負の所定の最大値付近のときにデューティ比が小さくなり、また第２のパルス信号は入力信号のレベルが正の所定の最大値付近のときにデューティ比が小さくなり、これらの場合はいずれかのスイッチング素子が細いパルスで駆動されることになるが、入力信号のレベルが最大値付近のところは通常使われないし、使われたとしても大レベル時には一般に（つまりこの細いパルスが原因でなく）歪が大きくなる傾向があるので、この細いパルスによるリニアリティの悪化の影響は無視できる。
【００１２】
この発明のＤ級アンプは、直流電源に直列接続された第１，第２のスイッチング素子と、前記直流電源に直列接続された第３，第４のスイッチング素子と、前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から前記所定の最大値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい特性であり、前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが前記正の所定の最大値のときにデューティ比が前記所定の最小値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の前記所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の減少率よりも大きい特性であり、前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているものである。
【００１３】
この発明によれば、第１のパルス信号は入力信号レベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値となり、第２のパルス信号は入力信号のレベルが負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが正の所定の最大値のときにデューティ比が前記所定の最小値となり、しかも第１，第２のスイッチング素子が同時にオンせず、かつ第３，第４のスイッチング素子が同時にオンしないように第１，第２のパルス信号の位相が相互にずらされているので、入力信号が微小レベル時に第１〜第４のスイッチング素子は細いパルスで駆動されない。したがって、入力信号が微小レベル時のリニアリティが改善される。
【発明を実施するための最良の形態】
【００１４】
この発明の実施の形態を説明する。はじめに、この実施の形態の基本的な考えを図１１の回路とその動作を示す図１２（ａ）〜（ｃ）並びに図１３（ａ）〜（ｃ）を参照して説明する。図１１において、直流電源Ｖｄｄ（正電位）・Ｖｓｓ（負電位または接地電位）間には、スイッチング素子２２，２４による直列接続回路とスイッチング素子２６，２８による直列接続回路がそれぞれ接続されている。スイッチング素子２２，２４，２６，２８はパワーＭＯＳＦＥＴ等で構成される。スイッチング素子２２，２４の中間点に連結された接続端子Ｐ３とスイッチング素子２６，２８の中間点に連結された接続端子Ｐ４間にはスピーカ３０が直結され、いわゆるフィルタレスＤ級アンプを構成している。スイッチング素子２２，２４はＰＷＭ回路３２から出力されるパルス信号ＰＷＭ１により互いに逆方向にオン、オフされる。すなわち、スイッチング素子２０がオンされるときはスイッチング素子２２はオフされ、スイッチング素子２０がオフされるときはスイッチング素子２２はオンされる。スイッチング素子２６，２８はＰＷＭ回路３４から出力されるパルス信号ＰＷＭ２により互いに逆方向にオン、オフされる。すなわち、スイッチング素子２６がオンされるときはスイッチング素子２８はオフされ、スイッチング素子２６がオフされるときはスイッチング素子２８はオンされる。
【００１５】
従来のＤ級アンプは、関数発生器３６に入力信号レベル対デューティ比特性の関数ｆ（ｘ）を設定し、該関数発生器３６から該関数ｆ（ｘ）に基づき入力信号レベルに応じたデューティ比情報を出力し、ＰＷＭ回路３２は該デューティ比情報で指示されるデューティ比で所定周波数（高周波）の第１のＰＷＭ信号（パルス信号ＰＷＭ１）を出力してスイッチング素子２２，２４をオン、オフする。また、極性反転器４０で入力信号を極性反転した信号を作成し、関数発生器３８に上記と同じ入力信号レベル対デューティ比特性の関数ｆ（ｘ）を設定し、該関数発生器３８から該関数ｆ（ｘ）に基づき、前記極性反転した入力信号レベルに応じたデューティ比情報を出力し（極性反転器４０と関数発生器３８の組合せは関数ｆ（−ｘ）を使用することに相当）、ＰＷＭ回路３４は該デューティ比情報で指示されるデューティ比で、第１のＰＷＭ信号（パルス信号ＰＷＭ１）に同期して第２のＰＷＭ信号（パルス信号ＰＷＭ２）を出力してスイッチング素子２６，２８をオン、オフする。
【００１６】
上記関数ｆ（ｘ）は、例えば図１２（ａ）に実線で示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）を保持し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性とすることができる。あるいは、関数ｆ（ｘ）は、図１３（ａ）に実線で示すように、入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性とすることができる。いずれの特性を使用する場合も、極性反転器４０と関数発生器３８の組合せで構成される関数ｆ（−ｘ）は関数ｆ（ｘ）に対し入力信号のレベル０を軸として線対称である。
【００１７】
以下に説明する実施の形態では、上記関数ｆ（ｘ）とは別に入力信号レベル対デューティ比特性のオフセット関数ｇ（ｘ）（関数ｆ（ｘ）にオフセットを与えるための偶関数）を設定する。すなわち、図１１に示すように、入力信号に対して、関数ｆ（ｘ）を設定した関数発生器３６と関数ｇ（ｘ）を設定した関数発生器４２を並列に配置する。関数発生器３６からは関数ｆ（ｘ）に基づき入力信号レベルに応じたデューティ比情報が出力され、関数発生器４２からは関数ｇ（ｘ）に基づき入力信号レベルに応じたデューティ比情報が出力される。加算器４４は両デューティ比情報を加算する。この加算は関数ｆ（ｘ）＋ｇ（ｘ）の特性を使用することに相当する。ＰＷＭ回路３２は該加算されたデューティ比情報で指示されるデューティ比（すなわち、関数ｆ（ｘ）＋ｇ（ｘ）に基づき入力信号レベルに応じて指示されるデューティ比）でパルス信号ＰＷＭ１を出力してスイッチング素子２２，２４をオン、オフする。
【００１８】
同様に、極性反転器４０で極性反転した入力信号に対して、関数ｆ（ｘ）を設定した関数発生器３８と関数ｇ（ｘ）を設定した関数発生器４６を並列に配置する。関数発生器３８からは関数ｆ（ｘ）に基づき、極性反転した入力信号レベルに応じたデューティ比情報が出力され、関数発生器４６からは関数ｇ（ｘ）に基づき、極性反転した入力信号レベルに応じたデューティ比情報が出力される。加算器４８は両デューティ比情報を加算する。この加算は関数ｆ（−ｘ）＋ｇ（−ｘ）の特性を使用することに相当する。ＰＷＭ回路３４は該加算されたデューティ比情報で指示されるデューティ比（すなわち関数ｆ（−ｘ）＋ｇ（−ｘ）に基づき入力信号レベルに応じて指示されるデューティ比）でパルス信号ＰＷＭ２を出力してスイッチング素子２６，２８をオン、オフする。
【００１９】
上記関数ｇ（ｘ）は関数ｆ（ｘ）にオフセットを与えるための関数であり、次の特性を有する偶関数である。
（Ａ）関数ｆ（ｘ）が図１２（ａ）に実線で示す特性（すなわち、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）を保持し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性）である場合：
このとき、関数ｇ（ｘ）は、図１２（ｂ）に示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）から正の所定値α％（αは５０よりも小さな正の値）まで直線状に順次増加し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が正の所定値α％から最小値（０％）まで直線状に順次減少する一次特性の偶関数（ｙ＝ａ｜ｘ｜、ａは定数）である。
（Ｂ）関数ｆ（ｘ）が図１３（ａ）に実線で示す特性（すなわち入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで直線状に順次増加する特性）である場合：
このとき、関数ｇ（ｘ）は、図１３（ｂ）に示すように、入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときにデューティ比が最小値（０％）から負の所定値−α％（αは５０よりも小さな正の値）まで曲線状に順次減少し、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときにデューティ比が負の所定値−α％から最小値（０％）まで曲線状に順次増加する例えば二次特性の偶関数（ｙ＝ｂｘ２−α、ｂは定数
）である。
【００２０】
関数ｇ（ｘ）として上記特性（Ａ）または（Ｂ）の偶関数を使用することにより、加算器４４から出力されるデューティ比情報の特性（すなわちｆ（ｘ）＋ｇ（ｘ）の特性）は図１２（ｃ）または図１３（ｃ）に実線で示す特性となる。この特性は次の特徴を有する。
・入力信号のレベルが負の所定の最大値−Ｖのときにデューティ比が最小値（０％）である。
・入力信号のレベルが正の所定の最大値＋Ｖのときにデューティ比が最大値（１００％）である。
・入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最小値（０％）から最大値（１００％）まで、入力信号レベル０で折れ曲がる直線状に（図１２（ｃ）の場合）、または曲線状に（図１３（ｃ）の場合）順次増加する。
・入力信号のレベルが０のときのデューティ比が５０％以下の所定値（図１２（ｃ）の場合はα％、図１３（ｃ）の場合は（５０−α）％で、例えば１０％）である。
・入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい。
【００２１】
同様に、加算器４８から出力されるデューティ比情報の特性（すなわちｆ（−ｘ）＋ｇ（−ｘ）の特性）は図１２（ｃ）または図１３（ｃ）に点線で示す特性となる。この特性は次の特徴を有する。
・入力信号のレベルが負の所定の最大値−Ｖのときにデューティ比が最大値（１００％）である。
・入力信号のレベルが正の所定の最大値＋Ｖのときにデューティ比が最小値（０％）である。
・入力信号のレベルが負の所定の最大値−Ｖから正の所定の最大値＋Ｖまで変化するときにデューティ比が最大値（１００％）から最小値（０％）まで、入力信号レベル０で折れ曲がる直線状に（図１２（ｃ）の場合）、または曲線状に（図１３（ｃ）の場合）順次減少する。
・入力信号のレベルが０のときのデューティ比が５０％以下の所定値（図１２（ｃ）の場合はα％、図１３（ｃ）の場合は（５０−α）％）である。
・入力信号のレベルが負の所定の最大値−Ｖから０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から正の所定の最大値＋Ｖまで変化するときの該入力信号のレベルに対するデューティ比の減少率の方よりも大きい。
【００２２】
そして、加算器４４から出力されるデューティ比情報の特性ｆ（ｘ）＋ｇ（ｘ）と、加算器４８から出力されるデューティ比情報の特性ｆ（−ｘ）＋ｇ（−ｘ）は、入力信号のレベル０で相互に線対称の特性である。
【００２３】
関数ｆ（ｘ）、ｇ（ｘ）として図１２（ｃ）または図１３（ｃ）の特性を使用した場合の図１１の入力ｘと出力ｙ（スピーカ端子Ｐ３，Ｐ４間の出力）の関係を式で示すと次のようになる。オフセット関数ｇ（ｘ）を使用しない場合に、入力ｘがＫ倍に増幅されて出力ｙになるものとする。すなわち、
ｙ＝Ｋ｛ｆ（ｘ）−ｆ（−ｘ）｝＝Ｋｘ ・・・（１）
である。一方、オフセット関数ｇ（ｘ）を使用した場合の出力ｙは、
ｙ＝Ｋ〔ｆ（ｘ）＋ｇ（ｘ）−｛ｆ（−ｘ）＋ｇ（−ｘ）｝〕 ・・・（２）
となる。ここで、関数ｇ（ｘ）は偶関数であるから
ｇ（ｘ）＝ｇ（−ｘ）
である。その結果（２）式は
ｙ＝Ｋ｛ｆ（ｘ）−ｆ（−ｘ）｝
＝Ｋｘ ・・・（３）
となる。したがって、オフセット関数ｇ（ｘ）はキャンセルされ、出力ｙには現れない。
【００２４】
一方、オフセット関数ｇ（ｘ）を使用したので、入力ｘ＝０のときにパルス信号ＰＷＭ１，ＰＷＭ２はデューティ比はα％（図１２（ｃ）の場合）または（５０−α）％（図１３（ｃ）の場合）であり、細いパルスとなるのを回避することができる。したがって、入力信号が微小レベル時のリニアリティが良好となる。入力ｘのレベルが負の所定の最大値−Ｖ付近のときはパルス信号ＰＷＭ１はデューティ比が０％付近となり（図１２（ｃ）または図１３（ｃ）の実線）、また入力ｘのレベルが正の所定の最大値Ｖ付近のときはパルス信号ＰＷＭ２はデューティ比が０％付近となり（図１２（ｃ）または図１３（ｃ）の点線）、いずれも細いパルスとなるが、そのような大レベル入力は通常使われないし、使われたとしても大レベル時には一般に歪が大きくなる傾向があるので、この細いパルスによるリニアリティの悪化の影響は無視できる。また、オフセット関数ｇ（ｘ）のデューティ比は入力ｘのレベルが正負各方向に大きくなるにつれてしだいに小さくなり、入力ｘが所定の最大値±Ｖのときに０％となるので、関数ｆ（ｘ）＋ｇ（ｘ）またはｆ（−ｘ）＋ｇ（−ｘ）は、入力ｘが最大値±Ｖに至る途中でデューティ比が１００％にクリップすることがなく、クリップによる新たな歪みの発生もない。
【００２５】
以上、この発明の基本的な考えを説明したが、図１１の構成のままではパルス信号ＰＷＭ１，ＰＷＭ２が同相で発生し、入力信号が微小レベル時にスイッチング素子が細いパルスで駆動されることになる。そこで、パルス信号ＰＷＭ１，ＰＷＭ２が同相で発生しないように、相互に位相をずらす必要がある。図１に示すこの発明の実施の形態は、前述した図１１の回路においてパルス信号ＰＷＭ１，ＰＷＭ２を相互に位相を１８０°ずらす処理を施したものである。すなわち、図１の回路は図１１の回路に対して、関数ｆ（ｘ）を設定した関数発生器３８を関数−ｆ（ｘ）を設定した関数発生器３８’に変更し、関数ｇ（ｘ）を設定した関数発生器４６を関数−ｇ（ｘ）を設定した関数発生器４６’に変更し、ｆ（ｘ）＋ｇ（ｘ）の演算をする加算器４８を１００（％）−（ｆ（ｘ）＋ｇ（ｘ））の演算をする加算器４８’に変更し、さらにＰＷＭ回路３４の出力をインバータ５０で反転して出力パルスＰＷＭ２としたものである。
【００２６】
図１４は図１の回路における上記位相をずらす処理の過程を示したものである。ここでは入力ｘ＝０のときの状態を示す。図１４において（ａ）はＰＷＭ回路３２の出力パルスＰＷＭ１であり、デューティ比はα％（図１２（ｃ）の特性を使用した場合。図１３（ｃ）の特性を使用した場合は（５０−α）％）である。（ｂ）は位相ずらし処理がないときのＰＷＭ回路３４の出力パルスＰＷＭ２であり、デューティ比は同じくα％（図１３（ｃ）の特性を使用した場合は（５０−α）％）である。位相ずらし処理がないので、パルス信号ＰＷＭ１，ＰＷＭ２は同相で発生されている。（ｃ）は図１においてインバータ５０がない場合のＰＷＭ回路３４の出力パルスＰＷＭ２である。図１１の加算器４８の演算ｆ（ｘ）＋ｇ（ｘ）を、図１の加算器４８では１００（％）−（ｆ（ｘ）＋ｇ（ｘ））の演算をするように変更したので、パルス信号ＰＷＭ２のデューティ比は（１００−α）％（図１３（ｃ）の特性を使用した場合は（５０＋α）％）となる。なお（ａ），（ｂ），（ｃ）の各パルス信号（“Ｈ”レベルの部分）はそれぞれ図１４に「ＰＷＭ波の１周期」として示した区間の中央のタイミングを中心にその前後で対称波形となるようにパルス幅が変動して（すなわち該中央のタイミングを中心にパルス幅が広がりまたは狭まって）デューティ比が変化する。（ｄ）はインバータ５０を追加した図１の回路によるパルス信号ＰＷＭ２である。この（ｄ）のパルス信号（“Ｈ”レベルの部分）は図１４に「ＰＷＭ波の１周期」として示した区間の端のタイミングを中心にその前後で対称波形となるようにパルス幅が変動して（すなわち該端のタイミングを中心にパルス幅が広がりまたは狭まって）デューティ比が変化する。（ｄ）によれば、パルス信号ＰＷＭ２のデューティ比は（ｂ）のパルス信号ＰＷＭ２と同じα％（図１３（ｃ）の特性を使用した場合は（５０−α）％）であり、しかも（ａ）のパルス信号ＰＷＭ１に対して位相が１８０°ずらされている。このようにして作成した（ａ）のパルス信号ＰＷＭ１と（ｄ）のパルス信号ＰＷＭ２を使用することにより、スイッチング素子２２，２６が同時にオンしたり、スイッチング素子２４，２８が同時にオンすることがなくなり、入力信号が微小レベル時にスイッチング素子２２，２４，２６，２８が細いパルスで駆動されるのが回避され、リニアリティが改善される。
【００２７】
図１４の位相ずらし処理の過程における入力信号レベル対デューティ比特性の変化を図１２，図１３の（ｄ）、（ｅ）にそれぞれ示す。なお、図１２，図１３の（ａ）〜（ｃ）の動作は図１１の基本構成および図１の実施の形態に共通である。図１２，図１３において（ｄ）の実線は（ｃ）の実線のパルス信号ＰＷＭ１の特性であり、点線は図１においてインバータ５０がない場合のパルス信号ＰＷＭ２の特性である。実線の特性によるパルス信号ＰＷＭ１と点線の特性によるパルス信号ＰＷＭ２は同相である。（ｅ）の実線は（ｄ）の実線のパルス信号ＰＷＭ１の特性であり、点線はインバータ５０を追加した図１の回路そのものによるパルス信号ＰＷＭ２の特性である。実線の特性によるパルス信号ＰＷＭ１と点線の特性によるパルス信号ＰＷＭ２は互いに逆相（位相差１８０°）である。
【００２８】
図１の回路による入力信号の各レベル時の動作を図１５〜図１８を参照して説明する。図１５は入力信号レベルが０のときの動作である。このとき（ａ），（ｂ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比はともにα％（図１２（ｅ）の特性を使用した場合。図１３（ｅ）の特性を使用した場合は（５０−α）％）である。したがって、スピーカ３０には（ｃ）に示すように正負各極性の電圧が同一パルス幅で交互に印加され、スピーカ電流は（ｄ）に示すように正負各方向に交互に流れる（平均値は０）。（ｃ）のスピーカに印加される電圧はスイッチング素子の応答遅れにより波形が鈍るが、デューティ比α％（図１３（ｅ）の特性を使用した場合は（５０−α）％）を十分大きな値に設定しているので、電源電圧Ｖｄｄ，Ｖｓｓに達している。
【００２９】
図１６は入力信号が正極性で中レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて大きくなる。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて小さくなるが、十分な値は確保されている。また、パルス信号ＰＷＭ１，ＰＷＭ２は同時に“Ｈ”レベルにはならない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。
【００３０】
図１７は入力信号が負極性で中レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて小さくなるが、十分な値は確保されている。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて大きくなる。また、パルス信号ＰＷＭ１，ＰＷＭ２は同時に“Ｈ”レベルにはならない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。
【００３１】
図１８は入力信号が正極性で微小レベル時の動作である。このとき（ａ）に示すようにパルス信号ＰＷＭ１のデューティ比は図１５の入力信号レベル０の状態に比べて僅かに大きくなる。また、（ｂ）に示すようにパルス信号ＰＷＭ２のデューティ比は図１５の入力信号レベル０の状態に比べて僅かに小さくなる。このため、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差は小さいが、パルス信号ＰＷＭ１，ＰＷＭ２は相互に位相が１８０°ずれており同時には“Ｈ”レベルにはならないので、スイッチング素子は細いパルスで駆動されることはない。したがって、スピーカ３０に印加される電圧は（ｃ）に示すように電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０には（ｄ）に示すようにパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。入力信号が負極性で微小レベル時も同様に、パルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差は小さいが、パルス信号ＰＷＭ１，ＰＷＭ２は相互に位相が１８０°ずれており同時には“Ｈ”レベルにはならないので、スイッチング素子は細いパルスで駆動されることはない。したがって、スピーカ３０に印加される電圧は電源電圧Ｖｄｄ，Ｖｓｓに達し、スピーカ３０にはパルス信号ＰＷＭ１，ＰＷＭ２のデューティ比差に対応した電流が流れる。このようにして、入力信号が微小レベル時にリニアリティのよい出力が得られる。よって、出力を入力にフィードバックして誤差の抑圧を行う必要もなくなる。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態を示す回路図である。
【図２】フルブリッジＤ級アンプの一般的な構成を示す回路図である。
【図３】特許文献１，２に記載された変調方法による０レベル入力時の波形図である。
【図４】特許文献１，２に記載された変調方法による正極性中レベル入力時の波形図である。
【図５】特許文献１，２に記載された変調方法による負極性中レベル入力時の波形図である。
【図６】特許文献３に記載された変調方法による０レベル入力時の波形図である。
【図７】特許文献３に記載された変調方法による正極性中レベル入力時の波形図である。
【図８】特許文献３に記載された変調方法による負極性中レベル入力時の波形図である。
【図９】特許文献１，２に記載された変調方法による正極性微小レベル入力時の波形図である。
【図１０】特許文献３に記載された変調方法による正極性微小レベル入力時の波形図である。
【図１１】図１に示すこの発明の実施の形態の基本的な考えを説明するための回路図である。
【図１２】図１および図１１の回路で使用する入力信号レベル対デューティ比特性の説明図である。
【図１３】図１および図１１の回路で使用する別の入力信号レベル対デューティ比特性の説明図である。
【図１４】図１の回路における上記位相をずらす処理の過程を示す波形図である。
【図１５】図１の回路における入力信号が０レベル入力時の動作波形図である。
【図１６】図１の回路における入力信号が正極性中レベル時の動作波形図である。
【図１７】図１の回路における入力信号が負極性中レベル時の動作波形図である。
【図１８】図１の回路における入力信号が正極性微小レベル時の動作波形図である。
【符号の説明】
【００３３】
２２…第１のスイッチング素子、２４…第２のスイッチング素子、２６…第３のスイッチング素子、２８…第４のスイッチング素子、３０…スピーカ（電気音響変換器）、３２…第１のＰＷＭ回路、３４…第２のＰＷＭ回路、Ｖｄｄ，Ｖｓｓ…直流電源、Ｐ３，Ｐ４…接続端子、ＰＷＭ１…第１のパルス信号、ＰＷＭ２…第２のパルス信号
【特許請求の範囲】
【請求項１】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から０まで変化するときにデューティ比が所定の最小値を保持し、入力信号のレベルが０から正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から正の所定値まで順次増加し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記正の所定値から０％まで順次減少する所定の偶関数とを加算合成した特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値を保持する第２の特性と、前記所定の偶関数とを加算合成した特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【請求項２】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から正の所定の最大値まで変化するときにデューティ比が所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から負の所定値まで順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記負の所定値から０％まで順次増加する所定の偶関数とを加算合成した特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少する第２の特性と、前記所定の偶関数とを加算合成した特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【請求項３】
前記偶関数は一次特性または二次特性である請求項１または２記載のＤ級アンプ。
【請求項４】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から前記所定の最大値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが前記正の所定の最大値のときにデューティ比が前記所定の最小値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の前記所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の減少率よりも大きい特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【請求項１】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から０まで変化するときにデューティ比が所定の最小値を保持し、入力信号のレベルが０から正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から正の所定値まで順次増加し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記正の所定値から０％まで順次減少する所定の偶関数とを加算合成した特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値を保持する第２の特性と、前記所定の偶関数とを加算合成した特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【請求項２】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値から正の所定の最大値まで変化するときにデューティ比が所定の最小値から所定の最大値まで直線状に順次増加する第１の特性と、入力信号のレベルが前記負の所定の最大値から０まで変化するときにデューティ比が０％から負の所定値まで順次減少し、入力信号のレベルが０から前記正の所定の最大値まで変化するときにデューティ比が前記負の所定値から０％まで順次増加する所定の偶関数とを加算合成した特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで直線状に順次減少する第２の特性と、前記所定の偶関数とを加算合成した特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【請求項３】
前記偶関数は一次特性または二次特性である請求項１または２記載のＤ級アンプ。
【請求項４】
直流電源に直列接続された第１，第２のスイッチング素子と、
前記直流電源に直列接続された第３，第４のスイッチング素子と、
前記第１，第２のスイッチング素子の中間点と前記第３，第４のスイッチング素子の中間点間に電気音響変換器を接続する接続端子と、
前記第１のスイッチング素子を入力信号のレベルに応じたデューティ比を有する第１のパルス信号でオン、オフし、前記第２のスイッチング素子を前記第１のスイッチング素子がオンするときオフし、該第１のスイッチング素子がオフするときオンする第１のＰＷＭ回路と、
前記第３のスイッチング素子を前記入力信号のレベルに応じたデューティ比を有する第２のパルス信号でオン、オフし、前記第４のスイッチング素子を前記第３のスイッチング素子がオンするときオフし、該第３のスイッチング素子がオフするときオンする第２のＰＷＭ回路とを具備し、
前記第１のＰＷＭ回路が前記第１のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが負の所定の最大値のときにデューティ比が所定の最小値で、入力信号のレベルが正の所定の最大値のときにデューティ比が所定の最大値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最小値から前記所定の最大値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の増加率よりも、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の増加率の方が大きい特性であり、
前記第２のＰＷＭ回路が前記第２のパルス信号を生成するのに使用する入力信号レベル対デューティ比特性は、入力信号のレベルが前記負の所定の最大値のときにデューティ比が前記所定の最大値で、入力信号のレベルが前記正の所定の最大値のときにデューティ比が前記所定の最小値で、入力信号のレベルが前記負の所定の最大値から前記正の所定の最大値まで変化するときにデューティ比が前記所定の最大値から前記所定の最小値まで変化し、入力信号のレベルが０のときのデューティ比が５０％以下の前記所定値であり、入力信号のレベルが前記負の所定の最大値から０まで変化するときの該入力信号のレベルに対するデューティ比の減少率の方が、入力信号のレベルが０から前記正の所定の最大値まで変化するときの該入力信号のレベルに対するデューティ比の減少率よりも大きい特性であり、
前記入力信号のレベルに対する前記第１，第２のパルス信号のデューティ比特性が、該入力信号のレベル０で相互に線対称の特性であり、
前記第１，第３のスイッチング素子が同時にオンせず、かつ前記第２，第４のスイッチング素子が同時にオンしないように前記第１，第２のパルス信号の位相が相互にずらされているＤ級アンプ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−２７０９８９（Ｐ２００８−２７０９８９Ａ）
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願番号】特願２００７−１０８７３７（Ｐ２００７−１０８７３７）
【出願日】平成１９年４月１７日（２００７．４．１７）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願日】平成１９年４月１７日（２００７．４．１７）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
[ Back to top ]