D/Aコンバータ
【課題】アイドルトーンを抑制するとともに、オフセット電圧を高精度にキャンセルすることが可能なD/Aコンバータを提供する。
【解決手段】カレントDAC回路16とアナログLPF回路18との間に調整回路53を設ける。調整回路53は、デコーダ52と、カレントソースアレイ50と、減算器51とを含む。デコーダ52は、カレントソースアレイの選択数を入力し、カレントソースアレイの選択数の入力に基づいて、カレントソースアレイ50は駆動される。減算器51は、カレントDAC回路16の出力信号とカレントソースアレイ50の出力信号とを減算して加算器38に出力する。
【解決手段】カレントDAC回路16とアナログLPF回路18との間に調整回路53を設ける。調整回路53は、デコーダ52と、カレントソースアレイ50と、減算器51とを含む。デコーダ52は、カレントソースアレイの選択数を入力し、カレントソースアレイの選択数の入力に基づいて、カレントソースアレイ50は駆動される。減算器51は、カレントDAC回路16の出力信号とカレントソースアレイ50の出力信号とを減算して加算器38に出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータに関する。
【背景技術】
【0002】
現在、オーディオ機器や通信機器用のA/DコンバータあるいはD/Aコンバータには、オーバーサンプリングΔΣ変換方式が広く用いられている。特許文献1は従来のオーバーサンプリングD/Aコンバータの例が開示されている。
【特許文献1】特開平5−252044号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
一方、近年においては、特に広帯域高精度のΔΣコンバータが要求されている。
図15は、オーディオ用途の複数ビットのΔΣD/Aコンバータで生じるアイドルトーンを説明する図である。
【0004】
図15に示されるようにオーディオ帯域(20kHzまで)においては、量子化ノイズとしていわゆるアイドルトーンと呼ばれるノイズが発生することが知られている。
【0005】
このアイドルトーンを抑制するためにディザ信号と呼ばれる電圧信号を印加することが知られている。
【0006】
図16は、アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
ズ16に示されるようにアイドルトーンをオーディオ帯域外へ移動させることにより、帯域内における不要なノイズを除去することが可能である。
【0007】
図17は、デジタル信号をアナログ信号に変換してΔΣD/Aコンバータから出力される信号波形を説明する図である。
【0008】
図17(a)を参照して、理想的には差動出力信号として出力されるアナログ信号波形はVcomを基準レベルとして生成される振幅波形が出力されることになるが、上述したディザ信号を印加することによって図17(b)に示されるように、基準とする基準電圧Vcomに加えてディザ信号の印加に伴う微小なオフセット電圧Voffset(数mV)が加算されて差動出力信号が出力されることになる。
【0009】
このオフセット電圧Voffsetが加わることにより、たとえば別経路からアナログ信号を加算する場合に「ポツ音」と呼ばれる不要な音となって出力されることになる。その理由としては、オフセット電圧Voffsetの印加によって他の経路から加わるアナログ信号との電位差が生じてしまうことにより「ポツ音」として聞こえることになる。
【0010】
本発明は上記のような問題を解決するためになされたものであって、いわゆるアイドルトーンを抑制するとともに、オフセット電圧を高精度にキャンセルすることが可能なD/Aコンバータを提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の一実施例によれば、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータであって、デジタル信号の入力を受けて補間処理する補間フィルタと、補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュレータとを含む。さらに、ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを含む。ΔΣモジュレータは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受ける。デジタルアナログ変換部からローパスフィルタに出力するアナログ信号の出力レベルに対してディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに含む。
【発明の効果】
【0012】
この実施例によれば、ディザ信号の入力を受けてアイドルトーンをオーディオ帯域外に移動させることができる。また、オフセット電圧を減算することができるためディザ信号の入力に伴うノイズを除去することができる。
【発明を実施するための最良の形態】
【0013】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0014】
(実施の形態1)
図1は、オーバーサンプリングΔΣ変換方式のD/Aコンバータの一般的な構成を説明する概略ブロック図である。
【0015】
図1を参照して、オーバーサンプリングΔΣ変換方式のD/Aコンバータ1は、補間フィルタ5と、ΔΣ変換部10,20とを含む。
【0016】
ΔΣ変換部10,20は、それぞれ2チャンネル(R,L)に対応して設けられており、それぞれ出力信号OUTR,OUTLを出力する。
【0017】
Lチャンネル側に設けられたΔΣ変換部10は、ΔΣモジュール12と、DEM(Dynamic Element Matching)回路14とカレントDAC(Digital Analog Converter)回路16と、アナログLPF(Low Pass Filter)回路18とを含む。
【0018】
ΔΣ変換部20は、ΔΣ変換部10と同様の構成であり、ΔΣモジュール22と、DEM回路24と、カレントDAC回路26と、アナログLPF回路28とを含む。
【0019】
補間フィルタ5は、デジタル信号であるデータ入力によって得られる原データに基づき演算によって補間データを求めて、原データに補間データを挿入することにより周波数n・fSでオーバーサンプリングしたデジタル信号をΔΣモジュール12,22にそれぞれ出力する。
【0020】
ΔΣモジュール12,22は、オーバーサンプリングしたデジタル信号をノイズシェーピングしてDEM回路14,24を介してカレントDAC回路16,26にそれぞれ出力する。
【0021】
DEM回路14,24は、カレントDAC回路16,26の変換素子のばらつきを打ち消すように機能し、直線性を高める役割を果たすものであり、当該DEM回路によるDEM処理については、「Delta-Sigma Data Converters: Theory, Design and Simulation」(STEVEN R. NORSWORTHY, RICHARD SCHREIER, GABOR C. TEMES)(p251-260,1997)に記載されている。
【0022】
カレントDAC回路16,26は、ΔΣモジュール12,22より得られたΔΣ変調済のデジタル信号をD/A変換してアナログ信号をアナログLPF回路18,28にそれぞれ出力する。
【0023】
アナログLPF18,28は、カレントDAC回路16,26により得られたアナログ信号の高周波成分を除去してアナログ出力信号OUTR,OUTLをそれぞれ出力する。
【0024】
図2は、ΔΣモジュール12,22の構成を説明する図である。
図2を参照して、ΔΣモジュール12は、加算部30と、減算部32と、積分機能等を含む伝達関数部34および量子化部36から構成され、伝達関数部34は減算部32の出力である差分デジタル信号の積分等の処理を実行する。量子化部36は、伝達関数部34の出力を量子化してΔΣ変調済デジタル信号としてDEM回路14を介してカレントDAC回路16に出力する。
【0025】
また、量子化部36の出力は、減算部32に減算用デジタル信号としてフィードバックする。
【0026】
なお、伝達関数部34は、1/(n・fS)期間の積分処理等を行い1オーバーサンプリング時間の遅延処理の機能を備える。
【0027】
そして、減算部32は、加算部30を介して補間フィルタ5から得られたデジタル信号から量子化部36により得られた減算用のデジタル信号(補間フィルタ5から得られたデジタル信号の1オーバーサンプリング遅延信号に相当)を差し引いて得られる差分デジタル信号を伝達関数部34に出力することになる。
【0028】
その結果、減算部32、積分部34および量子化部36によって形成されるノイズシェイピンググループによってデジタル信号に生じるノイズ成分が除去されて精度の高いデジタル信号をカレントDAC回路16に出力することができる。
【0029】
そして、ΔΣモジュール12においては、上述したように、減算部32の前段に加算部30が設けられ、補間フィルタ5から得られたデジタル信号にディザ信号を加算して減算部32に出力する。これにより、上述したアイドルトーンをオーディオ帯域外に移動させることが可能となり、不要なノイズを抑制することが可能となる。
【0030】
また、図2においては、カレントDAC回路16とアナログLPF回路18との間に別経路からのアナログ信号が加算器38によって加算される場合が示されている。
【0031】
上述したように、この別経路からのアナログ信号とカレントDAC回路16からのアナログ信号との間の電位差により「ポツ音」として聞こえるノイズがアナログLPF回路18から出力されることになる。
【0032】
本発明は、この「ポツ音」を抑制する方式について以下に説明する。
図3は、本発明の実施の形態1に従うΔΣ変換部11の構成を説明する概略ブロック図である。
【0033】
図3を参照して、本発明の実施の形態1に従うΔΣ変換部11は、図1および図2で説明したΔΣ変換部10と比較して、カレントDAC回路16とアナログLPF回路18との間に調整回路53を設けた点が異なる。
【0034】
調整回路53は、デコーダ52と、カレントソースアレイ50と、減算器51とを含む。
【0035】
デコーダ52は、カレントソースアレイの選択数(選択入力データ)を入力し、カレントソースアレイの選択数(選択入力データ)の入力に基づいて、カレントソースアレイ50は駆動される。
【0036】
減算器51は、カレントDAC回路16の出力信号とカレントソースアレイ50の出力信号とを減算して加算器38に出力する。
【0037】
図4は、オフセット電圧Voffsetをキャンセルする場合のアナログ信号波形図である。
【0038】
上述したようにカレントDAC回路16の出力信号は、基準とする基準電圧Vcom+オフセット電圧Voffset(数mV)となるが、減算器51によりカレントソースアレイ50の出力信号によりオフセット電圧Voffset(数mV)をキャンセルすることにより基準電圧Vcomを振幅レベルの基準とするアナログ信号に補正することが可能となる。
【0039】
図5は、カレントDAC回路16およびカレントソースアレイ50について説明する図である。
【0040】
図5を参照して、カレントDAC回路16は、複数の電流源Iと、複数の電流源Iにそれぞれ対応して設けられた複数のスイッチ回路SWとを含む。
【0041】
各スイッチ回路SWは、DEM回路14を介する量子化器の出力に基づいて選択的に出力ノードN1,N2のいずれか一方と電気的に結合される。
【0042】
このカレントDAC回路16は、出力ノードN1,N2と選択的に接続される電流源の個数に従って抵抗R1,R2にそれぞれ供給される電流量に基いて出力ノードN1,N2に電圧信号を生成する。
【0043】
そして、出力ノードN1,N2の電圧信号の差動出力に基づいてアナログ信号を生成するものである。
【0044】
カレントソースアレイ50Aは、カレントDAC回路16と同様に出力ノードN1,N2とそれぞれ選択的に結合される調整用の電流源Ioffを含む。なお、ここでは、1つの調整用の電流源Ioffが示されているが複数の調整用の電流源が設けられているものとする。
【0045】
カレントソースアレイ50Aは、調整用の電流源Ioffと、調整用電流源Ioffにそれぞれ対応して設けられた調整用のスイッチDSWを含む。
【0046】
図6は、本発明の実施の形態に従う電流源Iおよびスイッチ回路SWの構成を説明する図である。
【0047】
図6を参照して、電流源Iは、電源電圧Vccとスイッチ回路SWとの間に直列に接続されたトランジスタPT1,PT2とを含む。トランジスタPT1,PT2は、互いに直列に接続され、それぞれバイアス電圧Bias1,Bias2の入力を受ける。なお、トランジスタPT1,PT2は、一例としてPチャネルMOSトランジスタとする。
【0048】
スイッチ回路SWは、互いに並列に出力ノードN1,出力ノードN2とそれぞれ接続されるトランジスタPT3,PT4とを含み、トランジスタPT3は、選択信号DA0の入力を受け、トランジスタPT4は、選択信号DA0の反転信号である選択信号/DA0の入力を受ける。なお、トランジスタPT3,PT4は、一例としてPチャネルMOSトランジスタとする。
【0049】
この電流源Iは、バイアス電圧Bias1,Bias2の入力を受けて定電流を供給し、選択信号DA0,/DA0の入力に応答して選択的にノードN1,N2とそれぞれ接続された抵抗R1,R2のいずれか一方に定電流を供給する。
【0050】
図7は、バイアス電圧Bias1,Bias2をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【0051】
図7を参照して、バイアス電圧生成回路VRは、トランジスタPT5,PT6と、定電流源Iref1,Iref2とを含む。
【0052】
トランジスタPT6は、ソースが電源電圧Vccと接続され、ドレインが定電流源Iref1と接続されゲートとドレインが電気的に結合された構成である。また、ゲート(ドレイン)とトランジスタPT1のゲートとが電気的に結合されることにより定電流源Iref1の定電流に従って生成される電圧がトランジスタPT1のゲートに与えられるため定電流源Iref1と同様の電流がトランジスタPT1に供給されることになる。
【0053】
また、トランジスタPT5は、ソースが電源電圧Vccと接続され、ドレインが定電流源Iref2と接続されゲートとドレインが電気的に結合された構成である。また、ドレインとトランジスタPT2のゲートとが電気的に結合されることにより定電流源Iref2の定電流に従って生成される電圧がトランジスタPT2のゲートに与えられるため定電流源Iref2と同様の電流がトランジスタPT2に供給されることになる。
【0054】
したがって、電流源Iは、バイアス電圧Bias1,Bias2の入力を受けて定電流を供給する。
【0055】
上記においては、電流源IおよびスイッチSWの構成について説明したが、電流源Ioffおよび調整用スイッチDSWの構成についても同様であるのでその詳細な説明は繰り返さない。
【0056】
再び図3および図5を参照して、調整部53のデコーダ52の出力に基づいて調整用スイッチDSWが選択的にノードN1,N2のいずれか一方と電気的に結合されることにより出力ノードN1,N2にそれぞれ電気的に接続される調整用電流源の個数を調整する。これにより、全体として出力ノードN1,N2から出力される電圧信号の差動出力に基いて生成されるアナログ信号を調整することができる。
【0057】
次に、ディザ信号の印加量とオフセット電圧のキャンセル量について説明する。
まず、アナログLPF回路の出力に基いて実際にアイドルトーンをオーディオ帯域外へ移動させるディザ信号の印加量を確認する。
【0058】
そして、アナログLPF回路の出力信号に従ってディザ信号として印加される電圧値に基いてカレントDAC回路のオフセット電圧Voffsetを算出する。なお、カレントDAC回路のオフセット電圧Voffsetを回路シミュレーションで確認することも可能である。
【0059】
そして、算出したオフセット電圧Voffsetに基いて電流源の個数を調整する。
たとえば、アイドルトーンをオーディオ帯域外へ移動させるオフセット電圧Voffsetが電流源2個分であれば、図3のカレントソースアレイへの選択数を調整して電流源2個分のオフセット電圧調整を施す。
【0060】
図8は、ディザ信号を印加した場合のカレントDAC回路を説明する一例図である。
図8を参照して、ここでは3ビットのカレントDAC回路構成が示されている。具体的には、8個の電流源I1〜I8が設けられ、それぞれ選択的にノードN1,ノードN2とそれぞれ電気的に結合されることにより、接続されたノードN1とノードN2との電流源の個数に基づく出力信号が生成される。
【0061】
本例においては、電流源I1〜I8のうち電流源I1〜I3,I8については、出力信号の変化分に寄与しない固定電流源として機能し、電流源I4〜I7については、出力信号の変化分に寄与する電流源として機能する場合が示されている。
【0062】
ここで、出力信号の変化分に寄与しない固定電流源I1〜I3,I8について、電流源I1〜I3については、出力ノードN1と固定的に接続され、電流源I8については、ノードN2と固定的に接続される。したがって、出力信号の変化分に寄与しない固定電流源のみに着目してみれば、出力ノードN1には3つの電流源I1〜I3が接続され、出力ノードN2には1つの電流源I8が接続されているため、その差に基づく出力電圧についていわゆるオフセット電圧Voffsetが印加されることになる。
【0063】
したがって、ディザ信号の印加によるこのオフセット電圧をキャンセルする必要がある。
【0064】
なお、ここでは、電流源I1〜I8について、電流源I1〜I3,I8は固定であるとして説明したが、実際は、DEM回路により、固定とされる電流源の位置は調整されることになる。具体的には、DEM回路14は、ΔΣモジュール12から出力された量子化出力を受けて、カレントDAC回路16に出力する選択信号を制御し、選択信号に応じて駆動する電流源Iの位置を調整する。これにより、カレントDAC回路16によるアナログ変換を実行しつつ電流源の位置を調整することによって電流源Iのばらつきを平均化して精度の高いデジタル/アナログ変換を実行することができる。
【0065】
図9は、カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【0066】
図9に示されるように、カレントソースアレイ50Bにおいて調整用の電流源Ioff1,Ioff2と、調整用の電流源Ioff1,Ioff2にそれぞれ対応して設けられた調整用のスイッチDSW1,DSW2とを含む。
【0067】
例えば、上記の手法により、算出したオフセット電圧Voffsetに基いて調整する電流源の個数が2の場合に、これらの調整用電流源Ioff1,Ioff2は、一例としてそれぞれノードN2と電気的に接続されるように設定される。
【0068】
これにより出力信号の変化分に寄与しない固定電流源としてノードN1に接続された電流源の個数と、ノードN2に接続された電流源の個数とは同数になりノードN1,ノードN2に生成された出力電圧の差分である電圧信号はキャンセルされることになり、いわゆるオフセット電圧を抑制することができる。
【0069】
具体的には、カレントDAC回路のフルスケール出力信号の変化分に寄与する電流源の個数をカウントして、アイドルトーンを帯域外に移動する以上に設定する個数に応じて調整が行なわれる。
【0070】
なお、ここでは、カレントソースアレイ50Bにおいて2個の調整用の電流源Ioff1,Ioff2および調整用のスイッチDSW1,DSW2を設けた構成について説明したが、これに限られず、さらに複数個の調整用の電流源および調整用のスイッチを設けることが可能である。
【0071】
一例として、カレントDAC回路に偶数個の電流源およびスイッチを設けた場合には、カレントソースアレイにおいても偶数個の調整用の電流源および調整用のスイッチを設けることとする。
【0072】
図9に示されるようにカレントDAC回路に8個の電流源I1〜I8を設けた場合、電流源I1〜I8は、ノードN1(出力+)あるいはノードN2(出力−)のいずれか一方と接続されるため算出したオフセット電圧Voffsetに基いて電流源の個数を調整した場合、ノードN1とノードN2に接続される電流源の個数差は偶数個である。
【0073】
したがって、カレントソースアレイ側に偶数個の調整用の電流源および調整用のスイッチを設けて、オフセット電圧を抑制する場合、偶数個の調整用の電流源および調整用のスイッチが用いられる。そして残りの調整用の電流源の個数は偶数個であるためその半分をノードN1(出力+)およびノードN2(出力−)にそれぞれ接続すれば、カレントソースアレイ側において、ノードN1およびノードN2に接続される電流源の個数を同数に設定し、全体として出力ノードN1,N2から出力される電圧信号の差動出力差に影響を与えないように調整することが可能である。
【0074】
図10は、本発明の実施の形態1に従う電流源の別の構成を説明する図である。
図10を参照して、本例においては基板100が設けられ、基板100に設けられたゲート領域により分断される活性領域により複数のMOSトランジスタを形成する構成が示されている。
【0075】
具体的には、活性領域を分断するようにゲート領域102〜116がそれぞれ設けられ、ソース領域およびドレイン領域が交互となるように配置されている。
【0076】
具体的には、ソース領域120s、ドレイン領域120d、ソース領域122s、ドレイン領域122d、ソース領域124s、ドレイン領域124d、ソース領域126s、ドレイン領域126d、ソース領域128sとは、ゲート領域102〜116によりそれぞれ交互に設けられ、8個のMOSトランジスタTr1〜Tr8が形成されている。
【0077】
なお、ソース領域は、電源電圧Vccと電気的に結合され、ドレイン領域は、ノードN0と結合されている。
【0078】
当該構成において、ゲート領域102〜116に選択的に電圧を印加してトランジスタTr1〜Tr8を導通させることにより電流源の電流量を調整することが可能である。
【0079】
また、当該構成は、ソースおよびドレイン領域を隣接するトランジスタと共通にすることにより、効率的かつレイアウトを縮小した電流源を形成することが可能である。
【0080】
(実施の形態2)
図11は、本発明の実施の形態2に従うΔΣ変換部11#の機能ブロック図である。
【0081】
図11を参照して、本発明の実施の形態2に従うΔΣ変換部11#は、調整部53を調整部53♯に置換した点が異なる。
【0082】
調整部53#は、調整部53と比較して、デコーダ52とカレントソースアレイ50との間にDEM回路54をさらに設けた構成が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【0083】
図12は、本発明の実施の形態2に従うカレントDAC回路16およびカレントソースアレイ50を説明する図である。
【0084】
図12(a)を参照して、本例においては、カレントソースアレイ50Cが設けられカレントソースアレイ50Cには複数の調整用電流源Ioffが設けられる。
【0085】
図12(b)においてはカレントソースアレイ50Cに設けられた複数の電流源を説明する図である。
【0086】
ここでDEM回路54は、デコーダ52から出力されたカレントソースアレイの選択数の入力に基づいて選択信号に応じて駆動する調整用電流源Ioffの選択数を固定とし選択される調整用電流源Ioffの位置を調整する。これにより、カレントソースアレイ50Cによるオフセット電圧のキャンセル量を維持しつつ、カレントソースアレイにおける選択された電流源の位置を調整することによって調整用電流源Ioffのばらつきを平均化して安定的にオフセット電圧をキャンセルすることができる。
【0087】
(実施の形態3)
図13は、本発明の実施の形態3に従うΔΣ変換部11#aを説明する概略機能ブロック図である。
【0088】
図13を参照して、本発明の実施の形態3に従うΔΣ変換部11#aは、カレントDAC回路16と、カレントソースアレイ50を共通化してカレントDAC+カレントソースアレイ50♯とし、ΔΣモジュール12と、DEM回路14との間にデコーダ52からの出力を受けて減算する減算器56をさらに設けた点が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【0089】
図14は、カレントDAC回路+カレントソースアレイ50#の構成を説明する図である。
【0090】
図14を参照して、ここでは複数の電流源I1〜I8と調整用電流源Ioffが設けられ、カレントDAC回路の電流源I1〜I8と、カレントソースアレイの調整用電流源Ioffとが示されている。上記においては、それぞれに対して別々にDEM処理を実行する構成について説明したが、本発明の実施の形態3においては各々についてDEM処理を実行するのではなくてカレントDAC回路16とカレントソースアレイ50の調整用電流源を1つの電流源群として考えて、合計の電流源に対してDEM処理を実行する。すなわち、これによりカレントソースアレイに対してDEM処理を実行するDEM回路54を設ける必要がなく、レイアウト的にも有利である。
【0091】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0092】
【図1】オーバーサンプリングΔΣ変換方式のD/Aコンバータの一般的な構成を説明する概略ブロック図である。
【図2】ΔΣモジュール12,22の構成を説明する図である。
【図3】本発明の実施の形態1に従うΔΣ変換部11の構成を説明する概略ブロック図である。
【図4】オフセット電圧Voffsetをキャンセルする場合のアナログ信号波形図である。
【図5】カレントDAC回路16およびカレントソースアレイ50について説明する図である。
【図6】本発明の実施の形態に従う電流源Iおよびスイッチ回路SWの構成を説明する図である。
【図7】バイアス電圧Bias1,Bias2をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【図8】ディザ信号を印加した場合のカレントDAC回路を説明する一例図である。
【図9】カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【図10】本発明の実施の形態1に従う電流源の別の構成を説明する図である。
【図11】本発明の実施の形態2に従うΔΣ変換部11#の機能ブロック図である。
【図12】本発明の実施の形態2に従うカレントDAC回路16およびカレントソースアレイ50を説明する図である。
【図13】本発明の実施の形態3に従うΔΣ変換部11#aを説明する概略機能ブロック図である。
【図14】カレントDAC回路+カレントソースアレイ50#の構成を説明する図である。
【図15】オーディオ用途の複数ビットのΔΣD/Aコンバータで生じるアイドルトーンを説明する図である。
【図16】アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
【図17】デジタル信号をアナログ信号に変換してΔΣD/Aコンバータから出力される信号波形を説明する図である。
【符号の説明】
【0093】
1 D/Aコンバータ、5 補間フィルタ、10,11,11#,11#a,20 ΔΣ変換部、12,22 ΔΣモジュール、14,24 DEM回路、16,26 カレントDAC回路、18,28 アナログLPF回路、30,38,40,48 加算器、32,42,51,56 減算器、34,44 積分器、36,46 量子化器、50 カレントソースアレイ、52 デコーダ、53,53# 調整回路。
【技術分野】
【0001】
本発明は、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータに関する。
【背景技術】
【0002】
現在、オーディオ機器や通信機器用のA/DコンバータあるいはD/Aコンバータには、オーバーサンプリングΔΣ変換方式が広く用いられている。特許文献1は従来のオーバーサンプリングD/Aコンバータの例が開示されている。
【特許文献1】特開平5−252044号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
一方、近年においては、特に広帯域高精度のΔΣコンバータが要求されている。
図15は、オーディオ用途の複数ビットのΔΣD/Aコンバータで生じるアイドルトーンを説明する図である。
【0004】
図15に示されるようにオーディオ帯域(20kHzまで)においては、量子化ノイズとしていわゆるアイドルトーンと呼ばれるノイズが発生することが知られている。
【0005】
このアイドルトーンを抑制するためにディザ信号と呼ばれる電圧信号を印加することが知られている。
【0006】
図16は、アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
ズ16に示されるようにアイドルトーンをオーディオ帯域外へ移動させることにより、帯域内における不要なノイズを除去することが可能である。
【0007】
図17は、デジタル信号をアナログ信号に変換してΔΣD/Aコンバータから出力される信号波形を説明する図である。
【0008】
図17(a)を参照して、理想的には差動出力信号として出力されるアナログ信号波形はVcomを基準レベルとして生成される振幅波形が出力されることになるが、上述したディザ信号を印加することによって図17(b)に示されるように、基準とする基準電圧Vcomに加えてディザ信号の印加に伴う微小なオフセット電圧Voffset(数mV)が加算されて差動出力信号が出力されることになる。
【0009】
このオフセット電圧Voffsetが加わることにより、たとえば別経路からアナログ信号を加算する場合に「ポツ音」と呼ばれる不要な音となって出力されることになる。その理由としては、オフセット電圧Voffsetの印加によって他の経路から加わるアナログ信号との電位差が生じてしまうことにより「ポツ音」として聞こえることになる。
【0010】
本発明は上記のような問題を解決するためになされたものであって、いわゆるアイドルトーンを抑制するとともに、オフセット電圧を高精度にキャンセルすることが可能なD/Aコンバータを提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の一実施例によれば、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータであって、デジタル信号の入力を受けて補間処理する補間フィルタと、補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュレータとを含む。さらに、ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを含む。ΔΣモジュレータは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受ける。デジタルアナログ変換部からローパスフィルタに出力するアナログ信号の出力レベルに対してディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに含む。
【発明の効果】
【0012】
この実施例によれば、ディザ信号の入力を受けてアイドルトーンをオーディオ帯域外に移動させることができる。また、オフセット電圧を減算することができるためディザ信号の入力に伴うノイズを除去することができる。
【発明を実施するための最良の形態】
【0013】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0014】
(実施の形態1)
図1は、オーバーサンプリングΔΣ変換方式のD/Aコンバータの一般的な構成を説明する概略ブロック図である。
【0015】
図1を参照して、オーバーサンプリングΔΣ変換方式のD/Aコンバータ1は、補間フィルタ5と、ΔΣ変換部10,20とを含む。
【0016】
ΔΣ変換部10,20は、それぞれ2チャンネル(R,L)に対応して設けられており、それぞれ出力信号OUTR,OUTLを出力する。
【0017】
Lチャンネル側に設けられたΔΣ変換部10は、ΔΣモジュール12と、DEM(Dynamic Element Matching)回路14とカレントDAC(Digital Analog Converter)回路16と、アナログLPF(Low Pass Filter)回路18とを含む。
【0018】
ΔΣ変換部20は、ΔΣ変換部10と同様の構成であり、ΔΣモジュール22と、DEM回路24と、カレントDAC回路26と、アナログLPF回路28とを含む。
【0019】
補間フィルタ5は、デジタル信号であるデータ入力によって得られる原データに基づき演算によって補間データを求めて、原データに補間データを挿入することにより周波数n・fSでオーバーサンプリングしたデジタル信号をΔΣモジュール12,22にそれぞれ出力する。
【0020】
ΔΣモジュール12,22は、オーバーサンプリングしたデジタル信号をノイズシェーピングしてDEM回路14,24を介してカレントDAC回路16,26にそれぞれ出力する。
【0021】
DEM回路14,24は、カレントDAC回路16,26の変換素子のばらつきを打ち消すように機能し、直線性を高める役割を果たすものであり、当該DEM回路によるDEM処理については、「Delta-Sigma Data Converters: Theory, Design and Simulation」(STEVEN R. NORSWORTHY, RICHARD SCHREIER, GABOR C. TEMES)(p251-260,1997)に記載されている。
【0022】
カレントDAC回路16,26は、ΔΣモジュール12,22より得られたΔΣ変調済のデジタル信号をD/A変換してアナログ信号をアナログLPF回路18,28にそれぞれ出力する。
【0023】
アナログLPF18,28は、カレントDAC回路16,26により得られたアナログ信号の高周波成分を除去してアナログ出力信号OUTR,OUTLをそれぞれ出力する。
【0024】
図2は、ΔΣモジュール12,22の構成を説明する図である。
図2を参照して、ΔΣモジュール12は、加算部30と、減算部32と、積分機能等を含む伝達関数部34および量子化部36から構成され、伝達関数部34は減算部32の出力である差分デジタル信号の積分等の処理を実行する。量子化部36は、伝達関数部34の出力を量子化してΔΣ変調済デジタル信号としてDEM回路14を介してカレントDAC回路16に出力する。
【0025】
また、量子化部36の出力は、減算部32に減算用デジタル信号としてフィードバックする。
【0026】
なお、伝達関数部34は、1/(n・fS)期間の積分処理等を行い1オーバーサンプリング時間の遅延処理の機能を備える。
【0027】
そして、減算部32は、加算部30を介して補間フィルタ5から得られたデジタル信号から量子化部36により得られた減算用のデジタル信号(補間フィルタ5から得られたデジタル信号の1オーバーサンプリング遅延信号に相当)を差し引いて得られる差分デジタル信号を伝達関数部34に出力することになる。
【0028】
その結果、減算部32、積分部34および量子化部36によって形成されるノイズシェイピンググループによってデジタル信号に生じるノイズ成分が除去されて精度の高いデジタル信号をカレントDAC回路16に出力することができる。
【0029】
そして、ΔΣモジュール12においては、上述したように、減算部32の前段に加算部30が設けられ、補間フィルタ5から得られたデジタル信号にディザ信号を加算して減算部32に出力する。これにより、上述したアイドルトーンをオーディオ帯域外に移動させることが可能となり、不要なノイズを抑制することが可能となる。
【0030】
また、図2においては、カレントDAC回路16とアナログLPF回路18との間に別経路からのアナログ信号が加算器38によって加算される場合が示されている。
【0031】
上述したように、この別経路からのアナログ信号とカレントDAC回路16からのアナログ信号との間の電位差により「ポツ音」として聞こえるノイズがアナログLPF回路18から出力されることになる。
【0032】
本発明は、この「ポツ音」を抑制する方式について以下に説明する。
図3は、本発明の実施の形態1に従うΔΣ変換部11の構成を説明する概略ブロック図である。
【0033】
図3を参照して、本発明の実施の形態1に従うΔΣ変換部11は、図1および図2で説明したΔΣ変換部10と比較して、カレントDAC回路16とアナログLPF回路18との間に調整回路53を設けた点が異なる。
【0034】
調整回路53は、デコーダ52と、カレントソースアレイ50と、減算器51とを含む。
【0035】
デコーダ52は、カレントソースアレイの選択数(選択入力データ)を入力し、カレントソースアレイの選択数(選択入力データ)の入力に基づいて、カレントソースアレイ50は駆動される。
【0036】
減算器51は、カレントDAC回路16の出力信号とカレントソースアレイ50の出力信号とを減算して加算器38に出力する。
【0037】
図4は、オフセット電圧Voffsetをキャンセルする場合のアナログ信号波形図である。
【0038】
上述したようにカレントDAC回路16の出力信号は、基準とする基準電圧Vcom+オフセット電圧Voffset(数mV)となるが、減算器51によりカレントソースアレイ50の出力信号によりオフセット電圧Voffset(数mV)をキャンセルすることにより基準電圧Vcomを振幅レベルの基準とするアナログ信号に補正することが可能となる。
【0039】
図5は、カレントDAC回路16およびカレントソースアレイ50について説明する図である。
【0040】
図5を参照して、カレントDAC回路16は、複数の電流源Iと、複数の電流源Iにそれぞれ対応して設けられた複数のスイッチ回路SWとを含む。
【0041】
各スイッチ回路SWは、DEM回路14を介する量子化器の出力に基づいて選択的に出力ノードN1,N2のいずれか一方と電気的に結合される。
【0042】
このカレントDAC回路16は、出力ノードN1,N2と選択的に接続される電流源の個数に従って抵抗R1,R2にそれぞれ供給される電流量に基いて出力ノードN1,N2に電圧信号を生成する。
【0043】
そして、出力ノードN1,N2の電圧信号の差動出力に基づいてアナログ信号を生成するものである。
【0044】
カレントソースアレイ50Aは、カレントDAC回路16と同様に出力ノードN1,N2とそれぞれ選択的に結合される調整用の電流源Ioffを含む。なお、ここでは、1つの調整用の電流源Ioffが示されているが複数の調整用の電流源が設けられているものとする。
【0045】
カレントソースアレイ50Aは、調整用の電流源Ioffと、調整用電流源Ioffにそれぞれ対応して設けられた調整用のスイッチDSWを含む。
【0046】
図6は、本発明の実施の形態に従う電流源Iおよびスイッチ回路SWの構成を説明する図である。
【0047】
図6を参照して、電流源Iは、電源電圧Vccとスイッチ回路SWとの間に直列に接続されたトランジスタPT1,PT2とを含む。トランジスタPT1,PT2は、互いに直列に接続され、それぞれバイアス電圧Bias1,Bias2の入力を受ける。なお、トランジスタPT1,PT2は、一例としてPチャネルMOSトランジスタとする。
【0048】
スイッチ回路SWは、互いに並列に出力ノードN1,出力ノードN2とそれぞれ接続されるトランジスタPT3,PT4とを含み、トランジスタPT3は、選択信号DA0の入力を受け、トランジスタPT4は、選択信号DA0の反転信号である選択信号/DA0の入力を受ける。なお、トランジスタPT3,PT4は、一例としてPチャネルMOSトランジスタとする。
【0049】
この電流源Iは、バイアス電圧Bias1,Bias2の入力を受けて定電流を供給し、選択信号DA0,/DA0の入力に応答して選択的にノードN1,N2とそれぞれ接続された抵抗R1,R2のいずれか一方に定電流を供給する。
【0050】
図7は、バイアス電圧Bias1,Bias2をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【0051】
図7を参照して、バイアス電圧生成回路VRは、トランジスタPT5,PT6と、定電流源Iref1,Iref2とを含む。
【0052】
トランジスタPT6は、ソースが電源電圧Vccと接続され、ドレインが定電流源Iref1と接続されゲートとドレインが電気的に結合された構成である。また、ゲート(ドレイン)とトランジスタPT1のゲートとが電気的に結合されることにより定電流源Iref1の定電流に従って生成される電圧がトランジスタPT1のゲートに与えられるため定電流源Iref1と同様の電流がトランジスタPT1に供給されることになる。
【0053】
また、トランジスタPT5は、ソースが電源電圧Vccと接続され、ドレインが定電流源Iref2と接続されゲートとドレインが電気的に結合された構成である。また、ドレインとトランジスタPT2のゲートとが電気的に結合されることにより定電流源Iref2の定電流に従って生成される電圧がトランジスタPT2のゲートに与えられるため定電流源Iref2と同様の電流がトランジスタPT2に供給されることになる。
【0054】
したがって、電流源Iは、バイアス電圧Bias1,Bias2の入力を受けて定電流を供給する。
【0055】
上記においては、電流源IおよびスイッチSWの構成について説明したが、電流源Ioffおよび調整用スイッチDSWの構成についても同様であるのでその詳細な説明は繰り返さない。
【0056】
再び図3および図5を参照して、調整部53のデコーダ52の出力に基づいて調整用スイッチDSWが選択的にノードN1,N2のいずれか一方と電気的に結合されることにより出力ノードN1,N2にそれぞれ電気的に接続される調整用電流源の個数を調整する。これにより、全体として出力ノードN1,N2から出力される電圧信号の差動出力に基いて生成されるアナログ信号を調整することができる。
【0057】
次に、ディザ信号の印加量とオフセット電圧のキャンセル量について説明する。
まず、アナログLPF回路の出力に基いて実際にアイドルトーンをオーディオ帯域外へ移動させるディザ信号の印加量を確認する。
【0058】
そして、アナログLPF回路の出力信号に従ってディザ信号として印加される電圧値に基いてカレントDAC回路のオフセット電圧Voffsetを算出する。なお、カレントDAC回路のオフセット電圧Voffsetを回路シミュレーションで確認することも可能である。
【0059】
そして、算出したオフセット電圧Voffsetに基いて電流源の個数を調整する。
たとえば、アイドルトーンをオーディオ帯域外へ移動させるオフセット電圧Voffsetが電流源2個分であれば、図3のカレントソースアレイへの選択数を調整して電流源2個分のオフセット電圧調整を施す。
【0060】
図8は、ディザ信号を印加した場合のカレントDAC回路を説明する一例図である。
図8を参照して、ここでは3ビットのカレントDAC回路構成が示されている。具体的には、8個の電流源I1〜I8が設けられ、それぞれ選択的にノードN1,ノードN2とそれぞれ電気的に結合されることにより、接続されたノードN1とノードN2との電流源の個数に基づく出力信号が生成される。
【0061】
本例においては、電流源I1〜I8のうち電流源I1〜I3,I8については、出力信号の変化分に寄与しない固定電流源として機能し、電流源I4〜I7については、出力信号の変化分に寄与する電流源として機能する場合が示されている。
【0062】
ここで、出力信号の変化分に寄与しない固定電流源I1〜I3,I8について、電流源I1〜I3については、出力ノードN1と固定的に接続され、電流源I8については、ノードN2と固定的に接続される。したがって、出力信号の変化分に寄与しない固定電流源のみに着目してみれば、出力ノードN1には3つの電流源I1〜I3が接続され、出力ノードN2には1つの電流源I8が接続されているため、その差に基づく出力電圧についていわゆるオフセット電圧Voffsetが印加されることになる。
【0063】
したがって、ディザ信号の印加によるこのオフセット電圧をキャンセルする必要がある。
【0064】
なお、ここでは、電流源I1〜I8について、電流源I1〜I3,I8は固定であるとして説明したが、実際は、DEM回路により、固定とされる電流源の位置は調整されることになる。具体的には、DEM回路14は、ΔΣモジュール12から出力された量子化出力を受けて、カレントDAC回路16に出力する選択信号を制御し、選択信号に応じて駆動する電流源Iの位置を調整する。これにより、カレントDAC回路16によるアナログ変換を実行しつつ電流源の位置を調整することによって電流源Iのばらつきを平均化して精度の高いデジタル/アナログ変換を実行することができる。
【0065】
図9は、カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【0066】
図9に示されるように、カレントソースアレイ50Bにおいて調整用の電流源Ioff1,Ioff2と、調整用の電流源Ioff1,Ioff2にそれぞれ対応して設けられた調整用のスイッチDSW1,DSW2とを含む。
【0067】
例えば、上記の手法により、算出したオフセット電圧Voffsetに基いて調整する電流源の個数が2の場合に、これらの調整用電流源Ioff1,Ioff2は、一例としてそれぞれノードN2と電気的に接続されるように設定される。
【0068】
これにより出力信号の変化分に寄与しない固定電流源としてノードN1に接続された電流源の個数と、ノードN2に接続された電流源の個数とは同数になりノードN1,ノードN2に生成された出力電圧の差分である電圧信号はキャンセルされることになり、いわゆるオフセット電圧を抑制することができる。
【0069】
具体的には、カレントDAC回路のフルスケール出力信号の変化分に寄与する電流源の個数をカウントして、アイドルトーンを帯域外に移動する以上に設定する個数に応じて調整が行なわれる。
【0070】
なお、ここでは、カレントソースアレイ50Bにおいて2個の調整用の電流源Ioff1,Ioff2および調整用のスイッチDSW1,DSW2を設けた構成について説明したが、これに限られず、さらに複数個の調整用の電流源および調整用のスイッチを設けることが可能である。
【0071】
一例として、カレントDAC回路に偶数個の電流源およびスイッチを設けた場合には、カレントソースアレイにおいても偶数個の調整用の電流源および調整用のスイッチを設けることとする。
【0072】
図9に示されるようにカレントDAC回路に8個の電流源I1〜I8を設けた場合、電流源I1〜I8は、ノードN1(出力+)あるいはノードN2(出力−)のいずれか一方と接続されるため算出したオフセット電圧Voffsetに基いて電流源の個数を調整した場合、ノードN1とノードN2に接続される電流源の個数差は偶数個である。
【0073】
したがって、カレントソースアレイ側に偶数個の調整用の電流源および調整用のスイッチを設けて、オフセット電圧を抑制する場合、偶数個の調整用の電流源および調整用のスイッチが用いられる。そして残りの調整用の電流源の個数は偶数個であるためその半分をノードN1(出力+)およびノードN2(出力−)にそれぞれ接続すれば、カレントソースアレイ側において、ノードN1およびノードN2に接続される電流源の個数を同数に設定し、全体として出力ノードN1,N2から出力される電圧信号の差動出力差に影響を与えないように調整することが可能である。
【0074】
図10は、本発明の実施の形態1に従う電流源の別の構成を説明する図である。
図10を参照して、本例においては基板100が設けられ、基板100に設けられたゲート領域により分断される活性領域により複数のMOSトランジスタを形成する構成が示されている。
【0075】
具体的には、活性領域を分断するようにゲート領域102〜116がそれぞれ設けられ、ソース領域およびドレイン領域が交互となるように配置されている。
【0076】
具体的には、ソース領域120s、ドレイン領域120d、ソース領域122s、ドレイン領域122d、ソース領域124s、ドレイン領域124d、ソース領域126s、ドレイン領域126d、ソース領域128sとは、ゲート領域102〜116によりそれぞれ交互に設けられ、8個のMOSトランジスタTr1〜Tr8が形成されている。
【0077】
なお、ソース領域は、電源電圧Vccと電気的に結合され、ドレイン領域は、ノードN0と結合されている。
【0078】
当該構成において、ゲート領域102〜116に選択的に電圧を印加してトランジスタTr1〜Tr8を導通させることにより電流源の電流量を調整することが可能である。
【0079】
また、当該構成は、ソースおよびドレイン領域を隣接するトランジスタと共通にすることにより、効率的かつレイアウトを縮小した電流源を形成することが可能である。
【0080】
(実施の形態2)
図11は、本発明の実施の形態2に従うΔΣ変換部11#の機能ブロック図である。
【0081】
図11を参照して、本発明の実施の形態2に従うΔΣ変換部11#は、調整部53を調整部53♯に置換した点が異なる。
【0082】
調整部53#は、調整部53と比較して、デコーダ52とカレントソースアレイ50との間にDEM回路54をさらに設けた構成が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【0083】
図12は、本発明の実施の形態2に従うカレントDAC回路16およびカレントソースアレイ50を説明する図である。
【0084】
図12(a)を参照して、本例においては、カレントソースアレイ50Cが設けられカレントソースアレイ50Cには複数の調整用電流源Ioffが設けられる。
【0085】
図12(b)においてはカレントソースアレイ50Cに設けられた複数の電流源を説明する図である。
【0086】
ここでDEM回路54は、デコーダ52から出力されたカレントソースアレイの選択数の入力に基づいて選択信号に応じて駆動する調整用電流源Ioffの選択数を固定とし選択される調整用電流源Ioffの位置を調整する。これにより、カレントソースアレイ50Cによるオフセット電圧のキャンセル量を維持しつつ、カレントソースアレイにおける選択された電流源の位置を調整することによって調整用電流源Ioffのばらつきを平均化して安定的にオフセット電圧をキャンセルすることができる。
【0087】
(実施の形態3)
図13は、本発明の実施の形態3に従うΔΣ変換部11#aを説明する概略機能ブロック図である。
【0088】
図13を参照して、本発明の実施の形態3に従うΔΣ変換部11#aは、カレントDAC回路16と、カレントソースアレイ50を共通化してカレントDAC+カレントソースアレイ50♯とし、ΔΣモジュール12と、DEM回路14との間にデコーダ52からの出力を受けて減算する減算器56をさらに設けた点が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【0089】
図14は、カレントDAC回路+カレントソースアレイ50#の構成を説明する図である。
【0090】
図14を参照して、ここでは複数の電流源I1〜I8と調整用電流源Ioffが設けられ、カレントDAC回路の電流源I1〜I8と、カレントソースアレイの調整用電流源Ioffとが示されている。上記においては、それぞれに対して別々にDEM処理を実行する構成について説明したが、本発明の実施の形態3においては各々についてDEM処理を実行するのではなくてカレントDAC回路16とカレントソースアレイ50の調整用電流源を1つの電流源群として考えて、合計の電流源に対してDEM処理を実行する。すなわち、これによりカレントソースアレイに対してDEM処理を実行するDEM回路54を設ける必要がなく、レイアウト的にも有利である。
【0091】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0092】
【図1】オーバーサンプリングΔΣ変換方式のD/Aコンバータの一般的な構成を説明する概略ブロック図である。
【図2】ΔΣモジュール12,22の構成を説明する図である。
【図3】本発明の実施の形態1に従うΔΣ変換部11の構成を説明する概略ブロック図である。
【図4】オフセット電圧Voffsetをキャンセルする場合のアナログ信号波形図である。
【図5】カレントDAC回路16およびカレントソースアレイ50について説明する図である。
【図6】本発明の実施の形態に従う電流源Iおよびスイッチ回路SWの構成を説明する図である。
【図7】バイアス電圧Bias1,Bias2をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【図8】ディザ信号を印加した場合のカレントDAC回路を説明する一例図である。
【図9】カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【図10】本発明の実施の形態1に従う電流源の別の構成を説明する図である。
【図11】本発明の実施の形態2に従うΔΣ変換部11#の機能ブロック図である。
【図12】本発明の実施の形態2に従うカレントDAC回路16およびカレントソースアレイ50を説明する図である。
【図13】本発明の実施の形態3に従うΔΣ変換部11#aを説明する概略機能ブロック図である。
【図14】カレントDAC回路+カレントソースアレイ50#の構成を説明する図である。
【図15】オーディオ用途の複数ビットのΔΣD/Aコンバータで生じるアイドルトーンを説明する図である。
【図16】アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
【図17】デジタル信号をアナログ信号に変換してΔΣD/Aコンバータから出力される信号波形を説明する図である。
【符号の説明】
【0093】
1 D/Aコンバータ、5 補間フィルタ、10,11,11#,11#a,20 ΔΣ変換部、12,22 ΔΣモジュール、14,24 DEM回路、16,26 カレントDAC回路、18,28 アナログLPF回路、30,38,40,48 加算器、32,42,51,56 減算器、34,44 積分器、36,46 量子化器、50 カレントソースアレイ、52 デコーダ、53,53# 調整回路。
【特許請求の範囲】
【請求項1】
クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータであって、
デジタル信号の入力を受けて補間処理する補間フィルタと、
補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュレータと、
ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、
デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを備え、
ΔΣモジュレータは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受け、
前記デジタルアナログ変換部から前記ローパスフィルタに出力する前記アナログ信号の出力レベルに対して前記ディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに備える、D/Aコンバータ。
【請求項2】
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第1および第2のノードと選択的に接続される複数のスイッチ素子と、
前記第1および第2のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記調整回路は、
各々が互いに同一の電流を供給する前記第1および第2のノードと接続される複数の調整用電流源と、
前記複数の調整用電流源にそれぞれ対応して設けられ、指示に基いて第1および第2のノードと選択的に接続される複数の調整用スイッチ素子とを含む、請求項1記載のD/Aコンバータ。
【請求項3】
前記調整回路の前記複数の調整用スイッチ素子は、ダイナミック・エレメント・マッチング(DEM)処理により選択的に動作させられる、請求項2記載のD/Aコンバータ。
【請求項4】
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第1および第2のノードと選択的に接続される複数のスイッチ素子と、
前記第1および第2のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記複数の電流源のうちの一部は、前記ディザ信号の入力に伴って生じたオフセット電圧を減算するための複数の調整用電流源に相当し、
前記複数のスイッチ素子の一部は、前記複数の調整用電流源にそれぞれ対応して設けられた複数の調整用スイッチ素子に相当し、
前記複数の調整用電流源は、前記複数の電流源としてダイナミック・エレメント・マッチング(DEM)処理により選択的に動作させられる、請求項1記載のD/Aコンバータ。
【請求項1】
クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するD/Aコンバータであって、
デジタル信号の入力を受けて補間処理する補間フィルタと、
補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュレータと、
ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、
デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを備え、
ΔΣモジュレータは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受け、
前記デジタルアナログ変換部から前記ローパスフィルタに出力する前記アナログ信号の出力レベルに対して前記ディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに備える、D/Aコンバータ。
【請求項2】
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第1および第2のノードと選択的に接続される複数のスイッチ素子と、
前記第1および第2のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記調整回路は、
各々が互いに同一の電流を供給する前記第1および第2のノードと接続される複数の調整用電流源と、
前記複数の調整用電流源にそれぞれ対応して設けられ、指示に基いて第1および第2のノードと選択的に接続される複数の調整用スイッチ素子とを含む、請求項1記載のD/Aコンバータ。
【請求項3】
前記調整回路の前記複数の調整用スイッチ素子は、ダイナミック・エレメント・マッチング(DEM)処理により選択的に動作させられる、請求項2記載のD/Aコンバータ。
【請求項4】
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第1および第2のノードと選択的に接続される複数のスイッチ素子と、
前記第1および第2のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記複数の電流源のうちの一部は、前記ディザ信号の入力に伴って生じたオフセット電圧を減算するための複数の調整用電流源に相当し、
前記複数のスイッチ素子の一部は、前記複数の調整用電流源にそれぞれ対応して設けられた複数の調整用スイッチ素子に相当し、
前記複数の調整用電流源は、前記複数の電流源としてダイナミック・エレメント・マッチング(DEM)処理により選択的に動作させられる、請求項1記載のD/Aコンバータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
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【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−94678(P2009−94678A)
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願番号】特願2007−261845(P2007−261845)
【出願日】平成19年10月5日(2007.10.5)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願日】平成19年10月5日(2007.10.5)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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