ＤＬＬ回路及びこれを備える半導体装置
【課題】ＤＬＬ回路のロックに要する時間を短縮する。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ（Delay Locked Loop）回路及びこれを備える半導体装置に関し、特に、ロックに要する時間が短縮されたＤＬＬ回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路が用いられる（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号に対してレプリカクロック信号が進んでいるか或いは遅れているかを検出し、その結果に基づいて可変遅延回路の遅延量を調整することにより、両者の位相を一致させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＤＬＬ回路では、可変遅延回路の遅延量調整が１ピッチずつ行われることから、外部クロック信号とレプリカクロック信号の位相差量、すなわち、外部クロック信号のアクティブエッジとレプリカクロック信号のアクティブエッジとの時間差が大きいケースでは、遅延量の調整回数が多くなるため、ＤＬＬ回路のロックに要する時間が長くなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明によるＤＬＬ回路は、第１のクロック信号と第２のクロック信号の位相差量を検出する位相差量検出回路と、前記位相差量に基づいて前記第１のクロック信号を遅延させることにより第３のクロック信号を生成する可変遅延回路と、前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカバッファと、を備えることを特徴とする。
【０００７】
また、本発明による半導体装置は、外部から供給される第１のクロック信号に同期してデータを出力する半導体装置であって、上記のＤＬＬ回路と、前記第３のクロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、外部クロック信号に対してレプリカクロック信号の位相が進んでいるか或いは遅れているかではなく、その位相差量に基づいて可変遅延回路が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】ＤＬＬ回路２０のより詳細なブロック図である。
【図３】制御信号生成回路１１０の回路図である。
【図４】オシレータ１２０の回路図である。
【図５】（ａ）はカウンタ回路１３０の回路図であり、（ｂ）はカウンタ回路１３０の動作を示す波形図である。
【図６】デコーダ回路１４０の回路図である。
【図７】可変遅延回路２１の回路図である。
【図８】ＤＬＬ回路２０の動作を説明するためのタイミング図である。
【図９】変形例による可変遅延回路２１の回路図である。
【図１０】（ａ）は変形例によるカウンタ回路１３０の回路図であり、（ｂ）は変形例によるカウンタ回路１３０の動作を示す波形図である。
【図１１】本発明の好ましい第２の実施形態による半導体装置３０の構成を示すブロック図である。
【図１２】ＤＬＬ回路４０のより詳細なブロック図である。
【図１３】微調用可変遅延回路４２の一例を示す回路図である。
【図１４】微調用可変遅延回路４２の他の例を示す回路図である。
【図１５】本発明の好ましい第３の実施形態によるＤＬＬ回路５０の構成を示すブロック図である。
【図１６】デコーダ回路１５０の回路図である。
【図１７】粗調用可変遅延回路５１の回路図である。
【図１８】（ａ）は微調用可変遅延回路５２の回路図であり、（ｂ）はその動作を説明するための波形図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１２】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＲＤを出力する内部回路１１と、内部出力信号ＲＤに基づいて外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）を出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路２０と、ＤＬＬ回路２０及び内部回路１１の動作を制御する制御回路１５を備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１３】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）を外部に出力する回路であり、外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）の出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路２０によって制御される。以下、ＤＬＬ回路２０の構成について説明する。
【００１４】
図１に示すように、ＤＬＬ回路２０は、可変遅延回路２１、分周回路２２、ＤＬＬ制御回路２３、レプリカバッファ２４及び位相差量検出回路１００を備えている。
【００１５】
可変遅延回路２１は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第３のクロック信号）を生成する回路である。可変遅延回路２１の具体的な回路構成については後述する。
【００１６】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ２４に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＲＤを受け、これを外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）として出力端子１３に供給する回路である。一方、レプリカバッファ２４は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第２のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）の位相と正確に一致することになる。但し、レプリカバッファ２４を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００１７】
分周回路２２は、外部クロック信号ＣＬＫを分周することによりサンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫは、位相差量検出回路１００に供給され、可変遅延回路２１の遅延量を変化させるタイミングを示す同期信号として用いられる。分周回路２２を用いている理由は、位相差量検出回路１００による検知動作にはある程度の時間が必要だからである。また、可変遅延回路２１の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大することも理由の一つである。特に限定されるものではないが、分周回路２２の分周数としては８程度に設定することが好ましい。
【００１８】
ＤＬＬ制御回路２３は、位相差量検出回路１００及びレプリカバッファ２４の動作を制御する回路であり、制御回路１５の指示に基づき動作する。具体的には、制御回路１５より供給されるＤＬＬ開始信号ＤＬＬＡＣＴが活性化すると、リセット信号ＲＳＴ、イネーブル信号ＤＥＴＥＮ、レプリカバッファ制御信号ＲＣＬＫＥＮを発生し、これらによってＤＬＬ回路２０による位相調整動作を開始する。一方、制御回路１５より供給されるＤＬＬ終了信号ＤＬＬＥＮＤが活性化すると、ＤＬＬ回路２０は停止し、半導体装置１０は非同期モードとなる。制御回路１５の動作は外部コマンドＣＭＤによって定められ、内部回路１１の動作についても制御する。制御回路１５は、外部クロック信号ＣＬＫに同期した動作を行う。
【００１９】
位相差量検出回路１００は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する回路であり、検出結果を示す選択信号ＳＥＬは可変遅延回路２１に供給される。ここで、「位相差量」とは、外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み時間又は遅れ時間を示す。したがって、可変遅延回路２１は、外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み時間又は遅れ時間に基づいて、その遅延量が制御される。以下、位相差量検出回路１００を中心にＤＬＬ回路２０の回路構成をより詳細に説明する。
【００２０】
図２は、ＤＬＬ回路２０のより詳細なブロック図であり、位相差量検出回路１００の内部をより具体的に示している。
【００２１】
図２に示すように、位相差量検出回路１００は、制御信号生成回路１１０、オシレータ１２０、カウンタ回路１３０及びデコーダ回路１４０を備えている。以下、位相差量検出回路１００を構成する各回路の具体的な回路構成について説明する。
【００２２】
図３は、制御信号生成回路１１０の回路図である。
【００２３】
図３に示すように、制御信号生成回路１１０は、データラッチ回路１１１〜１１６と、２入力のアンドゲート１１７，１１８によって構成されている。データラッチ回路１１１〜１１６のうち、データラッチ回路１１１，１１２は従属接続されており、いずれもレプリカクロック信号ＲＣＬＫに同期したラッチ動作を行う。初段のデータラッチ回路１１１のデータ入力端Ｄにはイネーブル信号ＤＥＴＥＮが入力され、最終段のデータラッチ回路１１２のデータ出力端Ｑからは、アンドゲート１１７，１１８への入力信号が出力される。データラッチ回路１１１，１１２は、いずれもリセット入力端Ｒを有している。リセット入力端Ｒにはリセット信号ＲＳＴが供給される。
【００２４】
データラッチ回路１１１〜１１６のうち、データラッチ回路１１３〜１１６も従属接続されており、いずれも外部クロック信号ＣＬＫに同期したラッチ動作を行う。初段のデータラッチ回路１１３のデータ入力端Ｄには、データラッチ回路１１１の出力が供給される。また、２段目のデータラッチ回路１１４のデータ出力端Ｑからは、アンドゲート１１７への入力信号が出力され、最終段のデータラッチ回路１１６のデータ出力端Ｑからは、アンドゲート１１８への入力信号が出力される。データラッチ回路１１３〜１１６は、いずれもセット入力端Ｓを有している。セット入力端Ｓにはリセット信号ＲＳＴが供給される。
【００２５】
かかる構成により、リセット信号ＲＳＴが活性化した後、イネーブル信号ＤＥＴＥＮがハイレベルに変化すると、レプリカクロック信号ＲＣＬＫの２回目の立ち上がりエッジに応答してアンドゲート１１７，１１８の出力がハイレベルに変化する。アンドゲート１１７の出力はカウンタ制御信号ＣＮＴＥＮとして用いられ、カウンタ回路１３０に供給される。また、アンドゲート１１８の出力はオシレータ制御信号ＯＳＣＥＮとして用いられ、オシレータ１２０に供給される。
【００２６】
また、リセット信号ＲＳＴが活性化した後、イネーブル信号ＤＥＴＥＮがハイレベルに変化すると、レプリカクロック信号ＲＣＬＫが１回立ち上がった後、外部クロック信号ＣＬＫの２回目の立ち上がりエッジに応答してアンドゲート１１７の出力がローレベルに変化し、外部クロック信号ＣＬＫの４回目の立ち上がりエッジに応答してアンドゲート１１８の出力がローレベルに変化する。
【００２７】
このように、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮのハイレベルへの変化はレプリカクロック信号ＲＣＬＫに同期する一方、これら信号のローレベルへの変化は外部クロック信号ＣＬＫに同期する。
【００２８】
図４は、オシレータ１２０の回路図である。
【００２９】
図４に示すように、オシレータ１２０は、遅延回路１２１と複合ゲート１２２がインバータ１２３を介して循環接続された構成を有している。複合ゲート１２２にはオシレータ制御信号ＯＳＣＥＮが入力されており、これがハイレベルになると遅延回路１２１の出力を通過させる。これにより、オシレータ１２０は非安定マルチバイブレータを構成することになるため、出力であるオシレータクロック信号ＯＳＣＣＬＫは、遅延回路１２１、複合ゲート１２２及びインバータ１２３の遅延量で決まる周期で発振する。これに対し、オシレータ制御信号ＯＳＣＥＮがローレベルである場合には、複合ゲート１２２の出力はローレベルに固定されることから、オシレータクロック信号ＯＳＣＣＬＫの発振は停止する。ここで、オシレータクロック信号ＯＳＣＣＬＫの周波数は、外部クロック信号ＣＬＫの周波数よりも十分に高くなるよう、遅延回路１２１の遅延量が設計される。
【００３０】
図５（ａ）はカウンタ回路１３０の回路図であり、図５（ｂ）はカウンタ回路１３０の動作を示す波形図である。
【００３１】
図５（ａ）に示すように、カウンタ回路１３０は、３つのデータラッチ回路１３１〜１３３を備えている。これらデータラッチ回路１３１〜１３３は、いずれもリセット信号ＲＳＴが供給されるリセット入力端Ｒを有している。データラッチ回路１３１は、データ入力端Ｄにオシレータクロック信号ＯＳＣＣＬＫが供給され、クロック入力端ＣＫに反転されたカウンタ制御信号ＣＮＴＥＮが供給される。データラッチ回路１３１の反転出力端ＱＢからはカウント値の最下位ビットＣ０が出力される。
【００３２】
一方、データラッチ回路１３２，１３３はバイナリカウンタを構成しており、それぞれビットＣ１，Ｃ２を出力する。ビットＣ１はカウント値の下位２ビット目であり、ビットＣ２はカウント値の最上位ビットである。データラッチ回路１３２のクロック入力端ＣＫには、ＳＲラッチ回路１３４の出力が供給される。ＳＲラッチ回路１３４のリセット入力端Ｒにはオシレータクロック信号ＯＳＣＣＬＫが供給され、セット入力端Ｓには反転されたカウンタ制御信号ＣＮＴＥＮが供給される。
【００３３】
かかる構成により、カウンタ回路１３０の出力であるカウント値Ｃ２〜Ｃ０は、図５（ｂ）に示すように、カウンタ制御信号ＣＮＴＥＮがハイレベルになると、オシレータクロック信号ＯＳＣＣＬＫの立ち下がりエッジ及び立ち上がりエッジの両方に応答してインクリメントされる。つまり、オシレータクロック信号ＯＳＣＣＬＫの半周期ごとにインクリメントされる。本実施形態では、カウント値Ｃ２〜Ｃ０が３ビットであることから、カウント値は十進数で０〜７の値を取る。
【００３４】
図６は、デコーダ回路１４０の回路図である。
【００３５】
図６に示すように、デコーダ回路１４０は、３つのデータラッチ回路１４１〜１４３と、３ビットのカウント値をデコードするデコード部１４４を備えている。データラッチ回路１４１〜１４３のデータ入力端Ｄには、それぞれカウント値の対応するビットＣ０，Ｃ１，Ｃ２が入力される。また、データラッチ回路１４１〜１４３のクロック入力端ＣＫにはサンプリングクロック信号ＳＹＮＣＬＫが共通に入力され、リセット入力端Ｒにはリセット信号ＲＳＴが共通に入力される。
【００３６】
かかる構成により、サンプリングクロック信号ＳＹＮＣＬＫに同期してカウント値Ｃ２〜Ｃ０をラッチし、ラッチしたカウント値がデコード部１４４によってデコードされる。これにより、デコード部１４４の出力である８つの選択信号ＳＥＬ０〜ＳＥＬ７のいずれか一つが活性化する。
【００３７】
以上が位相差量検出回路１００の具体的な回路構成である。このようにして生成される選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬ７）は、図１及び図２に示す可変遅延回路２１に供給される。
【００３８】
図７は、可変遅延回路２１の回路図である。
【００３９】
図７に示すように、可変遅延回路２１は、従属接続された８つの遅延回路２００〜２０７と、これらにそれぞれ対応する複合ゲート２１０〜２１７によって構成されている。遅延回路２００〜２０７には外部クロック信号ＣＬＫが入力されており、これにより、１つの遅延回路を経由するごとに外部クロック信号ＣＬＫが１ピッチずつ遅延される。遅延された外部クロック信号ＣＬＫは対応する複合ゲート２１０〜２１７にそれぞれ入力される。複合ゲート２１０〜２１７には、それぞれ対応する選択信号ＳＥＬ０〜ＳＥＬ７が入力されており、対応する選択信号ＳＥＬ０〜ＳＥＬ７が活性化されている複合ゲートの出力については対応する遅延回路２００〜２０７の出力と一致し、その他の複合ゲートの出力はパスされる。
【００４０】
これにより、いずれか一つ活性化される選択信号ＳＥＬ０〜ＳＥＬ７に基づいて、最終的に出力される内部クロック信号ＬＣＬＫの位相が決まる。本例では、選択信号ＳＥＬ０が活性化した場合に外部クロック信号ＣＬＫと内部クロック信号ＬＣＬＫの位相差量は最小となり、選択信号ＳＥＬ７が活性化した場合に外部クロック信号ＣＬＫと内部クロック信号ＬＣＬＫの位相差量は最大となる。
【００４１】
ここで、遅延回路２００〜２０７の１段分の遅延量は、オシレータ１２０に含まれる遅延回路１２１の遅延量と一致するよう設計される。また、複合ゲート２１０〜２１７の遅延量も、オシレータ１２０に含まれる複合ゲート１２２の遅延量と一致するよう設計される。これにより、インバータ１２３の遅延量が相対的に十分小さいとすれば、可変遅延回路２１の調整ピッチは、オシレータクロック信号ＯＳＣＣＬＫの半周期と一致する。より具体的には、選択信号ＳＥＬｎ（ｎ＝０〜７）を選択すると、可変遅延回路２１の遅延量は、オシレータクロック信号ＯＳＣＣＬＫの半周期をＡと定義した場合、Ａ×（ｎ＋１）で与えられる。
【００４２】
以上が本実施形態によるＤＬＬ回路２０の構成である。次に、ＤＬＬ回路２０の動作について説明する。
【００４３】
図８は、ＤＬＬ回路２０の動作を説明するためのタイミング図である。
【００４４】
図８に示すように、まず時刻ｔ１〜ｔ２の期間にＤＬＬ開始信号ＤＬＬＡＣＴが活性化すると、ＤＬＬ制御回路２３はこれに応答してレプリカバッファ制御信号ＲＣＬＫＥＮを一定期間非活性化させるとともに、ワンショットのリセット信号ＲＳＴを生成する。これにより、レプリカバッファ２４の動作が一定期間停止するとともに、位相差量検出回路１００がリセットされる。図８に示す例では、時刻ｔ３の直後から時刻ｔ９の直前までの期間に亘りレプリカバッファ制御信号ＲＣＬＫＥＮが非活性化され、時刻ｔ４の前後においてリセット信号ＲＳＴが活性化している。位相差量検出回路１００がリセットされると、カウンタ回路１３０のカウント値は０００（２進数）に初期化される。
【００４５】
次に、ＤＬＬ制御回路２３は、レプリカバッファ制御信号ＲＣＬＫＥＮの活性化と同時にイネーブル信号ＤＥＴＥＮを活性化させ、これを一定期間維持する。図８に示す例では、時刻ｔ９の直前から時刻ｔ１４までの期間に亘りイネーブル信号ＤＥＴＥＮが活性化されている。イネーブル信号ＤＥＴＥＮの活性化により、図３に示した制御信号生成回路１１０が動作を開始し、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮが生成される。
【００４６】
具体的には、時刻ｔ１０に対応するレプリカクロック信号ＲＣＬＫの立ち上がりエッジｔ１０'に応答して、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮが同時に活性化するとともに、時刻ｔ１１，ｔ１３に同期してこれらがそれぞれ非活性化する。ここで、時刻ｔ１０'とは、イネーブル信号ＤＥＴＥＮがハイレベルに変化した後、レプリカクロック信号ＲＣＬＫの２回目の立ち上がりエッジに相当する。また、時刻ｔ１１，ｔ１３とは、イネーブル信号ＤＥＴＥＮがハイレベルに変化した後、外部クロック信号ＣＬＫの２回目の立ち上がりエッジ及び４回目の立ち上がりエッジにそれぞれ相当する。かかる動作については、図３を参照しながら説明した通りである。
【００４７】
これにより、オシレータ１２０は時刻ｔ１０'から発振動作を開始し、それと同時にカウンタ回路１３０はオシレータクロック信号ＯＳＣＣＬＫのカウント動作を開始する。カウンタ回路１３０によるカウント動作は、時刻ｔ１１にて終了する。つまり、カウンタ回路１３０は、時刻ｔ１０'〜時刻ｔ１１までの期間、オシレータクロック信号ＯＳＣＣＬＫをカウントする。
【００４８】
ここで、時刻ｔ１０'はレプリカクロック信号ＲＣＬＫの立ち上がりエッジによって定義され、時刻ｔ１１とは外部クロック信号ＣＬＫの立ち上がりエッジによって定義される。その結果、カウンタ回路１３０のカウント値は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差量を示すことになる。図８に示す例では、カウント値が１００（２進数）であり、これが検出された位相差量となる。これは、オシレータクロック信号ＯＳＣＣＬＫの半周期をＡと定義した場合、位相差量が４Ａ〜５Ａの間であることを意味する。
【００４９】
かかるカウント値（１００）は、サンプリングクロック信号ＳＹＮＣＬＫに同期してデコーダ回路１４０に取り込まれ、デコードされる。その結果、カウント値＝１００に対応する選択信号ＳＥＬ４が活性化し、可変遅延回路２１に含まれる複合ゲート２１４が選択される。これにより、可変遅延回路２１の遅延量は、５つの遅延回路２００〜２０４と５つの複合ゲート２１０〜２１４によって決まる遅延量（＝５Ａ）に設定される。
【００５０】
以上によって、内部クロック信号ＬＣＬＫの位相調整動作が完了する。このように本実施形態では、位相差量に基づいて遅延量を１又は２ピッチ以上一度に変化させていることから、内部クロック信号ＬＣＬＫの位相調整が常に１回の位相調整動作で完了する。このため、従来に比べＤＬＬ回路２０のロックを高速に行うことが可能となる。
【００５１】
図９は、変形例による可変遅延回路２１の回路図である。
【００５２】
図９に示す可変遅延回路２１は、複数段（本例では４段）のインバータからなるインバータ列２２０と、インバータ列２２０を構成するＰチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３１と、インバータ列２２０を構成するＮチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３２と、定電流回路２３１，２３２の電流値Ｉを決める電流調整回路２４０とを備えている。
【００５３】
電流調整回路２４０は、並列接続された４つの選択トランジスタ２４１〜２４４を含んでいる。選択トランジスタ２４１〜２４４の電流供給能力には重み付けがされており、図９に示すように、選択トランジスタ２４１，２４４のチャネル幅をＷとした場合、選択トランジスタ２４２のチャネル幅はＷ×２、選択トランジスタ２４３のチャネル幅はＷ×４に設計されている。また、選択トランジスタ２４１〜２４３のゲートには、カウンタ回路１３０のカウント値Ｃ０，Ｃ１，Ｃ２の反転信号がそれぞれ供給される。これにより、３ビットのカウント値に基づいて８種類の電流値のいずれかが選択されることになる。
【００５４】
尚、選択トランジスタ２４４は、選択トランジスタ２４１〜２４３が全てオフ（カウント値＝１１１）である場合に最小の電流を流すためのトランジスタであり、ＤＬＬオンの状態では、パワーダウン信号ＰＷＲＤＮＢ＝Ｈにより常時オンである。パワーダウンモードにエントリした場合には、パワーダウン信号ＰＷＲＤＮＢがＬとなり、選択トランジスタ２４４がオフする。これにより、電流値がゼロとなる。
【００５５】
カウント値に基づいて電流調整回路２４０により生成される電流Ｉは、定電流回路２３１，２３２に含まれるカレントミラー回路によって複製され、インバータ列２２０に動作電流として与えられる。そして、インバータ列２２０の遅延量は動作電流によって変化することから、カウント値によって内部クロック信号ＬＣＬＫの位相を制御することが可能となる。
【００５６】
図１０（ａ）は変形例によるカウンタ回路１３０の回路図であり、図１０（ｂ）は変形例によるカウンタ回路１３０の動作を示す波形図である。
【００５７】
図１０（ａ）に示すカウンタ回路１３０は、３つのデータラッチ回路１３５〜１３７を備えている。これらデータラッチ回路１３５〜１３７は３ビットのバイナリカウンタを構成しており、それぞれビットＣ０，Ｃ１，Ｃ２を出力する。これらデータラッチ回路１３５〜１３７は、いずれもリセット信号ＲＳＴが供給されるリセット入力端Ｒを有している。データラッチ回路１３５のクロック入力端ＣＫには、ＳＲラッチ回路１３８の出力が供給される。ＳＲラッチ回路１３８のリセット入力端Ｒにはオシレータクロック信号ＯＳＣＣＬＫが供給され、セット入力端Ｓには反転されたカウンタ制御信号ＣＮＴＥＮが供給される。
【００５８】
かかる構成により、カウンタ回路１３０の出力であるカウント値Ｃ２〜Ｃ０は、図１０（ｂ）に示すように、カウンタ制御信号ＣＮＴＥＮがハイレベルになると、オシレータクロック信号ＯＳＣＣＬＫの立ち上がりエッジに応答してインクリメントされる。つまり、オシレータクロック信号ＯＳＣＣＬＫの１周期ごとにインクリメントされる。
【００５９】
このようなカウンタ回路１３０を用いる場合、可変遅延回路２１に含まれる遅延回路２００〜２０７の１段分の遅延量を、オシレータ１２０に含まれる遅延回路１２１の遅延量の２倍とすればよい。
【００６０】
次に、本発明の好ましい第２の実施形態について説明する。
【００６１】
図１１は、本発明の好ましい第２の実施形態による半導体装置３０の構成を示すブロック図である。
【００６２】
本実施形態による半導体装置３０は、ＤＬＬ回路２０がＤＬＬ回路４０に置き換えられている点において、図１に示した第１の実施形態による半導体装置１０と異なる。ＤＬＬ回路４０は、可変遅延回路２１の代わりに２つの可変遅延回路４１，４２が用いられている点、位相制御回路３００が追加されている点、並びに、ＤＬＬ制御回路２３の代わりにＤＬＬ制御回路４３が用いられている点において、ＤＬＬ回路２０と相違する。その他の要素については、図１に示したＤＬＬ回路２０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６３】
上述の通り、本実施形態では２つの可変遅延回路４１，４２が用いられており、これらが従属接続されている。一つ目は、前段に接続された粗調用可変遅延回路４１であり、相対的に粗い調整ピッチを有している。粗調用可変遅延回路４１の動作は、位相差量検出回路１００によって制御される。位相差量検出回路１００の回路構成及び動作については既に説明したとおりである。したがって、粗調用可変遅延回路４１については、第１の実施形態と同様の動作を行う。２つ目は、後段に接続された微調用可変遅延回路４２であり、相対的に細かい調整ピッチを有している。微調用可変遅延回路４２の動作は、位相制御回路３００によって制御される。位相制御回路３００は、位相差量検出回路１００とは異なり、１回の調整動作によって１ピッチの位相制御を行う。位相制御回路３００の詳細については後述する。
【００６４】
ＤＬＬ制御回路４３は、位相差量検出回路１００、位相制御回路３００及びレプリカバッファ２４の動作を制御する回路であり、制御回路１５の指示に基づき動作する。具体的には、第１の実施形態において用いたＤＬＬ制御回路２３の動作に加え、粗調用可変遅延回路４１の調整動作が完了すると、位相制御回路３００に対して開始信号ＳＴＡＲＴを出力するとともに、位相制御回路３００から終了信号ＥＮＤが入力されると、一連の調整動作を終了する。
【００６５】
図１２は、ＤＬＬ回路４０のより詳細なブロック図であり、位相差量検出回路１００及び位相制御回路３００の内部をより詳細に示している。但し、位相差量検出回路１００の説明については省略する。
【００６６】
図１２に示すように、位相制御回路３００は、位相検知回路３１０、アップダウンカウンタ回路３２０、デコーダ回路３３０及び終了判定回路３４０によって構成されている。
【００６７】
位相検知回路３１０は、外部クロック信号ＣＬＫ及びレプリカクロック信号ＲＣＬＫを受け、その位相を検知する回路である。つまり、位相検知回路３１０は、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか遅れているかを検知する回路であり、位相差量検出回路１００のように「位相差量」を検知するものではない。検知結果である位相検知信号ＰＤは、アップダウンカウンタ回路３２０に供給される。
【００６８】
アップダウンカウンタ回路３２０は、位相検知信号ＰＤに基づいてカウント値がカウントアップ又はカウントダウンされる回路である。例えば、位相検知信号ＰＤがハイレベルであればカウントアップを行い、位相検知信号ＰＤがローレベルであればカウントダウンを行う。アップダウンカウンタ回路３２０のカウント動作は、ＤＬＬ制御回路４３より供給される開始信号ＳＴＡＲＴが活性化すると許可される。また、カウントアップ又はカウントダウンのタイミングは、サンプリングクロック信号ＳＹＮＣＬＫに同期して行われる。アップダウンカウンタ回路３２０には、リセット信号ＲＳＴも供給されており、これが活性化するとカウント値が初期化される。アップダウンカウンタ回路３２０のカウント値ＣＶはデコーダ回路３３０及び終了判定回路３４０に供給される。
【００６９】
デコーダ回路３３０は、アップダウンカウンタ回路３２０のカウント値ＣＶを受けてこれをデコードし、デコード結果である選択信号ＳＥＬａを微調用可変遅延回路４２に供給する回路である。これにより、微調用可変遅延回路４２の遅延量は、アップダウンカウンタ回路のカウント値ＣＶによって定められる。
【００７０】
終了判定回路３４０は、カウント値ＣＶの変化が所定のパターンを示した場合に終了信号ＥＮＤを活性化させる回路である。所定のパターンとは、ＤＬＬ回路４０がロックした場合に得られるカウント値ＣＶの変化パターンを指す。具体的なパターンについては特に限定されないが、カウント値ＣＶの更新方向が変化した場合や（例えばカウントアップが続いた後、カウントダウンした場合）、カウント値ＣＶの更新方向が２回連続変化した場合など（例えばカウントアップが続いた後、カウントダウンし、次にカウントアップした場合）が挙げられる。終了信号ＥＮＤはＤＬＬ制御回路４３に供給され、これにより、ＤＬＬ制御回路４３はＤＬＬ回路４０がロックしたことを知ることが可能となる。
【００７１】
かかる構成により、本実施形態では、微調用可変遅延回路４２については、１回の調整動作で遅延量が１ピッチずつ変化する。これによって、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相をより厳密に一致させることが可能となる。また、微調用可変遅延回路４２においては、１ピッチ分の遅延量が小さいことから、位相差量を検出し、これに基づいて微調用可変遅延回路４２を制御することが容易ではないという点も、１ピッチずつ変化させている理由の一つである。
【００７２】
本実施形態において、粗調用可変遅延回路４１としては、図７又は図９に示した可変遅延回路２１と同じ回路を用いることができる。これにより、粗調用可変遅延回路４１に関連する部分は、第１の実施形態と同じ動作を行う。
【００７３】
図１３は、微調用可変遅延回路４２の一例を示す回路図である。図１３に示す微調用可変遅延回路４２は、図７に示した可変遅延回路２１（粗調用可変遅延回路４１）と同様の回路構成を有しているが、遅延回路４００〜４０７の１段当たりの遅延量が遅延回路２００〜２０７の１段当たりの遅延量よりも小さく設計されている。これにより、調整ピッチが粗調用可変遅延回路４１よりも小さくなることから、より細かい位相制御を行うことができる。
【００７４】
図１４は、微調用可変遅延回路４２の他の例を示す回路図である。図１４に示す微調用可変遅延回路４２は、図９に示した可変遅延回路２１（粗調用可変遅延回路４１）と同様の回路構成を有しているが、電流調整回路４４０を構成する選択トランジスタ４４１〜４４３のチャネル幅がＷからＷ２に拡大されている。これにより、調整ピッチが粗調用可変遅延回路４１よりも小さくなることから、より細かい位相制御を行うことができる。
【００７５】
このように、本実施形態によるＤＬＬ回路４０は、遅延量の調整ピッチが相対的に粗い粗調用可変遅延回路４１と、遅延量の調整ピッチが相対的に細かい微調用可変遅延回路４２を有しており、粗調用可変遅延回路４１については１回の調整動作で遅延量を１又は２ピッチ以上変化させる位相差量検出回路１００を用いて制御し、微調用可変遅延回路４２については１回の調整動作で遅延量を１ピッチずつ変化させる位相制御回路３００を用いて制御している。このため、ＤＬＬ回路４０を高速且つ正確にロックさせることが可能となる。
【００７６】
次に、本発明の好ましい第３の実施形態について説明する。
【００７７】
図１５は、本発明の好ましい第３の実施形態によるＤＬＬ回路５０の構成を示すブロック図である。
【００７８】
本実施形態によるＤＬＬ回路５０は、図１２に示したＤＬＬ回路４０に対し、可変遅延回路４１，４２がそれぞれ可変遅延回路５１，５２に置き換えられている点、並びに、位相差量検出回路１００に含まれるデコーダ回路１４０がデコーダ回路１５０に置き換えられている点において相違する。その他の要素については、図１２に示したＤＬＬ回路４０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７９】
図１６は、デコーダ回路１５０の回路図である。図１６に示すデコーダ回路１５０は、図６に示したデコーダ回路１４０の後段に論理回路１５１が付加された構成を有している。これにより、活性化する選択信号ＳＥＬ０〜ＳＥＬ７は、１つだけでなく隣り合う２つとなる。
【００８０】
図１７は、粗調用可変遅延回路５１の回路図である。図１７に示す粗調用可変遅延回路５１は、複合ゲートが２系統設けられている。具体的には、複合ゲート５００〜５０７は偶数番号が割り当てられた遅延回路２００，２０２，２０４，２０６に接続されており、その出力は中間クロック信号ＤＣＬＫ０として出力される。さらに、複合ゲート５１０〜５１７は奇数番号が割り当てられた遅延回路２０１，２０３，２０５，２０７に接続されており、その出力は中間クロック信号ＤＣＬＫ１として出力される。つまり、粗調用可変遅延回路５１からは、２つの中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１が出力される。そして、上述の通り、デコーダ回路１５０から出力される選択信号ＳＥＬ０〜ＳＥＬ７は、隣り合う２つが同時に活性化することから、これら中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１は、位相が必ず１ピッチ異なることになる。
【００８１】
図１８（ａ）は微調用可変遅延回路５２の回路図であり、図１８（ｂ）はその動作を説明するための波形図である。
【００８２】
図１８（ａ）に示す微調用可変遅延回路５２は、中間クロック信号ＤＣＬＫ０が入力されるインバータ６００と、中間クロック信号ＤＣＬＫ１が入力されるインバータ６０１を有しており、その合成出力が内部クロック信号ＬＣＬＫとして用いられる。インバータ６００には、それぞれバイアス電圧ＶＰＥＯ，ＶＮＥＯを受けるトランジスタ６１１，６１２が直接接続されており、これにより、インバータ６００の能力はバイアス電圧ＶＰＥＯ，ＶＮＥＯによって調整される。同様に、インバータ６０１には、それぞれバイアス電圧ＶＰＭ，ＶＮＭを受けるトランジスタ６２１，６２２が直接接続されており、これにより、インバータ６０１の能力はバイアス電圧ＶＰＭ，ＶＮＭによって調整される。
【００８３】
かかる構成により、図１８（ｂ）に示すように、中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１の合成比は、これらバイアス電圧のレベル配分によって決まる。例えば、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが１００％、バイアス電圧ＶＰＭ，ＶＮＭが０％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ０の位相とほぼ一致する。逆に、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが０％、バイアス電圧ＶＰＭ，ＶＮＭが１００％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ１の位相とほぼ一致する。さらに、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが５０％、バイアス電圧ＶＰＭ，ＶＮＭが５０％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１の位相のほぼ中間となる。
【００８４】
このようにして、位相が１ピッチ異なる２つの中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１を任意の割合で合成することができ、これにより、内部クロック信号ＬＣＬＫの微調整が実現される。バイアス電圧の生成は、デコーダ回路３３０の出力をＤ／Ａ変換することにより得られる。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８６】
１０，３０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ 制御回路
２０，４０，５０ ＤＬＬ回路
２１ 可変遅延回路
２２ 分周回路
２３，４３ ＤＬＬ制御回路
２４ レプリカバッファ
４１，５１ 粗調用可変遅延回路
４２，５２ 微調用可変遅延回路
１００ 位相差量検出回路
１１０ 制御信号生成回路
１２０ オシレータ
１３０ カウンタ回路
１４０，１５０ デコーダ回路
２００〜２０７，３００〜３０７ 遅延回路
３００ 位相制御回路
３１０ 位相検知回路
３２０ アップダウンカウンタ回路
３３０ デコーダ回路
３４０ 終了判定回路
ＣＬＫ 外部クロック信号（第１のクロック信号）
ＲＣＬＫ レプリカクロック信号（第２のクロック信号）
ＬＣＬＫ 内部クロック信号（第３のクロック信号）
【技術分野】
【０００１】
本発明はＤＬＬ（Delay Locked Loop）回路及びこれを備える半導体装置に関し、特に、ロックに要する時間が短縮されたＤＬＬ回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路が用いられる（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号に対してレプリカクロック信号が進んでいるか或いは遅れているかを検出し、その結果に基づいて可変遅延回路の遅延量を調整することにより、両者の位相を一致させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＤＬＬ回路では、可変遅延回路の遅延量調整が１ピッチずつ行われることから、外部クロック信号とレプリカクロック信号の位相差量、すなわち、外部クロック信号のアクティブエッジとレプリカクロック信号のアクティブエッジとの時間差が大きいケースでは、遅延量の調整回数が多くなるため、ＤＬＬ回路のロックに要する時間が長くなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明によるＤＬＬ回路は、第１のクロック信号と第２のクロック信号の位相差量を検出する位相差量検出回路と、前記位相差量に基づいて前記第１のクロック信号を遅延させることにより第３のクロック信号を生成する可変遅延回路と、前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカバッファと、を備えることを特徴とする。
【０００７】
また、本発明による半導体装置は、外部から供給される第１のクロック信号に同期してデータを出力する半導体装置であって、上記のＤＬＬ回路と、前記第３のクロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、外部クロック信号に対してレプリカクロック信号の位相が進んでいるか或いは遅れているかではなく、その位相差量に基づいて可変遅延回路が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】ＤＬＬ回路２０のより詳細なブロック図である。
【図３】制御信号生成回路１１０の回路図である。
【図４】オシレータ１２０の回路図である。
【図５】（ａ）はカウンタ回路１３０の回路図であり、（ｂ）はカウンタ回路１３０の動作を示す波形図である。
【図６】デコーダ回路１４０の回路図である。
【図７】可変遅延回路２１の回路図である。
【図８】ＤＬＬ回路２０の動作を説明するためのタイミング図である。
【図９】変形例による可変遅延回路２１の回路図である。
【図１０】（ａ）は変形例によるカウンタ回路１３０の回路図であり、（ｂ）は変形例によるカウンタ回路１３０の動作を示す波形図である。
【図１１】本発明の好ましい第２の実施形態による半導体装置３０の構成を示すブロック図である。
【図１２】ＤＬＬ回路４０のより詳細なブロック図である。
【図１３】微調用可変遅延回路４２の一例を示す回路図である。
【図１４】微調用可変遅延回路４２の他の例を示す回路図である。
【図１５】本発明の好ましい第３の実施形態によるＤＬＬ回路５０の構成を示すブロック図である。
【図１６】デコーダ回路１５０の回路図である。
【図１７】粗調用可変遅延回路５１の回路図である。
【図１８】（ａ）は微調用可変遅延回路５２の回路図であり、（ｂ）はその動作を説明するための波形図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１２】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＲＤを出力する内部回路１１と、内部出力信号ＲＤに基づいて外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）を出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路２０と、ＤＬＬ回路２０及び内部回路１１の動作を制御する制御回路１５を備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１３】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）を外部に出力する回路であり、外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）の出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路２０によって制御される。以下、ＤＬＬ回路２０の構成について説明する。
【００１４】
図１に示すように、ＤＬＬ回路２０は、可変遅延回路２１、分周回路２２、ＤＬＬ制御回路２３、レプリカバッファ２４及び位相差量検出回路１００を備えている。
【００１５】
可変遅延回路２１は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第３のクロック信号）を生成する回路である。可変遅延回路２１の具体的な回路構成については後述する。
【００１６】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ２４に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＲＤを受け、これを外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）として出力端子１３に供給する回路である。一方、レプリカバッファ２４は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第２のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱ（又はストローブ信号ＤＱＳ）の位相と正確に一致することになる。但し、レプリカバッファ２４を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００１７】
分周回路２２は、外部クロック信号ＣＬＫを分周することによりサンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫは、位相差量検出回路１００に供給され、可変遅延回路２１の遅延量を変化させるタイミングを示す同期信号として用いられる。分周回路２２を用いている理由は、位相差量検出回路１００による検知動作にはある程度の時間が必要だからである。また、可変遅延回路２１の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大することも理由の一つである。特に限定されるものではないが、分周回路２２の分周数としては８程度に設定することが好ましい。
【００１８】
ＤＬＬ制御回路２３は、位相差量検出回路１００及びレプリカバッファ２４の動作を制御する回路であり、制御回路１５の指示に基づき動作する。具体的には、制御回路１５より供給されるＤＬＬ開始信号ＤＬＬＡＣＴが活性化すると、リセット信号ＲＳＴ、イネーブル信号ＤＥＴＥＮ、レプリカバッファ制御信号ＲＣＬＫＥＮを発生し、これらによってＤＬＬ回路２０による位相調整動作を開始する。一方、制御回路１５より供給されるＤＬＬ終了信号ＤＬＬＥＮＤが活性化すると、ＤＬＬ回路２０は停止し、半導体装置１０は非同期モードとなる。制御回路１５の動作は外部コマンドＣＭＤによって定められ、内部回路１１の動作についても制御する。制御回路１５は、外部クロック信号ＣＬＫに同期した動作を行う。
【００１９】
位相差量検出回路１００は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する回路であり、検出結果を示す選択信号ＳＥＬは可変遅延回路２１に供給される。ここで、「位相差量」とは、外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み時間又は遅れ時間を示す。したがって、可変遅延回路２１は、外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み時間又は遅れ時間に基づいて、その遅延量が制御される。以下、位相差量検出回路１００を中心にＤＬＬ回路２０の回路構成をより詳細に説明する。
【００２０】
図２は、ＤＬＬ回路２０のより詳細なブロック図であり、位相差量検出回路１００の内部をより具体的に示している。
【００２１】
図２に示すように、位相差量検出回路１００は、制御信号生成回路１１０、オシレータ１２０、カウンタ回路１３０及びデコーダ回路１４０を備えている。以下、位相差量検出回路１００を構成する各回路の具体的な回路構成について説明する。
【００２２】
図３は、制御信号生成回路１１０の回路図である。
【００２３】
図３に示すように、制御信号生成回路１１０は、データラッチ回路１１１〜１１６と、２入力のアンドゲート１１７，１１８によって構成されている。データラッチ回路１１１〜１１６のうち、データラッチ回路１１１，１１２は従属接続されており、いずれもレプリカクロック信号ＲＣＬＫに同期したラッチ動作を行う。初段のデータラッチ回路１１１のデータ入力端Ｄにはイネーブル信号ＤＥＴＥＮが入力され、最終段のデータラッチ回路１１２のデータ出力端Ｑからは、アンドゲート１１７，１１８への入力信号が出力される。データラッチ回路１１１，１１２は、いずれもリセット入力端Ｒを有している。リセット入力端Ｒにはリセット信号ＲＳＴが供給される。
【００２４】
データラッチ回路１１１〜１１６のうち、データラッチ回路１１３〜１１６も従属接続されており、いずれも外部クロック信号ＣＬＫに同期したラッチ動作を行う。初段のデータラッチ回路１１３のデータ入力端Ｄには、データラッチ回路１１１の出力が供給される。また、２段目のデータラッチ回路１１４のデータ出力端Ｑからは、アンドゲート１１７への入力信号が出力され、最終段のデータラッチ回路１１６のデータ出力端Ｑからは、アンドゲート１１８への入力信号が出力される。データラッチ回路１１３〜１１６は、いずれもセット入力端Ｓを有している。セット入力端Ｓにはリセット信号ＲＳＴが供給される。
【００２５】
かかる構成により、リセット信号ＲＳＴが活性化した後、イネーブル信号ＤＥＴＥＮがハイレベルに変化すると、レプリカクロック信号ＲＣＬＫの２回目の立ち上がりエッジに応答してアンドゲート１１７，１１８の出力がハイレベルに変化する。アンドゲート１１７の出力はカウンタ制御信号ＣＮＴＥＮとして用いられ、カウンタ回路１３０に供給される。また、アンドゲート１１８の出力はオシレータ制御信号ＯＳＣＥＮとして用いられ、オシレータ１２０に供給される。
【００２６】
また、リセット信号ＲＳＴが活性化した後、イネーブル信号ＤＥＴＥＮがハイレベルに変化すると、レプリカクロック信号ＲＣＬＫが１回立ち上がった後、外部クロック信号ＣＬＫの２回目の立ち上がりエッジに応答してアンドゲート１１７の出力がローレベルに変化し、外部クロック信号ＣＬＫの４回目の立ち上がりエッジに応答してアンドゲート１１８の出力がローレベルに変化する。
【００２７】
このように、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮのハイレベルへの変化はレプリカクロック信号ＲＣＬＫに同期する一方、これら信号のローレベルへの変化は外部クロック信号ＣＬＫに同期する。
【００２８】
図４は、オシレータ１２０の回路図である。
【００２９】
図４に示すように、オシレータ１２０は、遅延回路１２１と複合ゲート１２２がインバータ１２３を介して循環接続された構成を有している。複合ゲート１２２にはオシレータ制御信号ＯＳＣＥＮが入力されており、これがハイレベルになると遅延回路１２１の出力を通過させる。これにより、オシレータ１２０は非安定マルチバイブレータを構成することになるため、出力であるオシレータクロック信号ＯＳＣＣＬＫは、遅延回路１２１、複合ゲート１２２及びインバータ１２３の遅延量で決まる周期で発振する。これに対し、オシレータ制御信号ＯＳＣＥＮがローレベルである場合には、複合ゲート１２２の出力はローレベルに固定されることから、オシレータクロック信号ＯＳＣＣＬＫの発振は停止する。ここで、オシレータクロック信号ＯＳＣＣＬＫの周波数は、外部クロック信号ＣＬＫの周波数よりも十分に高くなるよう、遅延回路１２１の遅延量が設計される。
【００３０】
図５（ａ）はカウンタ回路１３０の回路図であり、図５（ｂ）はカウンタ回路１３０の動作を示す波形図である。
【００３１】
図５（ａ）に示すように、カウンタ回路１３０は、３つのデータラッチ回路１３１〜１３３を備えている。これらデータラッチ回路１３１〜１３３は、いずれもリセット信号ＲＳＴが供給されるリセット入力端Ｒを有している。データラッチ回路１３１は、データ入力端Ｄにオシレータクロック信号ＯＳＣＣＬＫが供給され、クロック入力端ＣＫに反転されたカウンタ制御信号ＣＮＴＥＮが供給される。データラッチ回路１３１の反転出力端ＱＢからはカウント値の最下位ビットＣ０が出力される。
【００３２】
一方、データラッチ回路１３２，１３３はバイナリカウンタを構成しており、それぞれビットＣ１，Ｃ２を出力する。ビットＣ１はカウント値の下位２ビット目であり、ビットＣ２はカウント値の最上位ビットである。データラッチ回路１３２のクロック入力端ＣＫには、ＳＲラッチ回路１３４の出力が供給される。ＳＲラッチ回路１３４のリセット入力端Ｒにはオシレータクロック信号ＯＳＣＣＬＫが供給され、セット入力端Ｓには反転されたカウンタ制御信号ＣＮＴＥＮが供給される。
【００３３】
かかる構成により、カウンタ回路１３０の出力であるカウント値Ｃ２〜Ｃ０は、図５（ｂ）に示すように、カウンタ制御信号ＣＮＴＥＮがハイレベルになると、オシレータクロック信号ＯＳＣＣＬＫの立ち下がりエッジ及び立ち上がりエッジの両方に応答してインクリメントされる。つまり、オシレータクロック信号ＯＳＣＣＬＫの半周期ごとにインクリメントされる。本実施形態では、カウント値Ｃ２〜Ｃ０が３ビットであることから、カウント値は十進数で０〜７の値を取る。
【００３４】
図６は、デコーダ回路１４０の回路図である。
【００３５】
図６に示すように、デコーダ回路１４０は、３つのデータラッチ回路１４１〜１４３と、３ビットのカウント値をデコードするデコード部１４４を備えている。データラッチ回路１４１〜１４３のデータ入力端Ｄには、それぞれカウント値の対応するビットＣ０，Ｃ１，Ｃ２が入力される。また、データラッチ回路１４１〜１４３のクロック入力端ＣＫにはサンプリングクロック信号ＳＹＮＣＬＫが共通に入力され、リセット入力端Ｒにはリセット信号ＲＳＴが共通に入力される。
【００３６】
かかる構成により、サンプリングクロック信号ＳＹＮＣＬＫに同期してカウント値Ｃ２〜Ｃ０をラッチし、ラッチしたカウント値がデコード部１４４によってデコードされる。これにより、デコード部１４４の出力である８つの選択信号ＳＥＬ０〜ＳＥＬ７のいずれか一つが活性化する。
【００３７】
以上が位相差量検出回路１００の具体的な回路構成である。このようにして生成される選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬ７）は、図１及び図２に示す可変遅延回路２１に供給される。
【００３８】
図７は、可変遅延回路２１の回路図である。
【００３９】
図７に示すように、可変遅延回路２１は、従属接続された８つの遅延回路２００〜２０７と、これらにそれぞれ対応する複合ゲート２１０〜２１７によって構成されている。遅延回路２００〜２０７には外部クロック信号ＣＬＫが入力されており、これにより、１つの遅延回路を経由するごとに外部クロック信号ＣＬＫが１ピッチずつ遅延される。遅延された外部クロック信号ＣＬＫは対応する複合ゲート２１０〜２１７にそれぞれ入力される。複合ゲート２１０〜２１７には、それぞれ対応する選択信号ＳＥＬ０〜ＳＥＬ７が入力されており、対応する選択信号ＳＥＬ０〜ＳＥＬ７が活性化されている複合ゲートの出力については対応する遅延回路２００〜２０７の出力と一致し、その他の複合ゲートの出力はパスされる。
【００４０】
これにより、いずれか一つ活性化される選択信号ＳＥＬ０〜ＳＥＬ７に基づいて、最終的に出力される内部クロック信号ＬＣＬＫの位相が決まる。本例では、選択信号ＳＥＬ０が活性化した場合に外部クロック信号ＣＬＫと内部クロック信号ＬＣＬＫの位相差量は最小となり、選択信号ＳＥＬ７が活性化した場合に外部クロック信号ＣＬＫと内部クロック信号ＬＣＬＫの位相差量は最大となる。
【００４１】
ここで、遅延回路２００〜２０７の１段分の遅延量は、オシレータ１２０に含まれる遅延回路１２１の遅延量と一致するよう設計される。また、複合ゲート２１０〜２１７の遅延量も、オシレータ１２０に含まれる複合ゲート１２２の遅延量と一致するよう設計される。これにより、インバータ１２３の遅延量が相対的に十分小さいとすれば、可変遅延回路２１の調整ピッチは、オシレータクロック信号ＯＳＣＣＬＫの半周期と一致する。より具体的には、選択信号ＳＥＬｎ（ｎ＝０〜７）を選択すると、可変遅延回路２１の遅延量は、オシレータクロック信号ＯＳＣＣＬＫの半周期をＡと定義した場合、Ａ×（ｎ＋１）で与えられる。
【００４２】
以上が本実施形態によるＤＬＬ回路２０の構成である。次に、ＤＬＬ回路２０の動作について説明する。
【００４３】
図８は、ＤＬＬ回路２０の動作を説明するためのタイミング図である。
【００４４】
図８に示すように、まず時刻ｔ１〜ｔ２の期間にＤＬＬ開始信号ＤＬＬＡＣＴが活性化すると、ＤＬＬ制御回路２３はこれに応答してレプリカバッファ制御信号ＲＣＬＫＥＮを一定期間非活性化させるとともに、ワンショットのリセット信号ＲＳＴを生成する。これにより、レプリカバッファ２４の動作が一定期間停止するとともに、位相差量検出回路１００がリセットされる。図８に示す例では、時刻ｔ３の直後から時刻ｔ９の直前までの期間に亘りレプリカバッファ制御信号ＲＣＬＫＥＮが非活性化され、時刻ｔ４の前後においてリセット信号ＲＳＴが活性化している。位相差量検出回路１００がリセットされると、カウンタ回路１３０のカウント値は０００（２進数）に初期化される。
【００４５】
次に、ＤＬＬ制御回路２３は、レプリカバッファ制御信号ＲＣＬＫＥＮの活性化と同時にイネーブル信号ＤＥＴＥＮを活性化させ、これを一定期間維持する。図８に示す例では、時刻ｔ９の直前から時刻ｔ１４までの期間に亘りイネーブル信号ＤＥＴＥＮが活性化されている。イネーブル信号ＤＥＴＥＮの活性化により、図３に示した制御信号生成回路１１０が動作を開始し、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮが生成される。
【００４６】
具体的には、時刻ｔ１０に対応するレプリカクロック信号ＲＣＬＫの立ち上がりエッジｔ１０'に応答して、カウンタ制御信号ＣＮＴＥＮ及びオシレータ制御信号ＯＳＣＥＮが同時に活性化するとともに、時刻ｔ１１，ｔ１３に同期してこれらがそれぞれ非活性化する。ここで、時刻ｔ１０'とは、イネーブル信号ＤＥＴＥＮがハイレベルに変化した後、レプリカクロック信号ＲＣＬＫの２回目の立ち上がりエッジに相当する。また、時刻ｔ１１，ｔ１３とは、イネーブル信号ＤＥＴＥＮがハイレベルに変化した後、外部クロック信号ＣＬＫの２回目の立ち上がりエッジ及び４回目の立ち上がりエッジにそれぞれ相当する。かかる動作については、図３を参照しながら説明した通りである。
【００４７】
これにより、オシレータ１２０は時刻ｔ１０'から発振動作を開始し、それと同時にカウンタ回路１３０はオシレータクロック信号ＯＳＣＣＬＫのカウント動作を開始する。カウンタ回路１３０によるカウント動作は、時刻ｔ１１にて終了する。つまり、カウンタ回路１３０は、時刻ｔ１０'〜時刻ｔ１１までの期間、オシレータクロック信号ＯＳＣＣＬＫをカウントする。
【００４８】
ここで、時刻ｔ１０'はレプリカクロック信号ＲＣＬＫの立ち上がりエッジによって定義され、時刻ｔ１１とは外部クロック信号ＣＬＫの立ち上がりエッジによって定義される。その結果、カウンタ回路１３０のカウント値は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差量を示すことになる。図８に示す例では、カウント値が１００（２進数）であり、これが検出された位相差量となる。これは、オシレータクロック信号ＯＳＣＣＬＫの半周期をＡと定義した場合、位相差量が４Ａ〜５Ａの間であることを意味する。
【００４９】
かかるカウント値（１００）は、サンプリングクロック信号ＳＹＮＣＬＫに同期してデコーダ回路１４０に取り込まれ、デコードされる。その結果、カウント値＝１００に対応する選択信号ＳＥＬ４が活性化し、可変遅延回路２１に含まれる複合ゲート２１４が選択される。これにより、可変遅延回路２１の遅延量は、５つの遅延回路２００〜２０４と５つの複合ゲート２１０〜２１４によって決まる遅延量（＝５Ａ）に設定される。
【００５０】
以上によって、内部クロック信号ＬＣＬＫの位相調整動作が完了する。このように本実施形態では、位相差量に基づいて遅延量を１又は２ピッチ以上一度に変化させていることから、内部クロック信号ＬＣＬＫの位相調整が常に１回の位相調整動作で完了する。このため、従来に比べＤＬＬ回路２０のロックを高速に行うことが可能となる。
【００５１】
図９は、変形例による可変遅延回路２１の回路図である。
【００５２】
図９に示す可変遅延回路２１は、複数段（本例では４段）のインバータからなるインバータ列２２０と、インバータ列２２０を構成するＰチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３１と、インバータ列２２０を構成するＮチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３２と、定電流回路２３１，２３２の電流値Ｉを決める電流調整回路２４０とを備えている。
【００５３】
電流調整回路２４０は、並列接続された４つの選択トランジスタ２４１〜２４４を含んでいる。選択トランジスタ２４１〜２４４の電流供給能力には重み付けがされており、図９に示すように、選択トランジスタ２４１，２４４のチャネル幅をＷとした場合、選択トランジスタ２４２のチャネル幅はＷ×２、選択トランジスタ２４３のチャネル幅はＷ×４に設計されている。また、選択トランジスタ２４１〜２４３のゲートには、カウンタ回路１３０のカウント値Ｃ０，Ｃ１，Ｃ２の反転信号がそれぞれ供給される。これにより、３ビットのカウント値に基づいて８種類の電流値のいずれかが選択されることになる。
【００５４】
尚、選択トランジスタ２４４は、選択トランジスタ２４１〜２４３が全てオフ（カウント値＝１１１）である場合に最小の電流を流すためのトランジスタであり、ＤＬＬオンの状態では、パワーダウン信号ＰＷＲＤＮＢ＝Ｈにより常時オンである。パワーダウンモードにエントリした場合には、パワーダウン信号ＰＷＲＤＮＢがＬとなり、選択トランジスタ２４４がオフする。これにより、電流値がゼロとなる。
【００５５】
カウント値に基づいて電流調整回路２４０により生成される電流Ｉは、定電流回路２３１，２３２に含まれるカレントミラー回路によって複製され、インバータ列２２０に動作電流として与えられる。そして、インバータ列２２０の遅延量は動作電流によって変化することから、カウント値によって内部クロック信号ＬＣＬＫの位相を制御することが可能となる。
【００５６】
図１０（ａ）は変形例によるカウンタ回路１３０の回路図であり、図１０（ｂ）は変形例によるカウンタ回路１３０の動作を示す波形図である。
【００５７】
図１０（ａ）に示すカウンタ回路１３０は、３つのデータラッチ回路１３５〜１３７を備えている。これらデータラッチ回路１３５〜１３７は３ビットのバイナリカウンタを構成しており、それぞれビットＣ０，Ｃ１，Ｃ２を出力する。これらデータラッチ回路１３５〜１３７は、いずれもリセット信号ＲＳＴが供給されるリセット入力端Ｒを有している。データラッチ回路１３５のクロック入力端ＣＫには、ＳＲラッチ回路１３８の出力が供給される。ＳＲラッチ回路１３８のリセット入力端Ｒにはオシレータクロック信号ＯＳＣＣＬＫが供給され、セット入力端Ｓには反転されたカウンタ制御信号ＣＮＴＥＮが供給される。
【００５８】
かかる構成により、カウンタ回路１３０の出力であるカウント値Ｃ２〜Ｃ０は、図１０（ｂ）に示すように、カウンタ制御信号ＣＮＴＥＮがハイレベルになると、オシレータクロック信号ＯＳＣＣＬＫの立ち上がりエッジに応答してインクリメントされる。つまり、オシレータクロック信号ＯＳＣＣＬＫの１周期ごとにインクリメントされる。
【００５９】
このようなカウンタ回路１３０を用いる場合、可変遅延回路２１に含まれる遅延回路２００〜２０７の１段分の遅延量を、オシレータ１２０に含まれる遅延回路１２１の遅延量の２倍とすればよい。
【００６０】
次に、本発明の好ましい第２の実施形態について説明する。
【００６１】
図１１は、本発明の好ましい第２の実施形態による半導体装置３０の構成を示すブロック図である。
【００６２】
本実施形態による半導体装置３０は、ＤＬＬ回路２０がＤＬＬ回路４０に置き換えられている点において、図１に示した第１の実施形態による半導体装置１０と異なる。ＤＬＬ回路４０は、可変遅延回路２１の代わりに２つの可変遅延回路４１，４２が用いられている点、位相制御回路３００が追加されている点、並びに、ＤＬＬ制御回路２３の代わりにＤＬＬ制御回路４３が用いられている点において、ＤＬＬ回路２０と相違する。その他の要素については、図１に示したＤＬＬ回路２０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６３】
上述の通り、本実施形態では２つの可変遅延回路４１，４２が用いられており、これらが従属接続されている。一つ目は、前段に接続された粗調用可変遅延回路４１であり、相対的に粗い調整ピッチを有している。粗調用可変遅延回路４１の動作は、位相差量検出回路１００によって制御される。位相差量検出回路１００の回路構成及び動作については既に説明したとおりである。したがって、粗調用可変遅延回路４１については、第１の実施形態と同様の動作を行う。２つ目は、後段に接続された微調用可変遅延回路４２であり、相対的に細かい調整ピッチを有している。微調用可変遅延回路４２の動作は、位相制御回路３００によって制御される。位相制御回路３００は、位相差量検出回路１００とは異なり、１回の調整動作によって１ピッチの位相制御を行う。位相制御回路３００の詳細については後述する。
【００６４】
ＤＬＬ制御回路４３は、位相差量検出回路１００、位相制御回路３００及びレプリカバッファ２４の動作を制御する回路であり、制御回路１５の指示に基づき動作する。具体的には、第１の実施形態において用いたＤＬＬ制御回路２３の動作に加え、粗調用可変遅延回路４１の調整動作が完了すると、位相制御回路３００に対して開始信号ＳＴＡＲＴを出力するとともに、位相制御回路３００から終了信号ＥＮＤが入力されると、一連の調整動作を終了する。
【００６５】
図１２は、ＤＬＬ回路４０のより詳細なブロック図であり、位相差量検出回路１００及び位相制御回路３００の内部をより詳細に示している。但し、位相差量検出回路１００の説明については省略する。
【００６６】
図１２に示すように、位相制御回路３００は、位相検知回路３１０、アップダウンカウンタ回路３２０、デコーダ回路３３０及び終了判定回路３４０によって構成されている。
【００６７】
位相検知回路３１０は、外部クロック信号ＣＬＫ及びレプリカクロック信号ＲＣＬＫを受け、その位相を検知する回路である。つまり、位相検知回路３１０は、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか遅れているかを検知する回路であり、位相差量検出回路１００のように「位相差量」を検知するものではない。検知結果である位相検知信号ＰＤは、アップダウンカウンタ回路３２０に供給される。
【００６８】
アップダウンカウンタ回路３２０は、位相検知信号ＰＤに基づいてカウント値がカウントアップ又はカウントダウンされる回路である。例えば、位相検知信号ＰＤがハイレベルであればカウントアップを行い、位相検知信号ＰＤがローレベルであればカウントダウンを行う。アップダウンカウンタ回路３２０のカウント動作は、ＤＬＬ制御回路４３より供給される開始信号ＳＴＡＲＴが活性化すると許可される。また、カウントアップ又はカウントダウンのタイミングは、サンプリングクロック信号ＳＹＮＣＬＫに同期して行われる。アップダウンカウンタ回路３２０には、リセット信号ＲＳＴも供給されており、これが活性化するとカウント値が初期化される。アップダウンカウンタ回路３２０のカウント値ＣＶはデコーダ回路３３０及び終了判定回路３４０に供給される。
【００６９】
デコーダ回路３３０は、アップダウンカウンタ回路３２０のカウント値ＣＶを受けてこれをデコードし、デコード結果である選択信号ＳＥＬａを微調用可変遅延回路４２に供給する回路である。これにより、微調用可変遅延回路４２の遅延量は、アップダウンカウンタ回路のカウント値ＣＶによって定められる。
【００７０】
終了判定回路３４０は、カウント値ＣＶの変化が所定のパターンを示した場合に終了信号ＥＮＤを活性化させる回路である。所定のパターンとは、ＤＬＬ回路４０がロックした場合に得られるカウント値ＣＶの変化パターンを指す。具体的なパターンについては特に限定されないが、カウント値ＣＶの更新方向が変化した場合や（例えばカウントアップが続いた後、カウントダウンした場合）、カウント値ＣＶの更新方向が２回連続変化した場合など（例えばカウントアップが続いた後、カウントダウンし、次にカウントアップした場合）が挙げられる。終了信号ＥＮＤはＤＬＬ制御回路４３に供給され、これにより、ＤＬＬ制御回路４３はＤＬＬ回路４０がロックしたことを知ることが可能となる。
【００７１】
かかる構成により、本実施形態では、微調用可変遅延回路４２については、１回の調整動作で遅延量が１ピッチずつ変化する。これによって、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相をより厳密に一致させることが可能となる。また、微調用可変遅延回路４２においては、１ピッチ分の遅延量が小さいことから、位相差量を検出し、これに基づいて微調用可変遅延回路４２を制御することが容易ではないという点も、１ピッチずつ変化させている理由の一つである。
【００７２】
本実施形態において、粗調用可変遅延回路４１としては、図７又は図９に示した可変遅延回路２１と同じ回路を用いることができる。これにより、粗調用可変遅延回路４１に関連する部分は、第１の実施形態と同じ動作を行う。
【００７３】
図１３は、微調用可変遅延回路４２の一例を示す回路図である。図１３に示す微調用可変遅延回路４２は、図７に示した可変遅延回路２１（粗調用可変遅延回路４１）と同様の回路構成を有しているが、遅延回路４００〜４０７の１段当たりの遅延量が遅延回路２００〜２０７の１段当たりの遅延量よりも小さく設計されている。これにより、調整ピッチが粗調用可変遅延回路４１よりも小さくなることから、より細かい位相制御を行うことができる。
【００７４】
図１４は、微調用可変遅延回路４２の他の例を示す回路図である。図１４に示す微調用可変遅延回路４２は、図９に示した可変遅延回路２１（粗調用可変遅延回路４１）と同様の回路構成を有しているが、電流調整回路４４０を構成する選択トランジスタ４４１〜４４３のチャネル幅がＷからＷ２に拡大されている。これにより、調整ピッチが粗調用可変遅延回路４１よりも小さくなることから、より細かい位相制御を行うことができる。
【００７５】
このように、本実施形態によるＤＬＬ回路４０は、遅延量の調整ピッチが相対的に粗い粗調用可変遅延回路４１と、遅延量の調整ピッチが相対的に細かい微調用可変遅延回路４２を有しており、粗調用可変遅延回路４１については１回の調整動作で遅延量を１又は２ピッチ以上変化させる位相差量検出回路１００を用いて制御し、微調用可変遅延回路４２については１回の調整動作で遅延量を１ピッチずつ変化させる位相制御回路３００を用いて制御している。このため、ＤＬＬ回路４０を高速且つ正確にロックさせることが可能となる。
【００７６】
次に、本発明の好ましい第３の実施形態について説明する。
【００７７】
図１５は、本発明の好ましい第３の実施形態によるＤＬＬ回路５０の構成を示すブロック図である。
【００７８】
本実施形態によるＤＬＬ回路５０は、図１２に示したＤＬＬ回路４０に対し、可変遅延回路４１，４２がそれぞれ可変遅延回路５１，５２に置き換えられている点、並びに、位相差量検出回路１００に含まれるデコーダ回路１４０がデコーダ回路１５０に置き換えられている点において相違する。その他の要素については、図１２に示したＤＬＬ回路４０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７９】
図１６は、デコーダ回路１５０の回路図である。図１６に示すデコーダ回路１５０は、図６に示したデコーダ回路１４０の後段に論理回路１５１が付加された構成を有している。これにより、活性化する選択信号ＳＥＬ０〜ＳＥＬ７は、１つだけでなく隣り合う２つとなる。
【００８０】
図１７は、粗調用可変遅延回路５１の回路図である。図１７に示す粗調用可変遅延回路５１は、複合ゲートが２系統設けられている。具体的には、複合ゲート５００〜５０７は偶数番号が割り当てられた遅延回路２００，２０２，２０４，２０６に接続されており、その出力は中間クロック信号ＤＣＬＫ０として出力される。さらに、複合ゲート５１０〜５１７は奇数番号が割り当てられた遅延回路２０１，２０３，２０５，２０７に接続されており、その出力は中間クロック信号ＤＣＬＫ１として出力される。つまり、粗調用可変遅延回路５１からは、２つの中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１が出力される。そして、上述の通り、デコーダ回路１５０から出力される選択信号ＳＥＬ０〜ＳＥＬ７は、隣り合う２つが同時に活性化することから、これら中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１は、位相が必ず１ピッチ異なることになる。
【００８１】
図１８（ａ）は微調用可変遅延回路５２の回路図であり、図１８（ｂ）はその動作を説明するための波形図である。
【００８２】
図１８（ａ）に示す微調用可変遅延回路５２は、中間クロック信号ＤＣＬＫ０が入力されるインバータ６００と、中間クロック信号ＤＣＬＫ１が入力されるインバータ６０１を有しており、その合成出力が内部クロック信号ＬＣＬＫとして用いられる。インバータ６００には、それぞれバイアス電圧ＶＰＥＯ，ＶＮＥＯを受けるトランジスタ６１１，６１２が直接接続されており、これにより、インバータ６００の能力はバイアス電圧ＶＰＥＯ，ＶＮＥＯによって調整される。同様に、インバータ６０１には、それぞれバイアス電圧ＶＰＭ，ＶＮＭを受けるトランジスタ６２１，６２２が直接接続されており、これにより、インバータ６０１の能力はバイアス電圧ＶＰＭ，ＶＮＭによって調整される。
【００８３】
かかる構成により、図１８（ｂ）に示すように、中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１の合成比は、これらバイアス電圧のレベル配分によって決まる。例えば、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが１００％、バイアス電圧ＶＰＭ，ＶＮＭが０％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ０の位相とほぼ一致する。逆に、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが０％、バイアス電圧ＶＰＭ，ＶＮＭが１００％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ１の位相とほぼ一致する。さらに、配分がバイアス電圧ＶＰＥＯ，ＶＮＥＯが５０％、バイアス電圧ＶＰＭ，ＶＮＭが５０％であれば、生成される内部クロック信号ＬＣＬＫの位相は、中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１の位相のほぼ中間となる。
【００８４】
このようにして、位相が１ピッチ異なる２つの中間クロック信号ＤＣＬＫ０，ＤＣＬＫ１を任意の割合で合成することができ、これにより、内部クロック信号ＬＣＬＫの微調整が実現される。バイアス電圧の生成は、デコーダ回路３３０の出力をＤ／Ａ変換することにより得られる。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８６】
１０，３０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ 制御回路
２０，４０，５０ ＤＬＬ回路
２１ 可変遅延回路
２２ 分周回路
２３，４３ ＤＬＬ制御回路
２４ レプリカバッファ
４１，５１ 粗調用可変遅延回路
４２，５２ 微調用可変遅延回路
１００ 位相差量検出回路
１１０ 制御信号生成回路
１２０ オシレータ
１３０ カウンタ回路
１４０，１５０ デコーダ回路
２００〜２０７，３００〜３０７ 遅延回路
３００ 位相制御回路
３１０ 位相検知回路
３２０ アップダウンカウンタ回路
３３０ デコーダ回路
３４０ 終了判定回路
ＣＬＫ 外部クロック信号（第１のクロック信号）
ＲＣＬＫ レプリカクロック信号（第２のクロック信号）
ＬＣＬＫ 内部クロック信号（第３のクロック信号）
【特許請求の範囲】
【請求項１】
第１のクロック信号と第２のクロック信号の位相差量を検出する位相差量検出回路と、
前記位相差量に基づいて前記第１のクロック信号を遅延させることにより第３のクロック信号を生成する可変遅延回路と、
前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカバッファと、を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記位相差量検出回路は、前記第１及び第２のクロック信号の一方のアクティブエッジに応答して計時を開始し、前記第１及び第２のクロック信号の他方のアクティブエッジに応答して計時を終了することによって、前記位相差量を検出することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記位相差量検出回路は、第４のクロック信号を生成するオシレータ回路と、前記第１及び第２のクロック信号の一方のアクティブエッジに応答して前記第４のクロック信号のカウントを開始し、前記第１及び第２のクロック信号の他方のアクティブエッジに応答して前記第４のクロック信号のカウントを終了するカウンタ回路とを含み、
前記可変遅延回路は、前記カウンタ回路のカウント値に基づいて前記第１のクロック信号を遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記第４のクロック信号の周波数は、前記第１乃至第３のクロック信号の周波数よりも高いことを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記可変遅延回路は、所定のピッチで遅延量の調整が可能であり、
前記位相差量検出回路は、前記位相差量に基づいて前記可変遅延回路による遅延量を１又は２ピッチ以上変化させることにより、１回の調整で前記位相差量を最小値とすることを特徴とする請求項１乃至４のいずれか一項に記載のＤＬＬ回路。
【請求項６】
前記可変遅延回路は、遅延量の調整ピッチが相対的に粗い粗調用可変遅延回路と、遅延量の調整ピッチが相対的に細かい微調用可変遅延回路とを含んでおり、
前記位相差量検出回路は、前記粗調用可変遅延回路による遅延量を調整することを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路。
【請求項７】
前記第１のクロック信号と前記第２のクロック信号の位相に基づいて、前記微調用可変遅延回路による遅延量を調整する位相制御回路をさらに備え、
前記位相制御回路は、前記微調用可変遅延回路による遅延量を１ピッチずつ変化させることを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記第３のクロック信号は、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、前記レプリカバッファは、前記出力バッファと実質的に同じ回路構成を有していることを特徴とする請求項１乃至７のいずれか一項に記載のＤＬＬ回路。
【請求項９】
前記第１のクロック信号が外部クロックであることを特徴とする請求項１乃至８のいずれか一項に記載のＤＬＬ回路。
【請求項１０】
外部から供給される前記第１のクロック信号に同期してデータを出力する半導体装置であって、請求項９に記載のＤＬＬ回路と、前記第３のクロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
【請求項１】
第１のクロック信号と第２のクロック信号の位相差量を検出する位相差量検出回路と、
前記位相差量に基づいて前記第１のクロック信号を遅延させることにより第３のクロック信号を生成する可変遅延回路と、
前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカバッファと、を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記位相差量検出回路は、前記第１及び第２のクロック信号の一方のアクティブエッジに応答して計時を開始し、前記第１及び第２のクロック信号の他方のアクティブエッジに応答して計時を終了することによって、前記位相差量を検出することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記位相差量検出回路は、第４のクロック信号を生成するオシレータ回路と、前記第１及び第２のクロック信号の一方のアクティブエッジに応答して前記第４のクロック信号のカウントを開始し、前記第１及び第２のクロック信号の他方のアクティブエッジに応答して前記第４のクロック信号のカウントを終了するカウンタ回路とを含み、
前記可変遅延回路は、前記カウンタ回路のカウント値に基づいて前記第１のクロック信号を遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記第４のクロック信号の周波数は、前記第１乃至第３のクロック信号の周波数よりも高いことを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記可変遅延回路は、所定のピッチで遅延量の調整が可能であり、
前記位相差量検出回路は、前記位相差量に基づいて前記可変遅延回路による遅延量を１又は２ピッチ以上変化させることにより、１回の調整で前記位相差量を最小値とすることを特徴とする請求項１乃至４のいずれか一項に記載のＤＬＬ回路。
【請求項６】
前記可変遅延回路は、遅延量の調整ピッチが相対的に粗い粗調用可変遅延回路と、遅延量の調整ピッチが相対的に細かい微調用可変遅延回路とを含んでおり、
前記位相差量検出回路は、前記粗調用可変遅延回路による遅延量を調整することを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路。
【請求項７】
前記第１のクロック信号と前記第２のクロック信号の位相に基づいて、前記微調用可変遅延回路による遅延量を調整する位相制御回路をさらに備え、
前記位相制御回路は、前記微調用可変遅延回路による遅延量を１ピッチずつ変化させることを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記第３のクロック信号は、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、前記レプリカバッファは、前記出力バッファと実質的に同じ回路構成を有していることを特徴とする請求項１乃至７のいずれか一項に記載のＤＬＬ回路。
【請求項９】
前記第１のクロック信号が外部クロックであることを特徴とする請求項１乃至８のいずれか一項に記載のＤＬＬ回路。
【請求項１０】
外部から供給される前記第１のクロック信号に同期してデータを出力する半導体装置であって、請求項９に記載のＤＬＬ回路と、前記第３のクロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
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【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−９９２２（Ｐ２０１１−９９２２Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４９７５１（Ｐ２００９−１４９７５１）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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