ＭＯＳＦＥＴモデル及びそのパラメータ抽出方法
【課題】パワー用途のMOSFETを高精度に模擬できる回路シミュレーション用MOSFETモデルとそのパラメータの抽出を短時間かつ容易に得る。
【解決手段】この発明に係るMOSFETモデルは、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、
前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正する。
【解決手段】この発明に係るMOSFETモデルは、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、
前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、回路シミュレーション用MOSFETモデル及びそのパラメータ抽出方法に関するものである。
【背景技術】
【０００２】
一般に、インバータなど電源装置の開発においては、半導体集積回路のSPICE（Simulation Program with Integrated Circuit Emphasis）モデル等を用いた回路シミュレーションと同様に、ダイオード、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）、IGBT（Insulated Gate Bipolar Transistor）などのパワー半導体デバイスの電気特性を模擬的に算出するモデル(デバイスモデル)を利用して、設計を満足する回路構成をシミュレーションで解析し、回路機能を試作評価で検証することが行われている。
【０００３】
半導体集積回路のモデル化では、たとえばMOSFETの動作を模擬するためにデバイスの多くの物理的パラメータを抽出し、回路シミュレーションと連携して解析されている。パワーエレクトロニクス回路のシミュレーションにおいては、半導体集積回路のシミュレーションと主に２つの点で違いがある。第１にインバータなどの電源装置の設計者が回路基板を設計するためにシミュレーションをすることが目的であり、パワー半導体デバイスまたは集積回路自体の開発を目的としていない。
したがって、基本的に購入品であるデバイスについてその内部の物理的または構造的情報はまったく入手できず、また一般に電源装置の回路設計者に高度な半導体物理の知識は必要がないため、デバイスモデルの物理的パラメータの抽出は困難である。第２にパワーデバイスは従来の半導体集積回路と違って耐圧が数十ボルト以上のデバイスであり、一般の回路シミュレータに標準的に搭載されている小信号モデルとは動作が異なる。したがって、既存モデルでは精度が低く、設計仕様を満足する回路シミュレーションの検討は不十分なものとなる。
【０００４】
インバータに代表される電源装置は、小型、高効率、低コストの要求が強く、このためには電源装置の最適設計をシミュレーションで検討することにより、試作回数の低減、工期短縮、限界動作設計を実現する必要がある。さらに電源装置の回路設計者が半導体の高度な知識なしにデバイスモデルのパラメータを抽出し、回路設計を高精度で行えるようなデバイスモデルが必要である。
【０００５】
最も一般的に使用されるMOSFETのシミュレーションモデルはSPICEモデルと呼ばれるもので、様々なLEVELによって分別される。PSPICEやSimplorerなどの回路シミュレータで標準的にサポートされているのがLEVEL 1〜3であり、PSPICEには標準でLEVEL 3用のパラメータ抽出ツールが用意されているほど広く使用される。また、LEVEL 1〜3に限らず、各種SPICEモデルのパラメータ抽出法として様々な手法が提案されている(例えば、特許文献1参照)。
【０００６】
元来、SPICEモデルは信号処理に利用される電子回路用デバイスの模擬を目的としているため、パワーエレクトロニクスで使用される高電圧・大電流のデバイスとは構造が異なる。信号処理用MOSFETはいわゆる「横型」の構造であるのに対し、パワーMOSFETは大電流を流すためにドレイン端子がゲート・ソース端子と対向する「縦型」の構造である。
【０００７】
「横型」と「縦型」MOSFETの大きな違いは、ドレイン―ゲート端子間に空乏層が形成されるか否かである。ゲート・ドレイン・ソース端子が真横に並んだ「横型」では、ドレイン―ソース間に大きな電圧が印加されても、ゲート―ドレイン間に空乏層は形成されない。ゆえにその端子間の静電容量は主回路の動作状態によらず酸化膜相当の静電容量でほぼ一定となっている（非特許文献１、図３（ａ）参照）。
一方「縦型」では、ドレイン端子とゲート・ソース端子が対向しているため、ドレイン―ソース間に電圧が印加された場合はドレイン―ゲート間にも空乏層が形成される。そのため、ドレイン―ゲート間の静電容量は酸化膜の静電容量から電圧の増加に伴って減少する（非特許文献１、図３（ｂ）参照）。
【０００８】
SPICEモデルの「横型」の特性に「縦型」の特性を補うために開発された代表例がMODPEXモデルである(非特許文献１)。MODPEXモデルは主回路部とサブ回路部によって構成され、主となるSPICEモデルのMOSFET LEVEL 1にデータシート記載の伝達特性と出力特性から抽出した適切なパラメータを抽出し、SPICEモデルでは模擬しきれない動特性、特にドレイン―ゲート間静電容量を電流源で模擬するサブ回路を組み合わせている。サブ回路ではダイオードのSPICEモデルが持つ電圧依存容量特性を利用し、ドレイン―ゲート間静電容量に流れる電流を計算している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2000−322456号公報
【非特許文献】
【００１０】
【非特許文献１】電気学会誌126巻6号「磁界系と連成したパワー半導体デバイスレベルパワーエレクトロニクス回路の詳細シミュレーション解析法」（357頁右12〜358頁左1行）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上のように、従来技術、例えば特許文献１のものでは、高度な半導体知識を持たない電源装置の回路設計者にとってほとんどのパラメータの物理的な意味を理解することは難しく、多くのパラメータを抽出する必要があるために時間がかかるという問題点の他、従来のSPICEモデルではパワー用途のMOSFETのモデル化が困難であるという問題点があった。また非特許文献１のものでは、ドレイン―ゲート間の容量特性はダイオードモデルの容量特性を用いているため、その傾向は模擬できてもドレイン―ソース間電圧が低い場合の容量特性を完全に模擬できず、また、ゲート―ソース間の容量特性がほぼ一定であることからドレイン―ソース間電圧も完全に模擬できないため、動特性を完全に模擬しきれないという問題点があった。
【００１２】
この発明は、前記のような問題点を解決するためになされたものであり、パワー用途のMOSFETを高精度に模擬できる回路シミュレーション用MOSFETモデルとそのパラメータ抽出方法を得ることを目的としている。
【課題を解決するための手段】
【００１３】
この発明に係るMOSFETモデルは、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正するものである。
【００１４】
また、この発明に係るMOSFETモデルのパラメータ抽出方法は、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正するMOSFETモデルのパラメータ抽出方法であって、
前記静電容量Cdgの抽出において、前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第１のステップと、前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第２のステップと、前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第３のステップと、前記第３のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第１のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第４のステップとを含むものである。
【発明の効果】
【００１５】
この発明によれば、パワー用途のMOSFETを高精度に模擬できる回路シミュレーション用MOSFETモデルを容易に得ることができると共に、MOSFETモデルに設定するパラメータの抽出を短時間かつ容易に行える顕著な効果を奏するものである。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１によるMOSFETモデルを示す回路構成図である。
【図２】この発明の実施の形態１によるMOSFET静特性解析用パラメータの抽出方法を示すフロー図である。
【図３】この発明の実施の形態１によるパラメータRDの抽出方法を示すMOSFETの出力特性グラフである。
【図４】この発明の実施の形態１によるパラメータRDの抽出結果を示す温度特性グラフである。
【図５】この発明の実施の形態１によるパラメータKO、VTOの抽出方法を示すMOSFETの伝達特性グラフである。
【図６】この発明の実施の形態１によるパラメータKPの抽出結果を示す温度特性グラフである。
【図７】この発明の実施の形態１によるパラメータVTOの抽出結果を示す温度特性グラフである。
【図８】この発明の実施の形態１によるMOSFET動特性解析用パラメータの抽出方法を示すフロー図である。
【図９】この発明の実施の形態１によるゲート―ソース間電圧Vgs＝0でドレイン―ソース間電圧Vdsを変化させた場合のMOSFETの容量特性グラフである。
【図１０】この発明の実施の形態１による静電容量Cdsの抽出結果を示す容量特性グラフである。
【図１１】この発明の実施の形態１による静電容量Cdgの抽出結果を示す容量特性グラフである。
【図１２】この発明の実施の形態１によるMOSFETモデルと駆動回路を示す回路構成図である。
【図１３】この発明の実施の形態１によるMOSFETターンオフのミラー期間におけるドレイン―ソース間電圧Vdsの立上りとその近似曲線を示す波形である。
【図１４】この発明の実施の形態１によるミラー期間における静電容量Cdgの抽出結果を示す容量特性グラフである。
【図１５】この発明の実施の形態１によるドレイン―ソース間電圧Vds＝0でゲート―ソース間電圧Vgsを変化させた場合のMOSFETの容量特性グラフである。
【図１６】この発明の実施の形態１による静電容量Cgsの抽出結果を示す容量特性グラフである。
【図１７】この発明の実施の形態２によるMOSFETモデルを示す回路構成図である。
【図１８】この発明の実施の形態２によるMOSFET動特性解析用パラメータの抽出方法を示すフロー図である。
【図１９】この発明の実施の形態２によるMOSFETモデルと駆動回路を示す回路構成図である。
【図２０】この発明の実施の形態２によるターンオン時におけるゲート電圧Vgs、出力電圧Vds、ドレイン電流Idの実測波形例である。
【図２１】この発明の実施の形態２によるMOSFETモデルと駆動回路を示す回路構成図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、この発明の実施の形態に係るMOSFETモデルによるシミュレーション方法を、N型MOSFETを例にとって説明する。
図１はこの発明の実施の形態１によるMOSFETモデルの回路構成図である。MOSFETのSPICEモデル１はNMOS LEVEL 1〜3のいずれかであり、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄの３種類の電極端子を有する。また、ドレイン端子Ｄとソース端子Ｓの間に静電容量Cdsのキャパシタ２、ゲート端子Ｇとドレイン端子Ｄの間に静電容量Cdgのキャパシタ３、ゲート端子Ｇとソース端子Ｓの間に静電容量Cgsのキャパシタ４を接続している。キャパシタ２〜４はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。
以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル１によってMOSFETの静特性を模擬し、可変キャパシタ２〜４によって動特性を模擬する。
【００１８】
まず、図２のフロー図によりこの発明の実施の形態によるMOSFET静特性解析用パラメータの抽出方法を詳細に説明する。
SPICEモデル１には抽出するパラメータが多数用意されているが、この発明によるMOSFETモデルでは、NMOS LEVEL 1〜3で抽出可能なパラメータのうち、RD(Drain Ohmic Resistance：ドレイン抵抗)、KP(Transconductance Parameter：相互コンダクタンス・パラメータ)、VTO(Threshold Voltage：閾値値電圧)の３種類のパラメータのみ抽出し、その他のパラメータは抽出せずにデフォルト値のままとする。
【００１９】
パラメータRDはドレイン端子Dに存在する抵抗成分に相当する。ゆえにMOSFETが導通状態にある時は、パラメータRDが導通抵抗に作用する。パラメータRDの抽出には、図３に示すゲート電圧(ゲート―ソース間電圧)Vgsが例えば20V、すなわちMOSFETが導通状態にあって、出力電圧(ドレイン―ソース間電圧)Vdsとドレイン電流Idの関係を表した出力特性の実測値を使用する。ここで、データシートに記載される電気特性の導通抵抗Ronは出力特性の傾き(ΔVds／ΔId)に相当する。パラメータRDは、出力特性の原点(Vds=0、Id=0)における接線の傾きから求める。
温度Tを変えて出力特性を実測すると図３のような傾向を示し、各温度についてパラメータRDを抽出した結果は図４のようになる。すなわち、温度Tが上昇するとパラメータRDも上昇し、導通抵抗Ronが温度Tと共に上昇する特性を表す。図４からパラメータRDの温度Tに対する近似式を求め、パラメータRDの温度特性式または温度特性のテーブルを得る（図２：ステップS11,S12）。
【００２０】
パラメータKPは伝達特性における傾きを示し、パラメータVTOは閾値電圧である。よって、パラメータKP、VTOは伝達特性から抽出する。先に抽出したパラメータRDをSPICEモデル１に設定し、パラメータVTOは仮にV0として、パラメータKPを変化させた場合の伝達特性をシミュレーションによって求める（図２：ステップS13）。
次に、図５に示すようにシミュレーションと実測による伝達特性を同一グラフに表示する。パラメータKPは伝達特性の傾きであるので、定格電流付近で実測と傾きが一致するパラメータKPの値を求める（図２：ステップS14）。図５の例ではKP=bである。
次に、図５から実測とKP=b時の伝達特性を比較してゲート電圧Vgsの差ΔVを求める。よってパラメータVTOは仮の閾値電圧V0にこの差ΔVを足してVTO＝V0＋ΔVとする（図２：ステップS15）。
【００２１】
同様に温度を変えてパラメータKP、VTOを抽出し、その結果をグラフにプロットすると図６，７のような傾向を示す。パラメータKPに関しては温度上昇と共にパラメータKPの値が低下、すなわち伝達特性の傾きが小さくなる現象を表しており、パラメータVTOに関しては温度上昇と共に閾値電圧が低下する現象が見られる。図６，７からパラメータRDと同様に温度Tに対するパラメータKP、VTOの近似式を求め、それぞれの温度特性式または温度特性のテーブルを得る（図２：ステップS16）。
【００２２】
このようなSPICEモデル１の構成によれば、MOSFETの静特性のうち、出力特性をパラメータRDで決定し、伝達特性をパラメータKPとVTOで決定するので、MOSFETモデルの静特性を３種類の少ないパラメータで模擬することとなる。また、パラメータRDは出力特性の実測値から抽出し、パラメータKPとVTOは伝達特性の実測値から抽出するので、MOSFETの静特性を高精度に模擬することとなる。さらに、パラメータRD、KP、VTOは静特性の温度特性も考慮して抽出し、温度の関数として抽出するので、温度特性においても高精度に模擬することとなる。
なお、SPICEモデル１のその他のパラメータは抽出しないので、SPICEモデル１はMOSFETの静特性を模擬するのみであり、動特性は模擬しない。
【００２３】
次に、図８のフロー図によりこの発明の実施の形態によるMOSFET動特性解析用パラメータの抽出方法を詳細に説明する。
この発明によるMOSFETモデルでは、MOSFETの端子間静電容量Cds、Cdg、Cgsはそれぞれにかかる端子間電圧Vds、Vdg、Vgsに依存すると考える。MOSFETの端子間静電容量は、データシートに記載されている容量特性から計算することができる。
【００２４】
まず可変キャパシタ２の静電容量Cdsは、データシートに記載されている容量特性を実測して抽出する。図９に示す容量特性は入力容量Ciss、出力容量Coss、帰還容量Crssを実測したものであり、ドレイン―ソース間の静電容量Cdsとは一般にCds＝Coss−Crssという関係が成り立つ。したがって、図９の容量特性からCoss−CrssでCdsを求めた結果は図１０のようになり、出力電圧Vdsに対する静電容量Cdsの特性を表す。図１０から静電容量Cdsの出力電圧Vdsに対する電圧特性式または電圧特性テーブルを得る（図８：ステップS21）。
【００２５】
同様に可変キャパシタ３の静電容量Cdgも、データシートに記載されている容量特性を実測して抽出する。ドレイン―ゲート間の静電容量Cdgは一般にCdg＝Crssという関係があり、帰還容量Crssがそのままドレイン―ゲート間の静電容量Cdsに相当する。また図９の容量特性はゲート電圧Vgsを0に固定して出力電圧Vdsを変化させた場合の値であり、可変キャパシタ３にかかるドレイン―ゲート間電圧VdgはMOSFET端子間電圧の関係式
Vds＝Vdg＋Vgs ……(1)
からVds＝Vdgとなる。したがって、図９の容量特性からCrss＝Cdg、Vds＝Vdgと置き換えると図１１のようになり、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgの特性を表す。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す。図１１から静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを得る（図８：ステップS22）。
【００２６】
図９に示した帰還容量Crssの実測値は、出力電圧Vdsが低い領域において２桁以上の大きさで値が変化しており、その測定の難しさから精度が低い。したがって可変キャパシタ３の静電容量Cdgについては、低電圧領域における電圧特性の補正を行う。この発明によるMOSFETモデルでは実際のスイッチング波形からCdgを抽出する。
【００２７】
図１２はMOSFETにおけるゲート電流と各電圧・電流の関係図を示している。図中、５はオフ時に電圧値Vgsminを、オン時に電圧値Vgsmaxを出力するゲート電源、６は抵抗値Rgのゲート入力抵抗を示している。
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Ｄへ流れる電流Igdと、静電容量Cgsを通ってソース端子Ｓへ流れる電流Igsに分かれる。したがって、次式が成り立つ。
Ig＝Igd＋Igs ……(2)
ここで、各電流は図１２から次式で与えられる。
Ig＝(Vgsmin−Vgs)／Rg ……(3)
但し、Rgはゲート入力抵抗
Igs＝Cgs・dVgs/dt ……(4)
Igd＝−Cdg・dVdg/dt＝Cdg・d(Vgs−Vds)/dt ……(5)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、次式が得られる。
Cdg＝−(Vgsmin−Vgs)／Rg／dVds/dt ……(6)
【００２８】
ミラー期間はゲート電圧Vgsが一定であるので式(2)においてIgs＝0であり、ゲート電流Ig＝Idgによってドレイン―ゲート間の静電容量Cdgを充放電している。したがって、ミラー期間の長さはCdgの値と関係があり、Cdgが大きくなればミラー期間も長くなる。またMOSFETのターンオンでゲート電圧Vgsが上昇し、出力電圧Vdsが数V程度まで低下した場合は、Vds＜Vgsとなるので式(1)の関係からドレイン―ゲート間電圧Vdgは0V以下となる。この時、Vdgの低下と共にCdgは増大し、Vdgが0Vに達した時点でドレイン―ゲート間の空乏層はなくなって、Cdgはゲート酸化膜容量に相当する値となる。ターンオン時のミラー期間の終わりではVdgは0V以下になっているので、ミラー期間の長さはVdg＝0VにおけるCdgの値で調整することができる。したがって、Vdg=0VにおけるCdgの値を変えてシミュレーションを行い、実測波形と比較してミラー期間の長さを合わせることによってCdgを決定する。なお、ミラー期間の長さが温度によって異なる場合、Vdg＝0VにおけるCdgは温度によって値を変え、Cdgの温度特性値を決定する。
【００２９】
式(6)を用いて静電容量Cdgを導出する。図１３に示すMOSFETのターンオフ時における出力電圧Vdsの実測波形は、ミラー期間における低電圧領域の立上り波形であり、これに対して時間関数の近似式を求める（図８：ステップS23）。このVdsの近似式を時間で微分して得たdVds/dtを式(6)に代入してCdgを求め、さらにMOSFET端子間電圧の関係式(1)を用いてVdsの近似式とミラー期間のゲート電圧Vgsの実測値からVdg＝Vds−Vgsを求めると、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgは図１４のようになる。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す（図８：ステップS24）。
【００３０】
図１４からCdgのVdgに対する電圧特性式または電圧特性テーブルを求め、先に実測した容量特性から求めた電圧特性式または電圧特性テーブルの相当部分と置き換えると、可変キャパシタ３の静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルが補正できる（図８：ステップS25）。
【００３１】
また、ゲート電圧Vgsのシミュレーション波形をゲート電圧Vgsの実測波形に合せこむために、MOSFET動特性の温度依存性を考慮して電圧・温度特性式または電圧・温度特性テーブルを求めることもできる。MOSFETのターンオン時において温度を変えた場合のゲート電圧Vgsの実測波形とシミュレーション波形を比較して、ミラー期間の長さが一致するようにVdg＝0VにおけるCdgを決定すると、静電容量Cdgは図１４（図１４の縦軸近傍参照）のようになり、静電容量Cdgの温度特性値を得られる。このような、静電容量Cdgの温度特性値に基づいて静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、先に実測した容量特性から求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する。この結果、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００３２】
可変キャパシタ４の静電容量Cgsは、ゲート電圧Vgsに対する関係式として抽出する。しかし、データシートに記載されている容量特性は、一般にゲート電圧Vgsを０に固定して出力電圧Vdsを変化させた場合の値であり、この発明における可変キャパシタ４の静電容量Cgsを抽出するには不十分である。そこで、出力電圧Vdsを０に固定してゲート電圧Vgsを変化させた場合の容量特性を実測すると、図１５に示すような結果が得られる。ゲート―ソース間の静電容量Cgsは、入力容量Cissと帰還容量Crssとの間で一般にCgs＝Ciss−Crssという関係が成り立つ。
したがって、図１５の容量特性からCiss−CrssでCgsを求めた結果は図１６のようになり、ゲート電圧Vgsに対する静電容量Cgsの特性を表す。図１６から静電容量Cgsのゲート電圧Vgsに対する関係式を求め、可変キャパシタ４の静電容量Cgsの電圧特性式または電圧特性のテーブルを得る（図８：ステップS26）。
【００３３】
このようなMOSFETのSPICEモデル１の構成によれば、MOSFET端子間の電圧変動による端子間静電容量の変化を３種類の電圧依存性の可変キャパシタ２〜４で表すので、MOSFETの動特性を可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類のパラメータで模擬することとなる。また、可変キャパシタ2〜4の静電容量Cgs、Cdg、Cdsは、容量特性の実測値およびMOSFETのターンオフ時における出力電圧Vdsとゲート電圧Vgsの実測値を用いて抽出するので、MOSFETの動特性を高精度に模擬することとなる。
【００３４】
以上のように、MOSFETの静特性をSPICEモデル１のLEVEL 1〜3のいずれかで模擬し、動特性を端子間に接続した可変キャパシタ２〜４で模擬するモデル構成として、MOSFETの特性を模擬するパラメータはSPICEモデル１のパラメータKP、VTO、RDの３種類と、可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類、計６種類のみを実測値から抽出して模擬するので、高度な半導体知識を必要とせず短時間かつ容易に高精度なシミュレーションを行うことができる。また、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００３５】
実施の形態２．
図１７はこの発明の実施の形態２によるMOSFETモデルの回路構成図である。実施の形態１と異なる点は、ゲート端子Ｇに寄生抵抗を接続し、ソース端子Ｓに寄生インダクタンスを接続している点である。
図１７において、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄの３種類の端子を有する。MOSFETのSPICEモデル１はNMOS LEVEL 1〜3のいずれかであり、ゲート端子Ｇ’、ソース端子Ｓ’、ドレイン端子Ｄの３種類の電極端子を有する。また、ドレイン端子Ｄとソース端子Ｓ’の間に静電容量Cdsのキャパシタ２、ゲート端子Ｇ’とドレイン端子Ｄの間に静電容量Cdgのキャパシタ３、ゲート端子Ｇ’とソース端子Ｓ’の間に静電容量Cgsのキャパシタ４を接続している。キャパシタ２〜４はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。さらに、ゲート端子ＧとＧ’の間に抵抗値Rpの寄生抵抗７、ソース端子ＳとＳ’の間にインダクタンス値Lpの寄生インダクタンス８を接続している。以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル１によってMOSFETの静特性を模擬し、可変キャパシタ２〜４および寄生抵抗７、寄生インダクタンス８によって動特性を模擬する。
【００３６】
MOSFET静特性解析用パラメータの抽出方法については、実施の形態１において説明した方法と同様であるので、ここでは説明を省略する。次に、図１８のフロー図によりこの発明の実施の形態によるMOSFET動特性解析用パラメータの抽出方法を詳細に説明する。まず、寄生抵抗Rpは、スイッチング時のミラー期間においてゲート電圧Vgsが一定値となるミラー電圧を実測して抽出する。すなわち、伝達特性から得られるミラー電圧と実測したミラー電圧Vmswとの差から計算する。MOSFETオン時のドレイン電流Idに対応するゲート電圧の値を伝達特性から読み取ってVmtとする（図１８：ステップS18）。これは図１９に示すように、ゲート端子Ｇ’とソース端子Ｓ’の間の電圧に相当する。実測で得られるのはゲート端子Ｇとソース端子Ｓの間の電圧であり、図２０に示すようにスイッチング時におけるミラー電圧の実測値をVmswとすると、ドレイン電流Idに変化はなく寄生インダクタンスLpに電位差は発生しないので、VmswとVmtの差が寄生抵抗Rpに印加されている。この時のゲート電流Igは実測、またはオン時のゲート電源電圧Vgsmaxとゲート入力抵抗Rgから求められ、その結果、ゲート端子の寄生抵抗Rpは以下の式(7)または、式(8)より導出されるゲート入力抵抗Rgを式(7)に代入した式(9)で得られる（図１８：ステップS19）。
Rp＝(Vmsw−Vmt)／Ig ……(7)
Ig＝(Vgsmax−Vmsw)／Rg ……(8)
Rp＝Rg・(Vmsw−Vmt)／(Vgsmax−Vmsw) ……(9)
【００３７】
また、ソース端子の寄生インダクタンスLpは、ゲート端子Ｇとソース端子Ｓとの間、およびドレイン端子Ｄとソース端子Ｓとの間の両方に共通して入っているため、ドレイン電流Idの急激な変化により、ゲート−ソース間電圧が変化する。図２０は、スイッチング時のゲート−ソース間電圧Vgsとドレイン電流Idの実測波形例である。ドレイン電流Idが寄生インダクタンスLpに流れることによりゲート電圧VgsがVmswからVmlに上昇している。これを用いてソース端子の寄生インダクタンスLpは式(10)から得られる（図１８：ステップS20）。
Lp・dId/dt＝Vml−Vmsw ……(10)
【００３８】
次に、この発明によるMOSFETモデルでは、MOSFETの端子間静電容量Cds、Cdg、Cgsを抽出する。可変キャパシタ２の静電容量Cdsの抽出方法については、実施の形態１において説明した方法と同様であり、図１８のステップS21に示しているので、ここでは説明を省略する。可変キャパシタ２の静電容量Cdsと同様に可変キャパシタ３の静電容量Cdgも、データシートに記載されている容量特性を実測して抽出する。ドレイン―ゲート間の静電容量Cdgは一般にCdg＝Crssという関係があり、帰還容量Crssがそのままドレイン―ゲート間の静電容量Cdsに相当する。また図９の容量特性はゲート電圧Vgsを0に固定して出力電圧Vdsを変化させた場合の値であり、可変キャパシタ３にかかるドレイン―ゲート間電圧VdgはMOSFET端子間電圧の関係式である実施の形態１で示した式(1)からVds＝Vdgとなる。したがって、実施の形態１と同様に図９の容量特性からCrss＝Cdg、Vds＝Vdgと置き換えると図１１のようになり、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgの特性を表す。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す。図１１から静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを得る（図１８：ステップS22）。
【００３９】
実施の形態１の図９に示した帰還容量Crssの実測値は、出力電圧Vdsが低い領域において２桁以上の大きさで値が変化しており、その測定の難しさから精度が低い。したがって可変キャパシタ３の静電容量Cdgについては、低電圧領域における電圧特性の補正を行う。この発明によるMOSFETモデルでは実際のスイッチング波形からCdgを抽出する。
【００４０】
図２１はMOSFETにおけるゲート電流と各電圧・電流の関係図を示している。図中、５はオフ時に電圧値Vgsminを、オン時に電圧値Vgsmaxを出力するゲート電源、６は抵抗値Rgのゲート入力抵抗を示している。
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Ｄへ流れる電流Igdと、静電容量Cgsを通ってソース端子Ｓ’へ流れる電流Igsに分かれる。したがって、実施の形態１の式(2)と同様に、Ig＝Igd＋Igsの関係が次式が成り立つ。
【００４１】
ここで、各電流は図２１から式(11)，式(12)、式(13)で与えられる。
Ig＝(Vgsmin−Vgs)／(Rg＋Rp) ……(11)
Igs＝Cgs・dVgs/dt ……(12)
Igd＝−Cdg・dVdg/dt＝Cdg・d(Vgs−Vds)/dt ……(13)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、式(14)が得られる。
Cdg＝−(Vgsmin−Vgs)／(Rg＋Rp)／dVds/dt ……(14)
【００４２】
ミラー期間はゲート電圧Vgsが一定であるので式(2)においてIgs＝0であり、ゲート電流Ig＝Idgによってドレイン―ゲート間の静電容量Cdgを充放電している。したがって、ミラー期間の長さはCdgの値と関係があり、Cdgが大きくなればミラー期間も長くなる。またMOSFETのターンオンでゲート電圧Vgsが上昇し、出力電圧Vdsが数V程度まで低下した場合は、Vds＜Vgsとなるので式(1)の関係からドレイン―ゲート間電圧Vdgは0V以下となる。この時、Vdgの低下と共にCdgは増大し、Vdgが0Vに達した時点でドレイン―ゲート間の空乏層はなくなって、Cdgはゲート酸化膜容量に相当する値となる。ターンオン時のミラー期間の終わりではVdgは0V以下になっているので、ミラー期間の長さはVdg＝0VにおけるCdgの値で調整することができる。したがって、Vdg=0VにおけるCdgの値を変えてシミュレーションを行い、実測波形と比較してミラー期間の長さを合わせることによってCdgを決定する。なお、ミラー期間の長さが温度によって異なる場合、Vdg＝0VにおけるCdgは温度によって値を変える。
【００４３】
式(14)を用いて静電容量Cdgを導出する。実施の形態１の図１３に示したMOSFETのターンオフ時における出力電圧Vdsの実測波形は、ミラー期間における低電圧領域の立上り波形であり、これに対して時間関数の近似式を求める（図１８：ステップS23）。このVdsの近似式を時間で微分して得たdVds/dtを式(14)に代入してCdgを求め、さらにMOSFET端子間電圧の関係式(1)を用いてVdsの近似式とミラー期間のゲート電圧Vgsの実測値からVdg＝Vds−Vgsを求めと、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgは実施の形態１の図１４のようになる。すなわち、静電容量Cdgが、Vdgの増加に伴って減少する特性を表す（図１８：ステップS24）。
【００４４】
実施の形態１の図１４からCdgのVdgに対する電圧特性式または電圧特性テーブルを求め、先に実測した容量特性から求めた電圧特性式または電圧特性テーブルの相当部分と置き換えると、可変キャパシタ３の静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルが補正できる（図１８：ステップS25）。
【００４５】
また、図２０のようなゲート電圧Vgsのシミュレーション波形をゲート電圧Vgsの実測波形に合せこむために、MOSFET動特性の温度依存性を考慮して電圧・温度特性式または電圧・温度特性テーブルを求めることもできる。MOSFETのターンオン時において温度を変えた場合のゲート電圧Vgsの実測波形とシミュレーション波形を比較して、ミラー期間の長さが一致するようにVdg＝0VにおけるCdgを決定すると、静電容量Cdgは図１４（図１４の縦軸近傍参照）のようになり、静電容量Cdgの温度特性値を得られる（図１８：ステップS24’参照）。このような、静電容量Cdgの温度特性値に基づいて静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、先に実測した容量特性から求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する。この結果、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００４６】
可変キャパシタ４の静電容量Cgsの抽出方法については、実施の形態１において説明した方法と同様であり、図１８のステップS26に示しているので、ここでは説明を省略する。このようなMOSFETのSPICEモデル１の構成によれば、寄生抵抗、寄生インダクタンスを考慮し、MOSFET端子間の電圧変動による端子間静電容量の変化を３種類の電圧依存性の可変キャパシタ２〜４で表すので、MOSFETの動特性を可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類のパラメータで模擬することとなる。また、可変キャパシタ2〜4の静電容量Cgs、Cdg、Cdsは、容量特性の実測値およびMOSFETのターンオフ時における出力電圧Vdsとゲート電圧Vgsの実測値を用いて抽出するので、MOSFETの動特性を高精度に模擬することとなる。
【００４７】
以上のように、MOSFETの静特性をSPICEモデル１のLEVEL 1〜3のいずれかで模擬し、動特性を端子間に接続した可変キャパシタ２〜４で模擬するモデル構成として、MOSFETの特性を模擬するパラメータはSPICEモデル１のパラメータKP、VTO、RDの３種類と、可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類、計６種類のみを実測値から抽出して模擬するので、高度な半導体知識を必要とせず短時間かつ容易に高精度なシミュレーションを行うことができる上、MOSFET動特性の温度依存性を高精度に模擬することができる。
【符号の説明】
【００４８】
１ MOSFETのSPICEモデル
２ ドレイン―ソース間可変キャパシタCds
３ ドレイン―ゲート間可変キャパシタCdg
４ ゲート―ソース間可変キャパシタCgs
５ ゲート電源
６ ゲート入力抵抗
７ 寄生抵抗
８ 寄生インダクタンス
【技術分野】
【０００１】
この発明は、回路シミュレーション用MOSFETモデル及びそのパラメータ抽出方法に関するものである。
【背景技術】
【０００２】
一般に、インバータなど電源装置の開発においては、半導体集積回路のSPICE（Simulation Program with Integrated Circuit Emphasis）モデル等を用いた回路シミュレーションと同様に、ダイオード、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）、IGBT（Insulated Gate Bipolar Transistor）などのパワー半導体デバイスの電気特性を模擬的に算出するモデル(デバイスモデル)を利用して、設計を満足する回路構成をシミュレーションで解析し、回路機能を試作評価で検証することが行われている。
【０００３】
半導体集積回路のモデル化では、たとえばMOSFETの動作を模擬するためにデバイスの多くの物理的パラメータを抽出し、回路シミュレーションと連携して解析されている。パワーエレクトロニクス回路のシミュレーションにおいては、半導体集積回路のシミュレーションと主に２つの点で違いがある。第１にインバータなどの電源装置の設計者が回路基板を設計するためにシミュレーションをすることが目的であり、パワー半導体デバイスまたは集積回路自体の開発を目的としていない。
したがって、基本的に購入品であるデバイスについてその内部の物理的または構造的情報はまったく入手できず、また一般に電源装置の回路設計者に高度な半導体物理の知識は必要がないため、デバイスモデルの物理的パラメータの抽出は困難である。第２にパワーデバイスは従来の半導体集積回路と違って耐圧が数十ボルト以上のデバイスであり、一般の回路シミュレータに標準的に搭載されている小信号モデルとは動作が異なる。したがって、既存モデルでは精度が低く、設計仕様を満足する回路シミュレーションの検討は不十分なものとなる。
【０００４】
インバータに代表される電源装置は、小型、高効率、低コストの要求が強く、このためには電源装置の最適設計をシミュレーションで検討することにより、試作回数の低減、工期短縮、限界動作設計を実現する必要がある。さらに電源装置の回路設計者が半導体の高度な知識なしにデバイスモデルのパラメータを抽出し、回路設計を高精度で行えるようなデバイスモデルが必要である。
【０００５】
最も一般的に使用されるMOSFETのシミュレーションモデルはSPICEモデルと呼ばれるもので、様々なLEVELによって分別される。PSPICEやSimplorerなどの回路シミュレータで標準的にサポートされているのがLEVEL 1〜3であり、PSPICEには標準でLEVEL 3用のパラメータ抽出ツールが用意されているほど広く使用される。また、LEVEL 1〜3に限らず、各種SPICEモデルのパラメータ抽出法として様々な手法が提案されている(例えば、特許文献1参照)。
【０００６】
元来、SPICEモデルは信号処理に利用される電子回路用デバイスの模擬を目的としているため、パワーエレクトロニクスで使用される高電圧・大電流のデバイスとは構造が異なる。信号処理用MOSFETはいわゆる「横型」の構造であるのに対し、パワーMOSFETは大電流を流すためにドレイン端子がゲート・ソース端子と対向する「縦型」の構造である。
【０００７】
「横型」と「縦型」MOSFETの大きな違いは、ドレイン―ゲート端子間に空乏層が形成されるか否かである。ゲート・ドレイン・ソース端子が真横に並んだ「横型」では、ドレイン―ソース間に大きな電圧が印加されても、ゲート―ドレイン間に空乏層は形成されない。ゆえにその端子間の静電容量は主回路の動作状態によらず酸化膜相当の静電容量でほぼ一定となっている（非特許文献１、図３（ａ）参照）。
一方「縦型」では、ドレイン端子とゲート・ソース端子が対向しているため、ドレイン―ソース間に電圧が印加された場合はドレイン―ゲート間にも空乏層が形成される。そのため、ドレイン―ゲート間の静電容量は酸化膜の静電容量から電圧の増加に伴って減少する（非特許文献１、図３（ｂ）参照）。
【０００８】
SPICEモデルの「横型」の特性に「縦型」の特性を補うために開発された代表例がMODPEXモデルである(非特許文献１)。MODPEXモデルは主回路部とサブ回路部によって構成され、主となるSPICEモデルのMOSFET LEVEL 1にデータシート記載の伝達特性と出力特性から抽出した適切なパラメータを抽出し、SPICEモデルでは模擬しきれない動特性、特にドレイン―ゲート間静電容量を電流源で模擬するサブ回路を組み合わせている。サブ回路ではダイオードのSPICEモデルが持つ電圧依存容量特性を利用し、ドレイン―ゲート間静電容量に流れる電流を計算している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2000−322456号公報
【非特許文献】
【００１０】
【非特許文献１】電気学会誌126巻6号「磁界系と連成したパワー半導体デバイスレベルパワーエレクトロニクス回路の詳細シミュレーション解析法」（357頁右12〜358頁左1行）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上のように、従来技術、例えば特許文献１のものでは、高度な半導体知識を持たない電源装置の回路設計者にとってほとんどのパラメータの物理的な意味を理解することは難しく、多くのパラメータを抽出する必要があるために時間がかかるという問題点の他、従来のSPICEモデルではパワー用途のMOSFETのモデル化が困難であるという問題点があった。また非特許文献１のものでは、ドレイン―ゲート間の容量特性はダイオードモデルの容量特性を用いているため、その傾向は模擬できてもドレイン―ソース間電圧が低い場合の容量特性を完全に模擬できず、また、ゲート―ソース間の容量特性がほぼ一定であることからドレイン―ソース間電圧も完全に模擬できないため、動特性を完全に模擬しきれないという問題点があった。
【００１２】
この発明は、前記のような問題点を解決するためになされたものであり、パワー用途のMOSFETを高精度に模擬できる回路シミュレーション用MOSFETモデルとそのパラメータ抽出方法を得ることを目的としている。
【課題を解決するための手段】
【００１３】
この発明に係るMOSFETモデルは、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正するものである。
【００１４】
また、この発明に係るMOSFETモデルのパラメータ抽出方法は、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正するMOSFETモデルのパラメータ抽出方法であって、
前記静電容量Cdgの抽出において、前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第１のステップと、前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第２のステップと、前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第３のステップと、前記第３のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第１のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第４のステップとを含むものである。
【発明の効果】
【００１５】
この発明によれば、パワー用途のMOSFETを高精度に模擬できる回路シミュレーション用MOSFETモデルを容易に得ることができると共に、MOSFETモデルに設定するパラメータの抽出を短時間かつ容易に行える顕著な効果を奏するものである。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１によるMOSFETモデルを示す回路構成図である。
【図２】この発明の実施の形態１によるMOSFET静特性解析用パラメータの抽出方法を示すフロー図である。
【図３】この発明の実施の形態１によるパラメータRDの抽出方法を示すMOSFETの出力特性グラフである。
【図４】この発明の実施の形態１によるパラメータRDの抽出結果を示す温度特性グラフである。
【図５】この発明の実施の形態１によるパラメータKO、VTOの抽出方法を示すMOSFETの伝達特性グラフである。
【図６】この発明の実施の形態１によるパラメータKPの抽出結果を示す温度特性グラフである。
【図７】この発明の実施の形態１によるパラメータVTOの抽出結果を示す温度特性グラフである。
【図８】この発明の実施の形態１によるMOSFET動特性解析用パラメータの抽出方法を示すフロー図である。
【図９】この発明の実施の形態１によるゲート―ソース間電圧Vgs＝0でドレイン―ソース間電圧Vdsを変化させた場合のMOSFETの容量特性グラフである。
【図１０】この発明の実施の形態１による静電容量Cdsの抽出結果を示す容量特性グラフである。
【図１１】この発明の実施の形態１による静電容量Cdgの抽出結果を示す容量特性グラフである。
【図１２】この発明の実施の形態１によるMOSFETモデルと駆動回路を示す回路構成図である。
【図１３】この発明の実施の形態１によるMOSFETターンオフのミラー期間におけるドレイン―ソース間電圧Vdsの立上りとその近似曲線を示す波形である。
【図１４】この発明の実施の形態１によるミラー期間における静電容量Cdgの抽出結果を示す容量特性グラフである。
【図１５】この発明の実施の形態１によるドレイン―ソース間電圧Vds＝0でゲート―ソース間電圧Vgsを変化させた場合のMOSFETの容量特性グラフである。
【図１６】この発明の実施の形態１による静電容量Cgsの抽出結果を示す容量特性グラフである。
【図１７】この発明の実施の形態２によるMOSFETモデルを示す回路構成図である。
【図１８】この発明の実施の形態２によるMOSFET動特性解析用パラメータの抽出方法を示すフロー図である。
【図１９】この発明の実施の形態２によるMOSFETモデルと駆動回路を示す回路構成図である。
【図２０】この発明の実施の形態２によるターンオン時におけるゲート電圧Vgs、出力電圧Vds、ドレイン電流Idの実測波形例である。
【図２１】この発明の実施の形態２によるMOSFETモデルと駆動回路を示す回路構成図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、この発明の実施の形態に係るMOSFETモデルによるシミュレーション方法を、N型MOSFETを例にとって説明する。
図１はこの発明の実施の形態１によるMOSFETモデルの回路構成図である。MOSFETのSPICEモデル１はNMOS LEVEL 1〜3のいずれかであり、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄの３種類の電極端子を有する。また、ドレイン端子Ｄとソース端子Ｓの間に静電容量Cdsのキャパシタ２、ゲート端子Ｇとドレイン端子Ｄの間に静電容量Cdgのキャパシタ３、ゲート端子Ｇとソース端子Ｓの間に静電容量Cgsのキャパシタ４を接続している。キャパシタ２〜４はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。
以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル１によってMOSFETの静特性を模擬し、可変キャパシタ２〜４によって動特性を模擬する。
【００１８】
まず、図２のフロー図によりこの発明の実施の形態によるMOSFET静特性解析用パラメータの抽出方法を詳細に説明する。
SPICEモデル１には抽出するパラメータが多数用意されているが、この発明によるMOSFETモデルでは、NMOS LEVEL 1〜3で抽出可能なパラメータのうち、RD(Drain Ohmic Resistance：ドレイン抵抗)、KP(Transconductance Parameter：相互コンダクタンス・パラメータ)、VTO(Threshold Voltage：閾値値電圧)の３種類のパラメータのみ抽出し、その他のパラメータは抽出せずにデフォルト値のままとする。
【００１９】
パラメータRDはドレイン端子Dに存在する抵抗成分に相当する。ゆえにMOSFETが導通状態にある時は、パラメータRDが導通抵抗に作用する。パラメータRDの抽出には、図３に示すゲート電圧(ゲート―ソース間電圧)Vgsが例えば20V、すなわちMOSFETが導通状態にあって、出力電圧(ドレイン―ソース間電圧)Vdsとドレイン電流Idの関係を表した出力特性の実測値を使用する。ここで、データシートに記載される電気特性の導通抵抗Ronは出力特性の傾き(ΔVds／ΔId)に相当する。パラメータRDは、出力特性の原点(Vds=0、Id=0)における接線の傾きから求める。
温度Tを変えて出力特性を実測すると図３のような傾向を示し、各温度についてパラメータRDを抽出した結果は図４のようになる。すなわち、温度Tが上昇するとパラメータRDも上昇し、導通抵抗Ronが温度Tと共に上昇する特性を表す。図４からパラメータRDの温度Tに対する近似式を求め、パラメータRDの温度特性式または温度特性のテーブルを得る（図２：ステップS11,S12）。
【００２０】
パラメータKPは伝達特性における傾きを示し、パラメータVTOは閾値電圧である。よって、パラメータKP、VTOは伝達特性から抽出する。先に抽出したパラメータRDをSPICEモデル１に設定し、パラメータVTOは仮にV0として、パラメータKPを変化させた場合の伝達特性をシミュレーションによって求める（図２：ステップS13）。
次に、図５に示すようにシミュレーションと実測による伝達特性を同一グラフに表示する。パラメータKPは伝達特性の傾きであるので、定格電流付近で実測と傾きが一致するパラメータKPの値を求める（図２：ステップS14）。図５の例ではKP=bである。
次に、図５から実測とKP=b時の伝達特性を比較してゲート電圧Vgsの差ΔVを求める。よってパラメータVTOは仮の閾値電圧V0にこの差ΔVを足してVTO＝V0＋ΔVとする（図２：ステップS15）。
【００２１】
同様に温度を変えてパラメータKP、VTOを抽出し、その結果をグラフにプロットすると図６，７のような傾向を示す。パラメータKPに関しては温度上昇と共にパラメータKPの値が低下、すなわち伝達特性の傾きが小さくなる現象を表しており、パラメータVTOに関しては温度上昇と共に閾値電圧が低下する現象が見られる。図６，７からパラメータRDと同様に温度Tに対するパラメータKP、VTOの近似式を求め、それぞれの温度特性式または温度特性のテーブルを得る（図２：ステップS16）。
【００２２】
このようなSPICEモデル１の構成によれば、MOSFETの静特性のうち、出力特性をパラメータRDで決定し、伝達特性をパラメータKPとVTOで決定するので、MOSFETモデルの静特性を３種類の少ないパラメータで模擬することとなる。また、パラメータRDは出力特性の実測値から抽出し、パラメータKPとVTOは伝達特性の実測値から抽出するので、MOSFETの静特性を高精度に模擬することとなる。さらに、パラメータRD、KP、VTOは静特性の温度特性も考慮して抽出し、温度の関数として抽出するので、温度特性においても高精度に模擬することとなる。
なお、SPICEモデル１のその他のパラメータは抽出しないので、SPICEモデル１はMOSFETの静特性を模擬するのみであり、動特性は模擬しない。
【００２３】
次に、図８のフロー図によりこの発明の実施の形態によるMOSFET動特性解析用パラメータの抽出方法を詳細に説明する。
この発明によるMOSFETモデルでは、MOSFETの端子間静電容量Cds、Cdg、Cgsはそれぞれにかかる端子間電圧Vds、Vdg、Vgsに依存すると考える。MOSFETの端子間静電容量は、データシートに記載されている容量特性から計算することができる。
【００２４】
まず可変キャパシタ２の静電容量Cdsは、データシートに記載されている容量特性を実測して抽出する。図９に示す容量特性は入力容量Ciss、出力容量Coss、帰還容量Crssを実測したものであり、ドレイン―ソース間の静電容量Cdsとは一般にCds＝Coss−Crssという関係が成り立つ。したがって、図９の容量特性からCoss−CrssでCdsを求めた結果は図１０のようになり、出力電圧Vdsに対する静電容量Cdsの特性を表す。図１０から静電容量Cdsの出力電圧Vdsに対する電圧特性式または電圧特性テーブルを得る（図８：ステップS21）。
【００２５】
同様に可変キャパシタ３の静電容量Cdgも、データシートに記載されている容量特性を実測して抽出する。ドレイン―ゲート間の静電容量Cdgは一般にCdg＝Crssという関係があり、帰還容量Crssがそのままドレイン―ゲート間の静電容量Cdsに相当する。また図９の容量特性はゲート電圧Vgsを0に固定して出力電圧Vdsを変化させた場合の値であり、可変キャパシタ３にかかるドレイン―ゲート間電圧VdgはMOSFET端子間電圧の関係式
Vds＝Vdg＋Vgs ……(1)
からVds＝Vdgとなる。したがって、図９の容量特性からCrss＝Cdg、Vds＝Vdgと置き換えると図１１のようになり、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgの特性を表す。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す。図１１から静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを得る（図８：ステップS22）。
【００２６】
図９に示した帰還容量Crssの実測値は、出力電圧Vdsが低い領域において２桁以上の大きさで値が変化しており、その測定の難しさから精度が低い。したがって可変キャパシタ３の静電容量Cdgについては、低電圧領域における電圧特性の補正を行う。この発明によるMOSFETモデルでは実際のスイッチング波形からCdgを抽出する。
【００２７】
図１２はMOSFETにおけるゲート電流と各電圧・電流の関係図を示している。図中、５はオフ時に電圧値Vgsminを、オン時に電圧値Vgsmaxを出力するゲート電源、６は抵抗値Rgのゲート入力抵抗を示している。
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Ｄへ流れる電流Igdと、静電容量Cgsを通ってソース端子Ｓへ流れる電流Igsに分かれる。したがって、次式が成り立つ。
Ig＝Igd＋Igs ……(2)
ここで、各電流は図１２から次式で与えられる。
Ig＝(Vgsmin−Vgs)／Rg ……(3)
但し、Rgはゲート入力抵抗
Igs＝Cgs・dVgs/dt ……(4)
Igd＝−Cdg・dVdg/dt＝Cdg・d(Vgs−Vds)/dt ……(5)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、次式が得られる。
Cdg＝−(Vgsmin−Vgs)／Rg／dVds/dt ……(6)
【００２８】
ミラー期間はゲート電圧Vgsが一定であるので式(2)においてIgs＝0であり、ゲート電流Ig＝Idgによってドレイン―ゲート間の静電容量Cdgを充放電している。したがって、ミラー期間の長さはCdgの値と関係があり、Cdgが大きくなればミラー期間も長くなる。またMOSFETのターンオンでゲート電圧Vgsが上昇し、出力電圧Vdsが数V程度まで低下した場合は、Vds＜Vgsとなるので式(1)の関係からドレイン―ゲート間電圧Vdgは0V以下となる。この時、Vdgの低下と共にCdgは増大し、Vdgが0Vに達した時点でドレイン―ゲート間の空乏層はなくなって、Cdgはゲート酸化膜容量に相当する値となる。ターンオン時のミラー期間の終わりではVdgは0V以下になっているので、ミラー期間の長さはVdg＝0VにおけるCdgの値で調整することができる。したがって、Vdg=0VにおけるCdgの値を変えてシミュレーションを行い、実測波形と比較してミラー期間の長さを合わせることによってCdgを決定する。なお、ミラー期間の長さが温度によって異なる場合、Vdg＝0VにおけるCdgは温度によって値を変え、Cdgの温度特性値を決定する。
【００２９】
式(6)を用いて静電容量Cdgを導出する。図１３に示すMOSFETのターンオフ時における出力電圧Vdsの実測波形は、ミラー期間における低電圧領域の立上り波形であり、これに対して時間関数の近似式を求める（図８：ステップS23）。このVdsの近似式を時間で微分して得たdVds/dtを式(6)に代入してCdgを求め、さらにMOSFET端子間電圧の関係式(1)を用いてVdsの近似式とミラー期間のゲート電圧Vgsの実測値からVdg＝Vds−Vgsを求めると、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgは図１４のようになる。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す（図８：ステップS24）。
【００３０】
図１４からCdgのVdgに対する電圧特性式または電圧特性テーブルを求め、先に実測した容量特性から求めた電圧特性式または電圧特性テーブルの相当部分と置き換えると、可変キャパシタ３の静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルが補正できる（図８：ステップS25）。
【００３１】
また、ゲート電圧Vgsのシミュレーション波形をゲート電圧Vgsの実測波形に合せこむために、MOSFET動特性の温度依存性を考慮して電圧・温度特性式または電圧・温度特性テーブルを求めることもできる。MOSFETのターンオン時において温度を変えた場合のゲート電圧Vgsの実測波形とシミュレーション波形を比較して、ミラー期間の長さが一致するようにVdg＝0VにおけるCdgを決定すると、静電容量Cdgは図１４（図１４の縦軸近傍参照）のようになり、静電容量Cdgの温度特性値を得られる。このような、静電容量Cdgの温度特性値に基づいて静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、先に実測した容量特性から求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する。この結果、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００３２】
可変キャパシタ４の静電容量Cgsは、ゲート電圧Vgsに対する関係式として抽出する。しかし、データシートに記載されている容量特性は、一般にゲート電圧Vgsを０に固定して出力電圧Vdsを変化させた場合の値であり、この発明における可変キャパシタ４の静電容量Cgsを抽出するには不十分である。そこで、出力電圧Vdsを０に固定してゲート電圧Vgsを変化させた場合の容量特性を実測すると、図１５に示すような結果が得られる。ゲート―ソース間の静電容量Cgsは、入力容量Cissと帰還容量Crssとの間で一般にCgs＝Ciss−Crssという関係が成り立つ。
したがって、図１５の容量特性からCiss−CrssでCgsを求めた結果は図１６のようになり、ゲート電圧Vgsに対する静電容量Cgsの特性を表す。図１６から静電容量Cgsのゲート電圧Vgsに対する関係式を求め、可変キャパシタ４の静電容量Cgsの電圧特性式または電圧特性のテーブルを得る（図８：ステップS26）。
【００３３】
このようなMOSFETのSPICEモデル１の構成によれば、MOSFET端子間の電圧変動による端子間静電容量の変化を３種類の電圧依存性の可変キャパシタ２〜４で表すので、MOSFETの動特性を可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類のパラメータで模擬することとなる。また、可変キャパシタ2〜4の静電容量Cgs、Cdg、Cdsは、容量特性の実測値およびMOSFETのターンオフ時における出力電圧Vdsとゲート電圧Vgsの実測値を用いて抽出するので、MOSFETの動特性を高精度に模擬することとなる。
【００３４】
以上のように、MOSFETの静特性をSPICEモデル１のLEVEL 1〜3のいずれかで模擬し、動特性を端子間に接続した可変キャパシタ２〜４で模擬するモデル構成として、MOSFETの特性を模擬するパラメータはSPICEモデル１のパラメータKP、VTO、RDの３種類と、可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類、計６種類のみを実測値から抽出して模擬するので、高度な半導体知識を必要とせず短時間かつ容易に高精度なシミュレーションを行うことができる。また、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００３５】
実施の形態２．
図１７はこの発明の実施の形態２によるMOSFETモデルの回路構成図である。実施の形態１と異なる点は、ゲート端子Ｇに寄生抵抗を接続し、ソース端子Ｓに寄生インダクタンスを接続している点である。
図１７において、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄの３種類の端子を有する。MOSFETのSPICEモデル１はNMOS LEVEL 1〜3のいずれかであり、ゲート端子Ｇ’、ソース端子Ｓ’、ドレイン端子Ｄの３種類の電極端子を有する。また、ドレイン端子Ｄとソース端子Ｓ’の間に静電容量Cdsのキャパシタ２、ゲート端子Ｇ’とドレイン端子Ｄの間に静電容量Cdgのキャパシタ３、ゲート端子Ｇ’とソース端子Ｓ’の間に静電容量Cgsのキャパシタ４を接続している。キャパシタ２〜４はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。さらに、ゲート端子ＧとＧ’の間に抵抗値Rpの寄生抵抗７、ソース端子ＳとＳ’の間にインダクタンス値Lpの寄生インダクタンス８を接続している。以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル１によってMOSFETの静特性を模擬し、可変キャパシタ２〜４および寄生抵抗７、寄生インダクタンス８によって動特性を模擬する。
【００３６】
MOSFET静特性解析用パラメータの抽出方法については、実施の形態１において説明した方法と同様であるので、ここでは説明を省略する。次に、図１８のフロー図によりこの発明の実施の形態によるMOSFET動特性解析用パラメータの抽出方法を詳細に説明する。まず、寄生抵抗Rpは、スイッチング時のミラー期間においてゲート電圧Vgsが一定値となるミラー電圧を実測して抽出する。すなわち、伝達特性から得られるミラー電圧と実測したミラー電圧Vmswとの差から計算する。MOSFETオン時のドレイン電流Idに対応するゲート電圧の値を伝達特性から読み取ってVmtとする（図１８：ステップS18）。これは図１９に示すように、ゲート端子Ｇ’とソース端子Ｓ’の間の電圧に相当する。実測で得られるのはゲート端子Ｇとソース端子Ｓの間の電圧であり、図２０に示すようにスイッチング時におけるミラー電圧の実測値をVmswとすると、ドレイン電流Idに変化はなく寄生インダクタンスLpに電位差は発生しないので、VmswとVmtの差が寄生抵抗Rpに印加されている。この時のゲート電流Igは実測、またはオン時のゲート電源電圧Vgsmaxとゲート入力抵抗Rgから求められ、その結果、ゲート端子の寄生抵抗Rpは以下の式(7)または、式(8)より導出されるゲート入力抵抗Rgを式(7)に代入した式(9)で得られる（図１８：ステップS19）。
Rp＝(Vmsw−Vmt)／Ig ……(7)
Ig＝(Vgsmax−Vmsw)／Rg ……(8)
Rp＝Rg・(Vmsw−Vmt)／(Vgsmax−Vmsw) ……(9)
【００３７】
また、ソース端子の寄生インダクタンスLpは、ゲート端子Ｇとソース端子Ｓとの間、およびドレイン端子Ｄとソース端子Ｓとの間の両方に共通して入っているため、ドレイン電流Idの急激な変化により、ゲート−ソース間電圧が変化する。図２０は、スイッチング時のゲート−ソース間電圧Vgsとドレイン電流Idの実測波形例である。ドレイン電流Idが寄生インダクタンスLpに流れることによりゲート電圧VgsがVmswからVmlに上昇している。これを用いてソース端子の寄生インダクタンスLpは式(10)から得られる（図１８：ステップS20）。
Lp・dId/dt＝Vml−Vmsw ……(10)
【００３８】
次に、この発明によるMOSFETモデルでは、MOSFETの端子間静電容量Cds、Cdg、Cgsを抽出する。可変キャパシタ２の静電容量Cdsの抽出方法については、実施の形態１において説明した方法と同様であり、図１８のステップS21に示しているので、ここでは説明を省略する。可変キャパシタ２の静電容量Cdsと同様に可変キャパシタ３の静電容量Cdgも、データシートに記載されている容量特性を実測して抽出する。ドレイン―ゲート間の静電容量Cdgは一般にCdg＝Crssという関係があり、帰還容量Crssがそのままドレイン―ゲート間の静電容量Cdsに相当する。また図９の容量特性はゲート電圧Vgsを0に固定して出力電圧Vdsを変化させた場合の値であり、可変キャパシタ３にかかるドレイン―ゲート間電圧VdgはMOSFET端子間電圧の関係式である実施の形態１で示した式(1)からVds＝Vdgとなる。したがって、実施の形態１と同様に図９の容量特性からCrss＝Cdg、Vds＝Vdgと置き換えると図１１のようになり、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgの特性を表す。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す。図１１から静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを得る（図１８：ステップS22）。
【００３９】
実施の形態１の図９に示した帰還容量Crssの実測値は、出力電圧Vdsが低い領域において２桁以上の大きさで値が変化しており、その測定の難しさから精度が低い。したがって可変キャパシタ３の静電容量Cdgについては、低電圧領域における電圧特性の補正を行う。この発明によるMOSFETモデルでは実際のスイッチング波形からCdgを抽出する。
【００４０】
図２１はMOSFETにおけるゲート電流と各電圧・電流の関係図を示している。図中、５はオフ時に電圧値Vgsminを、オン時に電圧値Vgsmaxを出力するゲート電源、６は抵抗値Rgのゲート入力抵抗を示している。
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Ｄへ流れる電流Igdと、静電容量Cgsを通ってソース端子Ｓ’へ流れる電流Igsに分かれる。したがって、実施の形態１の式(2)と同様に、Ig＝Igd＋Igsの関係が次式が成り立つ。
【００４１】
ここで、各電流は図２１から式(11)，式(12)、式(13)で与えられる。
Ig＝(Vgsmin−Vgs)／(Rg＋Rp) ……(11)
Igs＝Cgs・dVgs/dt ……(12)
Igd＝−Cdg・dVdg/dt＝Cdg・d(Vgs−Vds)/dt ……(13)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、式(14)が得られる。
Cdg＝−(Vgsmin−Vgs)／(Rg＋Rp)／dVds/dt ……(14)
【００４２】
ミラー期間はゲート電圧Vgsが一定であるので式(2)においてIgs＝0であり、ゲート電流Ig＝Idgによってドレイン―ゲート間の静電容量Cdgを充放電している。したがって、ミラー期間の長さはCdgの値と関係があり、Cdgが大きくなればミラー期間も長くなる。またMOSFETのターンオンでゲート電圧Vgsが上昇し、出力電圧Vdsが数V程度まで低下した場合は、Vds＜Vgsとなるので式(1)の関係からドレイン―ゲート間電圧Vdgは0V以下となる。この時、Vdgの低下と共にCdgは増大し、Vdgが0Vに達した時点でドレイン―ゲート間の空乏層はなくなって、Cdgはゲート酸化膜容量に相当する値となる。ターンオン時のミラー期間の終わりではVdgは0V以下になっているので、ミラー期間の長さはVdg＝0VにおけるCdgの値で調整することができる。したがって、Vdg=0VにおけるCdgの値を変えてシミュレーションを行い、実測波形と比較してミラー期間の長さを合わせることによってCdgを決定する。なお、ミラー期間の長さが温度によって異なる場合、Vdg＝0VにおけるCdgは温度によって値を変える。
【００４３】
式(14)を用いて静電容量Cdgを導出する。実施の形態１の図１３に示したMOSFETのターンオフ時における出力電圧Vdsの実測波形は、ミラー期間における低電圧領域の立上り波形であり、これに対して時間関数の近似式を求める（図１８：ステップS23）。このVdsの近似式を時間で微分して得たdVds/dtを式(14)に代入してCdgを求め、さらにMOSFET端子間電圧の関係式(1)を用いてVdsの近似式とミラー期間のゲート電圧Vgsの実測値からVdg＝Vds−Vgsを求めと、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgは実施の形態１の図１４のようになる。すなわち、静電容量Cdgが、Vdgの増加に伴って減少する特性を表す（図１８：ステップS24）。
【００４４】
実施の形態１の図１４からCdgのVdgに対する電圧特性式または電圧特性テーブルを求め、先に実測した容量特性から求めた電圧特性式または電圧特性テーブルの相当部分と置き換えると、可変キャパシタ３の静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルが補正できる（図１８：ステップS25）。
【００４５】
また、図２０のようなゲート電圧Vgsのシミュレーション波形をゲート電圧Vgsの実測波形に合せこむために、MOSFET動特性の温度依存性を考慮して電圧・温度特性式または電圧・温度特性テーブルを求めることもできる。MOSFETのターンオン時において温度を変えた場合のゲート電圧Vgsの実測波形とシミュレーション波形を比較して、ミラー期間の長さが一致するようにVdg＝0VにおけるCdgを決定すると、静電容量Cdgは図１４（図１４の縦軸近傍参照）のようになり、静電容量Cdgの温度特性値を得られる（図１８：ステップS24’参照）。このような、静電容量Cdgの温度特性値に基づいて静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、先に実測した容量特性から求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する。この結果、MOSFET動特性の温度依存性を高精度に模擬することができる。
【００４６】
可変キャパシタ４の静電容量Cgsの抽出方法については、実施の形態１において説明した方法と同様であり、図１８のステップS26に示しているので、ここでは説明を省略する。このようなMOSFETのSPICEモデル１の構成によれば、寄生抵抗、寄生インダクタンスを考慮し、MOSFET端子間の電圧変動による端子間静電容量の変化を３種類の電圧依存性の可変キャパシタ２〜４で表すので、MOSFETの動特性を可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類のパラメータで模擬することとなる。また、可変キャパシタ2〜4の静電容量Cgs、Cdg、Cdsは、容量特性の実測値およびMOSFETのターンオフ時における出力電圧Vdsとゲート電圧Vgsの実測値を用いて抽出するので、MOSFETの動特性を高精度に模擬することとなる。
【００４７】
以上のように、MOSFETの静特性をSPICEモデル１のLEVEL 1〜3のいずれかで模擬し、動特性を端子間に接続した可変キャパシタ２〜４で模擬するモデル構成として、MOSFETの特性を模擬するパラメータはSPICEモデル１のパラメータKP、VTO、RDの３種類と、可変キャパシタ２〜４の静電容量Cgs、Cdg、Cdsの３種類、計６種類のみを実測値から抽出して模擬するので、高度な半導体知識を必要とせず短時間かつ容易に高精度なシミュレーションを行うことができる上、MOSFET動特性の温度依存性を高精度に模擬することができる。
【符号の説明】
【００４８】
１ MOSFETのSPICEモデル
２ ドレイン―ソース間可変キャパシタCds
３ ドレイン―ゲート間可変キャパシタCdg
４ ゲート―ソース間可変キャパシタCgs
５ ゲート電源
６ ゲート入力抵抗
７ 寄生抵抗
８ 寄生インダクタンス
【特許請求の範囲】
【請求項１】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間におけ
る前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正することを
特徴とするMOSFETモデル。
【請求項２】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が０Ｖの場合
の温度に依存した温度特性値を有することを特徴とするMOSFETモデル。
【請求項３】
前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータに含めたことを特徴とする請求項１または２記載のMOSFETモデル。
【請求項４】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイ
ン―ソース間の出力電圧Vdsの実測値から抽出して補正するMOSFETモデルのパラメータ抽
出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第１のステップと、
前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第２のステップと、
前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の
前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第３のステップと、
前記第３のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第１のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレ
イン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第４のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。
【請求項５】
前記静電容量Cdgを式（Ａ）によって求めることを特徴とする請求項４記載のMOSFETモ
デルのパラメータ抽出方法。
Cdg＝−(Vgsmin−Vgs)／Rg／(dVds/dt) −−−（Ａ）
但し、VgsminはMOSFETのオフ時のゲート電圧
【請求項６】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が０Ｖの場合の温度に依存した温度
特性値を有するMOSFETモデルのパラメータ抽出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求める第１のステップと、
前記MOSFETのターンオン時の温度を変えた場合の前記MOSFETのゲート電圧Vgsの実測波形
とシミュレーション波形とを比較して、前記MOSFETミラー期間の長さが一致するように前記ゲート電圧Vdgが０Ｖにおける前記静電容量Cdgの温度特性値を決定する第２のステップと、
前記静電容量Cdgの温度特性値によって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、該電圧・温度特性式
または電圧・温度特性テーブルを前記第１のステップで求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート
間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する第３のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。
【請求項７】
前記MOSFETモデルは、前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータとし、
前記ゲート端子の寄生抵抗Rpの抽出において、
前記MOSFETのターンオン時のドレイン電流Idに対応する前記MOSFETのゲート電圧値Vmtを
伝達特性から読み取るステップと、
前記MOSFETのターンオン時のミラー電圧Vmswを実測し、前記ゲート電圧値Vmtと前記ミラ
ー電圧Vmswと前記MOSFETのターンオン時のゲート電源電圧Vgsmaxと前記MOSFETのゲート入力抵抗Rgとに基づいて、または前記ゲート電圧値Vmtと前記ミラー電圧Vmswと実測された
ゲート電流Igとに基づいて前記寄生抵抗Rpを求めるステップとを
含むことを特徴とする請求項４または６記載のMOSFETモデルのパラメータ抽出方法。
【請求項８】
前記寄生抵抗Rpを、前記ゲート入力抵抗Rgに基づく式（Ｂ）または前記ゲート電流Igに基づく式（Ｃ）によって求め、前記静電容量Cdgを式（Ｄ）によって求めることを特徴と
する請求項７記載のMOSFETモデルのパラメータ抽出方法。
Rp＝Rg・(Vmsw−Vmt)／(Vgsmax−Vmsw) −−−（Ｂ）
Rp＝(Vmsw−Vmt)／Ig −−−（Ｃ）
Cdg＝−(Vgsmin−Vgs)／(Rg＋Rp)／dVds/dt −−−（Ｄ）
但し、VgsminはMOSFETのオフ時のゲート電圧
【請求項１】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間におけ
る前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正することを
特徴とするMOSFETモデル。
【請求項２】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が０Ｖの場合
の温度に依存した温度特性値を有することを特徴とするMOSFETモデル。
【請求項３】
前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータに含めたことを特徴とする請求項１または２記載のMOSFETモデル。
【請求項４】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイ
ン―ソース間の出力電圧Vdsの実測値から抽出して補正するMOSFETモデルのパラメータ抽
出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第１のステップと、
前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第２のステップと、
前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の
前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第３のステップと、
前記第３のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第１のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレ
イン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第４のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。
【請求項５】
前記静電容量Cdgを式（Ａ）によって求めることを特徴とする請求項４記載のMOSFETモ
デルのパラメータ抽出方法。
Cdg＝−(Vgsmin−Vgs)／Rg／(dVds/dt) −−−（Ａ）
但し、VgsminはMOSFETのオフ時のゲート電圧
【請求項６】
MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が０Ｖの場合の温度に依存した温度
特性値を有するMOSFETモデルのパラメータ抽出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求める第１のステップと、
前記MOSFETのターンオン時の温度を変えた場合の前記MOSFETのゲート電圧Vgsの実測波形
とシミュレーション波形とを比較して、前記MOSFETミラー期間の長さが一致するように前記ゲート電圧Vdgが０Ｖにおける前記静電容量Cdgの温度特性値を決定する第２のステップと、
前記静電容量Cdgの温度特性値によって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、該電圧・温度特性式
または電圧・温度特性テーブルを前記第１のステップで求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート
間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する第３のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。
【請求項７】
前記MOSFETモデルは、前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータとし、
前記ゲート端子の寄生抵抗Rpの抽出において、
前記MOSFETのターンオン時のドレイン電流Idに対応する前記MOSFETのゲート電圧値Vmtを
伝達特性から読み取るステップと、
前記MOSFETのターンオン時のミラー電圧Vmswを実測し、前記ゲート電圧値Vmtと前記ミラ
ー電圧Vmswと前記MOSFETのターンオン時のゲート電源電圧Vgsmaxと前記MOSFETのゲート入力抵抗Rgとに基づいて、または前記ゲート電圧値Vmtと前記ミラー電圧Vmswと実測された
ゲート電流Igとに基づいて前記寄生抵抗Rpを求めるステップとを
含むことを特徴とする請求項４または６記載のMOSFETモデルのパラメータ抽出方法。
【請求項８】
前記寄生抵抗Rpを、前記ゲート入力抵抗Rgに基づく式（Ｂ）または前記ゲート電流Igに基づく式（Ｃ）によって求め、前記静電容量Cdgを式（Ｄ）によって求めることを特徴と
する請求項７記載のMOSFETモデルのパラメータ抽出方法。
Rp＝Rg・(Vmsw−Vmt)／(Vgsmax−Vmsw) −−−（Ｂ）
Rp＝(Vmsw−Vmt)／Ig −−−（Ｃ）
Cdg＝−(Vgsmin−Vgs)／(Rg＋Rp)／dVds/dt −−−（Ｄ）
但し、VgsminはMOSFETのオフ時のゲート電圧
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２１】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
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【図１４】
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【図１８】
【図１９】
【図２１】
【図２０】
【公開番号】特開２０１０−２１１３８７（Ｐ２０１０−２１１３８７Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５５１７９（Ｐ２００９−５５１７９）
【出願日】平成２１年３月９日（２００９．３．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月９日（２００９．３．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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