【課題】スイッチング周波数がノイズとなり得る周波数域に掛かることのない半導体集積回路および電源装置の提供を図る。
【解決手段】第１電源線(Vin)および第１ノードLX間に設けられた第１スイッチング素子51と、前記第１ノードおよび第２電源線間(GND)に設けられたダイオード素子52と、を有する電源装置100aのスイッチングを、出力端子OUTに接続された負荷８の大きさにより規定されるスイッチング周波数で制御する半導体集積回路10aであって、前記出力端子および前記第２電源線間に設けられ、前記第１スイッチング素子を制御する第１信号Ｓaに応じて、前記スイッチング周波数の最低周波数を第１周波数よりも高くなるように制御する最低周波数クランプ回路４を有するように構成する。 （もっと読む）

【課題】半導体素子の突起電極をファインピッチ化し、半導体素子の小型化もしくは多ピン化を図る。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００の主表面１１０上に形成された電極パッド２００と、電極パッド２００上に形成された突起電極６００とを有し、突起電極６００は、先端部に平坦部を有する略円錐形状を有し、突起電極６００の表面は、金属層で被覆されている。 （もっと読む）

【課題】位相シフトマスクの検査方法において露光光の位相差の計測精度を向上させること。
【解決手段】第１及び第２のレーザ光２１、２２の間を通る基準線Lを、遮光膜２０２の第１の開口２０２ａの第１の辺２０２ｘに合わせ、遮光膜２０２で反射した第１のレーザ光２１と、第１の開口２０２ａに重なるように透明基板２０１に形成された第１の凹部２０１ａの底面で反射した第２のレーザ光２２との第１の位相差φ₁(x)を求め、第１の開口２０２ａから斜めの位置に形成された第２の開口２０２ｂの第２の辺２０２ｙに基準線Lを合わせ、遮光膜２０２で反射した第２のレーザ光２２と、第２の開口２０２ｂに重なるように透明基板２０１に形成された第２の凹部２０１ｂの底面で反射した第１のレーザ光２１との第２の位相差φ₂(x)を求め、各位相差φ₁(x)、φ₂(x)に基づき、露光光の位相差を算出する位相シフトマスクの検査方法による。 （もっと読む）

【課題】反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の設計段階において、活性領域の第１のデータに対して、活性領域の少なくとも一部を露出する開口を有するレジストパターンの第２のデータを作成する際に、第２のデータの第１のデータと対向する部分について、予め作成された参照データを用いて、第１のデータとの対向辺の位置を補正する。 （もっと読む）

【課題】バスリセット後から通常処理に復帰するまでの処理を簡単にし、バスリセット後から通常処理に復帰するまでの時間を短縮するネットワークの制御方法及びインターフェース装置を提供すること。
【解決手段】各装置１〜４のインターフェース装置１０，２０，３０，４０に、コンフィグＲＯＭ取得回路５０を設けた。コンフィグＲＯＭ取得回路５０は、他の装置からのリード・リクエストを受信することなく、自機器のコンフィグレーションＲＯＭデータを添付したライト・リクエストを、送信先をブロードキャストにして送信するようにした。また、コンフィグＲＯＭ取得回路５０は、他の装置からのブロードキャストにて送信されてくるライト・リクエストを受信してライト・リクエストからコンフィグレーションＲＯＭデータを取り出し、全ＲＯＭデータ格納ＲＡＭに記憶する。 （もっと読む）

【課題】
ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に設定する。
【解決手段】
シリコン基板に、ｎ型ウェルおよびｐ型ウェルを形成し、シリコン基板上方にＨｆＯ等の第１の高誘電率絶縁膜、ＡｌＯ等の第１のキャップ誘電体膜を積層し、ｐ型ウェル上方から、少なくとも第１のキャップ誘電体膜を除去し、第１の温度で第１のアニールを行なって、第１のキャップ誘電体膜の構成元素Ａｌ等をｎ型ウェル上方の第１の高誘電率絶縁膜中へ拡散させ、ｐ型ウェルおよびｎ型ウェル上方にＨｆＯ等の第２の高誘電率絶縁膜、ＬａＯ等の第２のキャップ誘電体膜を積層し、ｎ型ウェル上方の第２のキャップ誘電体膜を除去し、第１の温度より低い第２の温度で、第２のアニールを行なって、第２のキャップ誘電体膜の構成元素Ｌａ等をｐ型ウェル上方の第２の高誘電率絶縁膜中へ拡散させる。 （もっと読む）

【課題】誤判定の低減された試験を行なうのに適した、回路の試験方法を提供する。
【解決手段】試験方法は、複数の被試験回路に並列に電圧と試験信号とを供給して、単位試験を複数回繰り返す工程であって、１回の単位試験当たり、各被試験回路に入力される試験信号は、少なくとも第１の試験項目の試験信号を含み、第１の試験項目の試験信号の、各被試験回路に入力されるタイミングが、ある回の単位試験での試験信号パターンと、その後の回の単位試験での試験信号パターンとで異なるように、試験信号パターンを変えながら、単位試験を繰り返す工程と、試験信号パターンを変えながら複数回行なった単位試験に基づき、電圧ノイズの少ない回の試験信号パターンを選択する工程とを有する。 （もっと読む）

【課題】欠陥検査で発見された半導体ウエハの欠陥の分布パターンと、電気的試験で発見された不良半導体チップの分布パターンとの間の相関関係を、極めて高い確度をもって、より高精度に短時間に行う。
【解決手段】半導体ウエハの複数の半導体チップに電気的試験を行い、電気的試験で発見された不良の半導体チップの第１座標データと、半導体チップについて条件を変えて測定した回路特性値を統計処理して取得した半導体チップの第３座標データとを照合して両者の相関の有無を判定し、第３座標データと相関が無いと判定された第１座標データと、半導体チップの欠陥検査で発見された欠陥の半導体チップの第２座標データとを照合して、両者の相関の有無を判定する。 （もっと読む）

【課題】伝送路間のクロストークによる信号伝播遅延を改善する。
【解決手段】集積回路装置３は、並走する伝送路の各々について外部とのインターフェース接続のためのＩ／Ｏセル４０_１〜４０_９を有する。集積回路装置３は、Ｉ／Ｏセルの各々へ入力されるデータ信号ＤＱ０〜ＤＱ７の間の位相関係を検出し、その検出された位相関係に基づく制御信号を生成する制御信号生成部３０_１〜３０_４、７０_１〜７０_４と、制御信号生成部で生成される制御信号に応答して、Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部とを有する。 （もっと読む）

【課題】微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供する。
【解決手段】ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。サイドウォール６ａをマスクとして半導体基板１の表面にｐ型不純物を導入してｐ型不純物導入領域８ｐを形成し、サイドウォール６ａをマスクとしてｐ型不純物導入領域８ｐの表面に溝９を形成する。溝９内にＳｉＧｅ層１０を成長させる。絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。 （もっと読む）