半導体装置の製造方法
【課題】
ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に設定する。
【解決手段】
シリコン基板に、ｎ型ウェルおよびｐ型ウェルを形成し、シリコン基板上方にＨｆＯ等の第１の高誘電率絶縁膜、ＡｌＯ等の第１のキャップ誘電体膜を積層し、ｐ型ウェル上方から、少なくとも第１のキャップ誘電体膜を除去し、第１の温度で第１のアニールを行なって、第１のキャップ誘電体膜の構成元素Ａｌ等をｎ型ウェル上方の第１の高誘電率絶縁膜中へ拡散させ、ｐ型ウェルおよびｎ型ウェル上方にＨｆＯ等の第２の高誘電率絶縁膜、ＬａＯ等の第２のキャップ誘電体膜を積層し、ｎ型ウェル上方の第２のキャップ誘電体膜を除去し、第１の温度より低い第２の温度で、第２のアニールを行なって、第２のキャップ誘電体膜の構成元素Ｌａ等をｐ型ウェル上方の第２の高誘電率絶縁膜中へ拡散させる。
ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に設定する。
【解決手段】
シリコン基板に、ｎ型ウェルおよびｐ型ウェルを形成し、シリコン基板上方にＨｆＯ等の第１の高誘電率絶縁膜、ＡｌＯ等の第１のキャップ誘電体膜を積層し、ｐ型ウェル上方から、少なくとも第１のキャップ誘電体膜を除去し、第１の温度で第１のアニールを行なって、第１のキャップ誘電体膜の構成元素Ａｌ等をｎ型ウェル上方の第１の高誘電率絶縁膜中へ拡散させ、ｐ型ウェルおよびｎ型ウェル上方にＨｆＯ等の第２の高誘電率絶縁膜、ＬａＯ等の第２のキャップ誘電体膜を積層し、ｎ型ウェル上方の第２のキャップ誘電体膜を除去し、第１の温度より低い第２の温度で、第２のアニールを行なって、第２のキャップ誘電体膜の構成元素Ｌａ等をｐ型ウェル上方の第２の高誘電率絶縁膜中へ拡散させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（相補型金属酸化物半導体、complementary metal-oxide-semiconductor）型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの基本的構成は、シリコン基板の上に酸化シリコンのゲート絶縁膜を形成し、その上にポリシリコンのゲート電極を形成して絶縁ゲート電極としてきた。ソース／ドレイン領域形成の為の不純物イオン注入をポリシリコンゲート電極に対しても行なうことにより、基本的な閾値調整が行なわれた。
【０００３】
半導体集積回路装置の高集積化、高速化のため、スケーリングローに従って、ＭＯＳトランジスタの縮小化が行われてきた。酸化シリコンのゲート絶縁膜の厚さが２ｎｍ以下となると、ゲート電極とシリコン基板との間に流れる直接トンネル電流が増大し、ゲートリーク電流が極めて大きくなってしまう。ゲート絶縁膜の材料を変更しても、ゲート絶縁膜の厚さがある程度以上薄くなると、直接トンネル電流が増大してしまう。
【０００４】
ゲートリーク電流の対策として、酸化シリコンの誘電率より高い誘電率を有する高誘電率絶縁体をゲート絶縁膜に用い、等価酸化シリコン膜厚（ＥＯＴ）を抑制しつつ、物理的ゲート絶縁膜厚を厚くする構成が採用されている。酸化シリコンの誘電率のｋ倍の誘電率を有する高誘電率絶縁体であれば、厚さをｋ倍にしてもＥＯＴは同じ値になリ、ゲート電極の制御性が保たれる。シリコン基板表面状態を良好に保つため、通常熱酸化した薄い酸化シリコン膜の上に高誘電率絶縁膜を堆積する。
【０００５】
高誘電率絶縁体としては、代表的には、Ｈｆを含む酸化物、例えばＨｆＯ，ＨｆＳｉＯ等，が用いられる。なお、酸化ハフニウムの化学量論的組成はＨｆＯ２であるが，組成は意図的にまたは製造プロセスにより変化させられ得るので、ＨｆＯと表記する。ＨｆＯにＳｉを添加したＨｆＳｉＯ、ＨｆＳｉＯＮなどを含めてＨｆＯと表記する。他の化合物においても同様の表記を用いる。例えば、酸化アルミニウム（化学量論的組成Ａｌ２Ｏ３）をＡｌＯ，酸化ランタン（化学量論的組成Ｌａ２Ｏ３）をＬａＯと表記する。
【０００６】
ポリシリコンのゲート電極は、不純物添加されてｎ型、またはｐ型の導電性を有し、逆バイアスのゲート電圧が印加される。たとえば、ＮＭＯＳトランジスタのゲート電極はｎ型ポリシリコンであり、正極性のオン電圧が印加される。ゲート電極のｎ型ポリシリコン、ゲート絶縁膜、シリコン基板のｐ型チャネル領域のダイオード構造において、逆バイアス電圧の印加により、ゲート電極のゲート絶縁膜との界面側に空乏層が生じる。空乏層はゲート絶縁膜同様に機能して、ゲート電極の容量を減少させ、ゲート電圧による制御性を低下させる。
【０００７】
また、ポリシリコンの抵抗率は十分低いとは言えず、縮小化によりゲート電極の断面積が縮小すると無視できない抵抗値となる。さらに、ポリシリコンのゲート電極には、通常不純物をイオン注入して導電性を付与するが、イオン注入した不純物がゲート絶縁膜を通過して、チャネル領域に侵入すると、トランジスタの特性を劣化させてしまう。
【０００８】
これらの現象を回避する対策として、ポリシリコンに代え、メタルでゲート電極を形成する構成が研究開発されている。メタルゲート電極は、空乏化を生じず、低抵抗であり、不純物注入を要しない。なお、メタルゲート電極の用語は、純金属のみならず、金属間合金、ＴｉＮ等の導電性金属窒化物、ＩｒＯ等の導電性金属酸化物、ＮｉＳｉ等のシリサイドを含む、電気抵抗が温度上昇と共に増大する金属的導電性を示す、導電材料で形成したゲート電極を指す。
【０００９】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタに対し、同一材料のゲート絶縁膜を形成し、その上に同一材料のメタルゲート電極を形成すると、ポリシリコンのゲート電極が有していた基本的閾値調整の機能が失われてしまう。閾値を調整するためにはメタルゲート電極の材料、ゲート絶縁膜の材料の少なくとも一方を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで変えることが必要になる。製造工程をなるべく簡単化するためには、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの製造工程をなるべく共通化することが好ましい。ゲート絶縁膜の高誘電率絶縁膜上に選択的に、ＮＭＯＳトランジスタに対してはＬａＯ等、ＰＭＯＳトランジスタに対してはＡｌＯ等のキャップ層を形成し、高誘電率絶縁膜中にＬａやＡｌを拡散することにより閾値を調整可能なことが知られている。
【００１０】
特表２００７−５３７５９５号は、第１ゲート誘電体と第２ゲート誘電体は組成を異ならせ、第１ゲート誘電体の上の第１ゲート電極と第２ゲート誘電体の上の第２ゲート電極は組成及び膜厚が同じである構成を提案し、例えばＮＭＯＳトランジスタのゲート誘電体は、酸化ハフニウムの上に酸化ランタンを積層し、ＰＭＯＳトランジスタのゲート誘電体は酸化ハフニウム単層、またはその上に酸化アルミニウムを積層し、ゲート誘電体の上にＴａＣ、またはＴａＳｉＮからなるゲート電極、ポリシリコン、Ｗからなる導電層を積層した構成を提案する。
【００１１】
Morooka et al.: Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, 2008, pp.24-25は、ＨｆＯ２膜上にＡｌ２Ｏ３キャップ層を形成する構成において、Ａｌ２Ｏ３キャップ層堆積前に低温アニールを行い、Ａｌ２Ｏ３キャップ層堆積後に１０５０℃等の高温アニールを行なうと、閾値変動を生じることなく、等価酸化シリコン膜厚の増加を抑制できることを報告している。
【００１２】
Hickmott: J. Appl. Phys. 51(8) 1980, pp. 4269-4281は、アニールにより金属−絶縁膜界面のダイポール層がバリア高、仕事関数等の調整に寄与すると説明している。
【００１３】
特開２００８−１６６７１３号は、高誘電率絶縁膜上に異なる材料のキャップ層を形成する際、選択的に犠牲膜を形成し、犠牲膜のない領域で高誘電率絶縁膜上に第１キャップ層を形成し、犠牲膜とその上の第１キャップ層を除去した後、露出した高誘電率絶縁膜上に第２キャップ層を形成することを提案する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特表２００７−５３７５９５号公報
【特許文献２】特開２００８−１６６７１３号公報
【非特許文献】
【００１５】
【非特許文献１】Morooka et al.: Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, 2008, pp.24-25
【非特許文献２】Hickmott: J. Appl. Phys. 51(8) 1980, pp. 4269-4281
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の１つの目的は、ＣＭＯＳトランジスタに対して、高誘電率絶縁膜とキャップ誘電体膜を積層してゲート絶縁膜を形成し、ゲート絶縁膜上にメタルゲート電極を形成する半導体装置の新規な製造方法を提供することである。
【００１７】
本発明の他の目的は、ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に選択できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、
第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、
前記第２導電型ウェルおよび第１導電型ウェル上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
前記第１の温度より低い第２の温度で、第２のアニールを行なって、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法
が提供される。
【発明の効果】
【００１９】
ＣＭＯＳトランジスタの一方のトランジスタにおいては、キャップ誘電体膜から高誘電率絶縁膜中へ拡散させ、他方のトランジスタにおいては、キャップ誘電体膜から高誘電率絶縁膜への拡散を抑制することができる。
【００２０】
好ましい１形態に於いては、一方のトランジスタの第１の高誘電率絶縁膜上に形成した第１のキャップ誘電体膜から第１の高誘電率絶縁膜へ拡散を生じさせるアニールの条件を、他方のトランジスタの第２の高誘電率絶縁膜上に形成した第２のキャップ誘電体膜から第２の高誘電率絶縁膜へ拡散を生じさせるアニールの条件とは独立に選択できる。
【図面の簡単な説明】
【００２１】
【図１−１】と、
【図１−２】と、
【図１−３】と、
【図１−４】と、
【図１−５】と、
【図１−６】図１Ａ〜１Ｕは、第1の実施例および変形例による半導体装置の製造方法の主要工程を示す断面図である。
【図２】図２Ａ〜２Ｄは、高誘電率絶縁膜上のキャップ層に対するアニールの観点から、実施例による半導体装置の製造方法の要部を、抽出して示す断面図である。
【図３】図３は、一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さに対する、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さの選択範囲を広げられる変形例を示す断面図である。
【図４−１】と、
【図４−２】図４Ａ〜４Ｅは、第2の実施例及び変形例による半導体装置の製造方法の主要工程を示す断面図である。
【発明を実施するための形態】
【００２２】
図１Ａ〜１Ｕは、本発明の実施例および変形例による半導体装置の製造方法の主要工程を示す断面図である。
【００２３】
図１Ａに示すように、面方位（１００）のシリコン基板１０に対して、レジストパターンをマスクとしたイオン注入により、ｐ型ウェル１２、およびｎ型ウェル１４を形成する。例えば、Ｂ＋イオンを加速エネルギ１２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入してｐ型ウェル１２を形成し、Ｐ＋イオンを加速エネルギ３００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入してｎ型ウェル１４を形成する。
【００２４】
図１Ｂに示すように、シリコン基板表面を熱酸化して酸化シリコン膜１６を形成し、酸化シリコン膜１６上に化学気相堆積（ＣＶＤ）により、例えば厚さ５０ｎｍの窒化シリコン膜１８を形成する。酸化シリコン膜１６は、シリコン基板１０表面を保護するバッファ酸化膜であり、窒化シリコン膜１８はトレンチエッチングにおけるハードマスク及び化学機械研磨（ＣＭＰ）におけるストッパとして機能する膜である。窒化シリコン膜１８上にレジスト膜を塗布し、素子分離領域上に開口を有するレジストパターン２０を形成する。レジストパターン２０をエッチングマスクとして、窒化シリコン膜１８をエッチングしてハードマスクを形成する。酸化シリコン膜１６もエッチングしてもよい。例えば、ＣＦ４，ＣＨＦ３，Ａｒ、Ｏ２等を使った反応性イオンエッチング（ＲＩＥ）にてエッチングする。その後、レジストパターン２０は剥離液、アッシングなどで除去する。
【００２５】
図１Ｃに示すように、窒化シリコン膜１８のハードマスクをエッチングマスクとして、シリコン基板１０に深さ４００ｎｍ程度のトレンチ２２をエッチングする。例えば、ＨＢｒ、Ｃｌ２，Ｏ２，Ｎ２等を使ったＲＩＥにてエッチングする。
【００２６】
図１Ｄに示すように、必要に応じてトレンチ２２表面を熱酸化し、トレンチ２２を埋め込むように高密度プラズマ促進ＣＶＤ（ＨＤ−ＰＥＣＶＤ）により厚さ６００ｎｍ程度の酸化シリコン膜２４を堆積する。トレンチ２２は酸化シリコン膜で埋め込まれ、シャロートレンチアイソレーション（ＳＴＩ）２４ｘを形成する。その後、窒化シリコン膜１８をストッパとして、ＣＭＰを行ない、窒化シリコン膜１８上の酸化シリコン膜２４は除去する。
【００２７】
図１Ｅに示すように、窒化シリコン膜１８、酸化シリコン膜１６を除去する。例えば、窒化シリコン膜１８は熱燐酸でウエットエッチし、酸化シリコン膜１６は希弗酸でウエットエッチする。ｐ型ウェル１２、ｎ型ウェル１４が露出する。酸化シリコン膜の除去工程は、その後も繰り返し行われる。なお、ＳＴＩ表面とシリコン基板表面は凹凸を形成するが、図示の簡略化のため平坦面の如く示す。この段階で、チャネルドーズのイオン注入を行なう。例えば、ｐ型ウェル１２に対してＢ＋イオンを加速エネルギ１５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入し、ｎ型ウェル１４にＡｓ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。なお、図１Ａに示したウェル形成用イオン注入を、図１Ｅの状態で行ってもよい。
【００２８】
図１Ｆに示すように、酸素、オゾン、酸化窒化ガスなどの酸化性雰囲気中の熱酸化により、ｎ型ウェル１４、ｐ型ウェル１２表面に、厚さ０．５ｎｍ〜１．０ｎｍの酸化シリコン膜３２を形成する。例えば、０．７ｎｍ程度の酸化シリコン膜３２を形成する。
【００２９】
なお、酸化シリコン膜３２を、Ｎ２プラズマ処理し、７５０℃〜１１００℃のアニールを行なって、窒化処理してもよい。酸化シリコンを窒化処理してＳｉＯＮ化した場合も含めて、酸化シリコンと呼ぶ。
【００３０】
酸化シリコン膜３２上に、第１の高誘電率絶縁膜３４と第１の高誘電率絶縁膜に対する拡散源として機能する第１のキャップ誘電体膜３６を積層する。例えば、厚さ０．５ｎｍ〜１．５ｎｍ、例として厚さ１．０ｎｍ程度の、酸化ハフニウム（ＨｆＯ）膜３４、その上に厚さ０．３ｎｍ〜１．０ｎｍ、例として厚さ０．５ｎｍ程度の、酸化アルミニウム（ＡｌＯ）膜３６を、熱ＣＶＤ，原子層堆積（ＡＬＤ），物理気相堆積（ＰＶＤ）等により堆積する。例えば、ＨｆＯ膜は、ＨｆＣｌ４を原料ソースとして、Ｈ２Ｏ，Ｄ２Ｏ（重水）、Ｏ３，Ｏ２などの酸化剤を用いて１００℃〜４００℃の堆積温度でＡＬＤ法にて成膜する。また。ＨｆＯにＳｉを添加したＨｆＳｉＯ，ＨｆＳｉＯＮ等の場合、ハフニウム原料には、ＴＤＭＡＨｆ（テトラキスジメチルアミノハフニウム）、ＴＤＥＡＨｆ（テトラキスジエチルアミノハフニウム）、ＴＥＭＡＨｆ（テトラエチルメチルアミノハフニウム）、Ｈｆ（ｔ−ＯＣ４Ｈ９）４（テトラ−ｔ−ブトキシハフニウム）等が、シリコン原料には、ＳｉＨ４（モノシラン）、Ｓｉ２Ｈ６（ジシラン）、Ｓｉ（ＮＥｔＭｅ）４（テトラキスエチルメチルアミノシラン）、Ｓｉ（ＮＭｅ２）４（テトラキスジメチルアミノシラン）、ＳｉＨ（ＮＭｅ２）３（トリスジメチルアミノシラン）、ＳｉＯＨ（ｔ−ＢｕＯ）３（トリブトキシシラノール）、ＴＥＯＳ（テトラエトキシシラン）、ＤＭＳ（ジメチルシラン）等を前述の酸化剤と共に用い、ＣＶＤ法（堆積温度３００℃〜７００℃）またはＡＬＤ法（堆積温度１００℃〜４００℃）にて成膜する。
【００３１】
窒化は、窒化性ガス雰囲気中での熱処理や窒素を含むプラズマの照射によって行うことができる。窒化性ガス雰囲気中での熱処理によって窒化する場合は０．１Ｔｏｏｒ〜７６０Ｔｏｏｒ圧力になるように、流量調整された窒素を含む窒化性ガス(アンモニアガス、一酸化窒素ガス、一酸化二窒素ガス、二酸化窒素ガス等)の雰囲気中、５００℃〜１０００℃で、１秒間〜６００秒間の熱処理を行って窒化する。窒素を含むプラズマの照射によって窒化する場合は、窒素プラズマ、アンモニアプラズマ、一酸化窒素プラズマ等、窒素を含むプラズマを用い、例えば、電力５０Ｗ〜２０００Ｗ、ガス圧力１ｍＴｏｏｒ〜１Ｔｏｏｒ範囲内で選ぶ。両者とも、シリコン酸化膜／シリコン基板界面に窒素が拡散して界面の窒素濃度が大きく増加しないような条件を選択して窒化する。
【００３２】
ＡｌＯ膜は例えば ＰＶＤ法にてＡｌターゲット或いはＡｌＯターゲットを基板温度−３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ、ＤＣパワー０Ｗ〜５００００Ｗ，Ａｒガスでスパッタすることによって得られる。尚、Ａｌターゲットを用いた場合、堆積されるのはＡｌ膜であるが、自然酸化或いは、酸素を含むガス雰囲気に晒すことによってもＡｌＯ膜が得られる。また、ＡＬＤ法にて、例えばＴＭＡ（trimethylaluminium）などを原料ソースとしてＨ２Ｏ、Ｄ２Ｏ(重水)、Ｏ３，Ｏ２等の酸化剤を用いて１００℃〜４００℃の堆積温度で、ＡＬＤ法にて成膜しても良い。
【００３３】
ＨｆＯ膜は、ＰＭＯＳトランジスタの閾値制御可能範囲で、Ｚｒ，Ｔｉ，Ａｌ，Ｓｉ，Ｔａ，Ｌａ，Ｙ，Ｍｇからなる群から選択した１つ以上の元素が添加されていてもよい。ここでＨｆＯ中に予めＡｌを添加するのは、ＨｆＯ全体を安定化させる効果が期待できるからである。一方、このＡｌ添加ＨｆＯはＮＭＯＳ側も残るので、ＰＭＯＳに十分なＡｌを添加することは難しい。従って、ＡｌＯをＨｆＯ上に成膜し、ＮＭＯＳ側のＡｌＯを除去する作業が必要である。
【００３４】
全体として膜厚２．２ｎｍのゲート絶縁膜が形成されるが、ゲートリーク電流を抑制するには不十分な厚さである。ＡｌＯ膜３６は、ＨｆＯ膜３４中にＡｌを拡散させ、ＰＭＯＳトランジスタの閾値を調整する層であり、ＮＭＯＳトランジスタには不要の層である。なお、ＡｌＯ膜の代わりに、ＴｉＯ膜、ＴａＯ膜を用いることもできる。
【００３５】
図１Ｇに示すように、ＡｌＯ膜３６の上にレジスト膜を塗布し、露光、現像によりパターニングして、ＰＭＯＳトランジスタを覆い、ＮＭＯＳトランジスタを開口するレジストパターン３８を形成する。レジストパターン３８をエッチングマスクとして、ＮＭＯＳトランジスタ領域であるｐ型ウェル１２上の少なくともＡｌＯ膜３６をエッチング除去する。図１Ｇは、ＡｌＯ膜３６、ＨｆＯ膜３４、酸化シリコン膜３２をすべて除去した状態を示す。ＡｌＯ膜３６のみでなく、ＨｆＯ膜３４、ＳｉＯ膜３２もエッチングする場合は、希フッ酸処理をすればよい。その後、レジストパターン３８は除去する。
【００３６】
図１Ｊは、ＡｌＯ膜のみを除去する場合を示す。ＡｌＯ膜下のＨｆＯ膜は、ＨｆＯ２膜なら６００℃以上の熱処理を加えると、希フッ酸に溶けなくなる場合がある。図１Ｊの様に、ＡｌＯ膜３６のみを除去して、ＨｆＯ膜３４は残すことができる。また、希フッ酸の代わりに、例えば、希釈したＴＭＡＨ（tetramethylammonium hydrooxide)液を用いてエッチングすれば、同じく、図１Ｊの様にＨｆＯ膜を残すことができる。その他、アルカリ液や酸液処理の温度と濃度と時間について選択された各膜種毎に最適化したウエットエッチングをすればよい。その後、レジストパターン３８は除去する。
【００３７】
図１Ｈに示すように、例えば、７５０℃〜１１００℃、５秒間程度の高温アニールを行なう。このアニールにより、ＡｌＯ膜３６からＨｆＯ膜３４にＡｌを拡散させる。ＡｌＯ膜３６からＡｌを拡散させるには、比較的高温のアニールが必要である。例えば、Ｎ２雰囲気中で、１０５０℃、５秒間のアニールを行う。ＡｌＯ膜３６からＡｌが熱拡散し、ＨｆＯ膜３４とＳｉＯ膜３２との界面まで拡散すると考えられる。ｎ型ウェル１４（チャネル領域）までは拡散しないようにするのが好ましい。高温アニールにより、ＨｆＯ膜３４とＡｌＯ膜３６が融合し、Ａｌを拡散したＨｆＯ（ＨｆＯ：Ａｌ）膜３５を形成する。なお、積層のエッチングにおいてハードマスクを用いてもよい。
【００３８】
図１Ｉに示すように、ＡｌＯ膜３６の上にハードマスク層３７を形成した後、レジストマスク３８を形成してもよい。ハードマスク層３７は、例えばＴｉ等の金属層、ＴｉＮ等の金属窒化物層、酸化シリコン、窒化シリコン等の誘電体層などで形成することができ、例えば、ＡｌＯ膜３６の上にＴｉＮ膜を形成し、その上にＳｉＮ膜を４５０℃程度で成膜して、２層構造のハードマスク層３７を形成する。レジストマスク３８をエッチングマスクとして、ハードマスク層３７のＳｉＮ膜をドライエッチング又はフッ素エッチングで除去し、レジストマスク３８を除去する。次にＰＭＯＳ領域のハードマスクＳｉＮ膜をマスクにＮＭＯＳ領域のＴｉＮ膜を例えば、Ｈ２Ｏ２によってウエットエッチングする。続いて、ＮＭＯＳ領域に現れたＡ1Ｏ膜をフッ酸エッチングで除去する。この時、ＰＭＯＳ領域では上からＳｉＮ膜、ＴｉＮ膜がマスクを構成している。ＳｉＮ膜はこのフッ酸処理にて除去され、ＴｉＮ膜が残る。
【００３９】
ＮＭＯＳ領域では、ＡｌＯ膜はフッ酸で除去され、下のＨｆＯ膜とシリコン酸化膜も同時に除去され得るが、ＨｆＯ膜は６００℃以上の熱処理で、フッ酸には溶けなくなる場合がある。この熱処理の有無で図１ＪのようにＨｆＯ膜を残すかどうかを決めることができる。そして、ＰＭＯＳ領域に残ったＴｉＮ膜を例えば、Ｈ２Ｏ２液によってウエットエッチングする。
【００４０】
図１Ｉ，１Ｊの変形例の場合も、レジストマスク３８を除去し、ＡｌＯ膜３６表面を露出した状態で、図１Ｈに示したアニールを行う。
【００４１】
図１Ｋに示すように、ＮＭＯＳトランジスタ領域上のゲート絶縁膜を除去した場合、図１Ｈの工程の後、ｐ型ウェル１２表面上に、厚さ０．５ｎｍ〜１．０ｎｍ、例えば厚さ０．７ｎｍ、の熱酸化膜４２を形成する。酸化シリコン膜４２を覆って、基板上方に、第２の高誘電率絶縁膜４４、第２の誘電体膜４４に対する拡散源として機能する第２のキャップ誘電体膜４６を積層する。例えば、厚さ０．５ｎｍ〜２．０ｎｍ、例として厚さ１．５ｎｍ、のＨｆＯ膜４４、厚さ０．３ｎｍ〜１．０ｎｍ、例として厚さ０．６ｎｍのＬａＯ膜４６を熱ＣＶＤ、ＡＬＤ，ＰＶＤ等で堆積する。ＬａＯ膜の代わりに、他の希土類元素の酸化物膜やＹＯ，ＭｇＯ等を用いてもよい。
ＬａＯ膜は、例えばＰＶＤ法にてＬａターゲット或いはＬａＯターゲット、基板温度-３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ、ＤＣパワー０Ｗ〜５００００Ｗ、Ａｒガスでスパッタすることによって得られる。なお、Ｌａターゲットを用いた場合、堆積されるのはＬａ膜であるが、自然酸化或いは、酸素を含むガス雰囲気中に晒すことによってもＬａＯ膜が得られる。又、ＡＬＤ法にて、例えばＬａ（ｔｈｄ）3（ｔｈｄ＝2、2、6、6tetramethyl-3，5-heotanedionato=Ｃ11Ｈ19Ｏ２）等を原料ソースとして、Ｈ２Ｏ,Ｄ２Ｏ(重水)、Ｏ３,Ｏ２等の酸化剤を用いて１００℃〜４００℃の堆積温度で、成膜してもよい。
【００４２】
ＬａＯ膜４６は、ＨｆＯ膜４４中にＬａを拡散させ、ＮＭＯＳトランジスタの閾値を調整するための層であり、ＰＭＯＳトランジスタには不要の層である。ＬａＯ膜４６上に、ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を開口するレジストパターン４８を形成し、開口に露出したＬａＯ膜４６をエッチング除去する。例えば、酸液、即ち希釈したＨＮＯ3又はＨＣｌなどでウエットエッチングすればよい。その後、レッジストパターン４８は除去する。
【００４３】
ＰＭＯＳトランジスタ領域では、ＳｉＯ膜３２、ＨｆＯ膜３５、ＨｆＯ膜４４全体により、十分な膜厚のゲート絶縁膜が形成される。上述の例の場合、ＰＭＯＳトランジスタのゲート絶縁膜の膜厚は、計３．７ｎｍとなる。ＮＭＯＳトランジスタ領域のゲート絶縁膜の膜厚は、計２．８ｎｍとなる。
【００４４】
図１Ｊに示した変形例において、ｐ型ウェル１２上の酸化シリコン膜３２、ＨｆＯ膜３４を残した場合は、酸化シリコン膜４２は形成しない。ＨｆＯ膜３４の上に、ＨｆＯ膜４４、ＬａＯ膜４６を成膜する。ＬａＯ膜のエッチングにハードマスクを用いることもできる．
図１Ｌに示すように、ＬａＯ膜４６の上にハードマスク層４７を形成した後、レジストパターン４８を形成してもよい。レジストパターン４８をエッチングマスクとしてハードマスク層４７をエッチングし、レジストパターン４８を除去する。続いて、ハードマスク層４７をエッチングマスクとしてＬａＯ膜４６をエッチングする。その後、ハードマスク層４７は除去する。
【００４５】
図１Ｍに示すように、ｐ型ウェル１２上方に選択的にＬａＯ膜４６を残した状態で、５００℃〜１０００℃程度のラピッドサーマルアニール（ＲＴＡ）を５秒間程度行なう。例えば、Ｎ２雰囲気中で、８５０℃、５秒間のアニールを行う。ＬａＯ膜４６中のＬａがＨｆＯ膜４４とＳｉＯ膜４２の界面まで拡散すると考えられる。但し、このアニールは温度を抑え、過度に行なわないことが望ましい。Ｌａが過度に拡散すると閾値が大きく変動してしまうこと、ＬａＯ膜とＨｆＯ膜とが融合すると、その後のエッチングで除去しにくくなることが、判明している。
【００４６】
ＰＭＯＳトランジスタ領域でＡｌＯ膜３６からＨｆＯ膜３４にＡｌ拡散の為のアニールを行なった後、ＮＭＯＳトランジスタ領域でＨｆＯ膜４４上にＬａＯ膜４６を形成し、Ｌａ拡散の為のアニールを行なうことにより、Ｌａ拡散の為のアニール条件を抑制しつつ、Ａｌ拡散の為のアニール条件は十分強い条件に設定することができる。後に行なう他のアニール工程によって、同様のＬａ拡散が得られる場合は、他のアニールに置換することもできる。
【００４７】
図１Ｎに示すように、ＬａＯ膜４６、露出したＨｆＯ膜４４の上に、メタルゲート電極となる、厚さ１０ｎｍ程度のＴｉＮ膜５２をスパッタリングで成膜する。例えば、ＴｉＮターゲットを用い、基板温度−３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ，ＤＣパワー０Ｗ〜５００００Ｗ，Ｎ２または（Ａｒ＋Ｎ２）がス雰囲気のスパッタリングでＴｉＮ膜を成膜する。ＰＶＤ法は、ＲＦパワーとＤＣパワーの両方を印加できる。ＲＦパワー＋ＤＣパワーが実効的な印加電力となる。一方の電力が０の場合は、他方の電力は０ではない。ＡＬＤ，ＣＶＤで成膜することもできる。ＴｉＮは、ＰＭＯＳトランジスタに適した、Ｎリッチの（poison）ＴｉＮとする。なお、このゲート電極構成は、１つの例であり、制限的なものではない。メタルゲート電極として、Ｔｉ，Ｈｆ，Ａｌ，Ｗ，Ｉｒ，Ｍｏ，Ｒｕ，Ｐｔ，Ｎｉ、ＴｉＴａ，ＲｕＴａ，ＷＮ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＳｉＮ，ＴａＮ，ＴｉＮ，ＺｒＮ，ＨｆＮ，ＴｉＳｉ，ＮｉＳｉ，ＷＳｉ，ＣｏＳｉ，ＭｏＳｉ，ＩｒＯ，ＲｕＯ，ＰｔＲａ，ＴａＣＮ，ＭｏＮ，のいずれかの単層、またはこれらの組み合わせの積層を用いることができる。
【００４８】
ＴｉＮ膜５２の上に、厚さ１０ｎｍ〜１００ｎｍ程度のポリシリコン膜５４、例えば厚さ５ｎｍ〜２０ｎｍ程度の窒化シリコン膜からなるハードマスク層５６をＣＶＤ，ＰＶＤ等によって堆積する。
【００４９】
図１Ｏに示すように、ポリシリコン膜５４に代え、厚さ５０ｎｍ程度のＷ膜５５を形成してもよい。
【００５０】
図１Ｐに示すように、ハードマスク層５６の上にゲート電極形状のレジストパターン５８を形成する。レジストパターン５８をエッチングマスクとしてハードマスク層５６をエッチングする。パターニングされたハードマスク層５６をエッチングマスクとしてゲート電極をパターニングする。その後、レジストパターン５８が残っている場合はレジストパターン５８を除去し、ハードマスク層５６を除去する。また、レジストパターン５８をマスクとして、ハードマスク層５６とポリシリコン膜５４とメタル膜５２をエッチングし、絶縁膜４４，４６が露出したところで、レジストパターン５８を除去する。次に、ハードマスク層５６をマスクとして、絶縁膜４６、４４，４２，４４，３５，３２を除去し、さらにハードマスク層５６が残っている場合は除去する方法でもよい。
【００５１】
ＰＭＯＳトランジスタの絶縁ゲート電極は、上方からポリシリコン膜５４、ＴｉＮ膜５２、ＨｆＯ膜４４、Ａｌを拡散したＨｆＯ膜３５、酸化シリコン膜３２の積層で構成される。ゲート絶縁膜は、ＨｆＯ膜４４、Ａｌを拡散したＨｆＯ膜３５、酸化シリコン膜３２の積層で構成され、第１のＨｆＯ膜３５と第２のＨｆＯ膜４４が積層された構成を有する。第１のＨｆＯ膜３５を薄くすることにより、ＨｆＯ／ＳｉＯ界面までのＡｌ拡散を容易にできる。さらに、薄いＨｆＯ膜は結晶化しにくく、グレインバウンダリを介するリーク電流の抑制にも有効であろう。第１のＨｆＯ膜３５に第２のＨｆＯ膜４４を積層することにより、全体としての高誘電率絶縁膜厚を十分な厚さとし、ゲートリーク電流を抑制することができる。
【００５２】
ＮＭＯＳトランジスタのゲート電極は、上方からポリシリコン膜５４、ＴｉＮ膜５２、ＬａＯ膜４６、Ｌａを拡散したＨｆＯ膜４４、酸化シリコン膜４２の積層で構成される。ゲート絶縁膜は、ＬａＯ膜４６、Ｌａを拡散したＨｆＯ膜４４、酸化シリコン膜４２の積層で構成され、ＬａＯ膜４６、ＨｆＯ膜４４は、Ａｌ拡散の為の高温アニールの影響を抑制することができる。
【００５３】
図１Ｑに示すように、レジストパターンでＰＭＯＳ領域とＮＭＯＳ領域を選択的に覆い、ＮＭＯＳ領域にはｎ型不純物をイオン注入してｎ型エクステンション領域６１を形成し、ＰＭＯＳ領域にはｐ型不純物をイオン注入してｐ型エクステンション領域６２を形成する。例えば、ＮＭＯＳ領域には、Ａｓ＋イオンを、加速エネルギ１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＰＭＯＳ領域には、Ｂ＋イオンを、加速エネルギ０．５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
【００５４】
図１Ｒに示すように、シリコン基板上に酸化シリコン膜（又は窒化シリコン膜）の誘電体膜を厚さ１００ｎｍ程度ＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行なうことで平坦部上の誘電体膜を除去し、ゲート電極側壁上にサイドウォールスペーサ６３を形成する。
【００５５】
図１Ｓに示すように、レジストパターンでＰＭＯＳ領域とＮＭＯＳ領域を選択的に覆い、ＮＭＯＳ領域にはｎ型不純物をイオン注入してｎ型低抵抗領域６４を形成し、ＰＭＯＳ領域にはｐ型不純物をイオン注入してｐ型低抵抗領域６５を形成する。例えば、ＮＭＯＳ領域には、Ｐ＋イオンを、加速エネルギ８ｋｅＶ、ドーズ量１×１０１６ｃｍ−２でイオン注入し、ＰＭＯＳ領域には、Ｂ＋イオンを、加速エネルギ５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入する。エクステンション領域と低抵抗領域とが併せてソース／ドレイン領域を構成する。イオン注入した不純物の活性化を、例えば１０２５℃、最高温度保持時間０秒間〜３秒間のＲＴＡ、又は９００℃のミリ秒アニールを先行して行い、その後１０２５℃、最高温度保持時間０秒間〜３秒間のＲＴＡを行なう２段階アニールにより行なう。
【００５６】
図１Ｔに示すように、シリコン基板上に例えば厚さ２０ｎｍ程度のＮｉ合金層をスパッタリングし、例えば２７０℃で３０秒間アニールすることによりシリサイド反応を生じさせ、シリコン表面に（ダイ）シリサイド層を形成し、未反応Ｎｉ合金層を硫酸過水等でウォッシュアウトして除去する。さらに、例えば４００℃、３０秒間のアニールを行い、低抵抗なＮｉモノシリサイドのシリサイド層６６を形成する。
【００５７】
シリサイド層６６を形成した後、シリコン基板上に、エッチストッパ兼ストレス膜として機能する厚さ５０ｎｍ程度のＳｉＮ膜６７を４００℃のＣＶＤで成膜する。例えば、テンサイルストレスのＳｉＮ膜を成膜し、ＮＭＯＳ領域を覆うレジストパターンを用いてＰＭＯＳ領域上のＳｉＮ膜はドライエッチして除去し、レジストパターンを除去する。ＮＭＯＳトランジスタ上にテンサイルストレスのＳｉＮ膜が残リ、電子の移動度が向上する。次にコンプレッシブストレスのＳｉＮ膜を成膜し、ＰＭＯＳ領域を覆うレジストパターンを用いてＮＭＯＳ領域上のＳｉＮ膜はドライエッチして除去し、レジストパターンを除去する。ＰＭＯＳトランジスタ上にコンプレッシブストレスのＳｉＮ層が残り、正孔の移動度が向上する。これらストレスＳｉＮ膜の成膜方法は、公知の方法を利用できる。
【００５８】
ＳｉＮ膜６７の上に、ホスホシリケートガラス（ＰＳＧ）等の酸化シリコン膜６８を例えば厚さ６００ｎｍ程度４００℃のＰＥ−ＣＶＤで成膜する。酸化シリコン膜６８の表面をＣＭＰにより平坦化する。
【００５９】
酸化シリコン膜６８、ＳｉＮ膜６７を貫通するコンタクト孔をエッチングし、例えば厚さ１０ｎｍ程度のＴｉ膜と厚さ１０ｎｍ程度のＴｉＮ膜をスパッタリングした後、厚さ３００ｎｍ程度のＷ膜をＣＶＤで成膜し、コンタクト孔を埋め込む。酸化シリコン膜６８上の不要金属膜をＣＭＰで除去し、Ｗプラグ６９を形成する。
【００６０】
図１Ｕに示すように、酸化シリコン膜６８、Ｗプラグ６９を覆って、例えば酸化シリコン膜、低誘電率絶縁膜等の下部層間絶縁膜７１を形成し、配線用トレンチをエッチングする。ＴｉＮ，ＴａＮ，Ｔａ等の導電性銅拡散バリア（バリアメタル）膜、銅シード層をスパッタリングで成膜し、銅層をメッキしてトレンチを埋め込む。下部層間絶縁膜７１上の不要金属層をＣＭＰで除去し、トレンチに埋め込まれ、Ｗプラグに接続された、シングルダマシンの下部銅配線７２を形成する。下部銅配線７２を覆って、下部層間絶縁膜７１上に、ＳｉＮ，ＳｉＣ等の絶縁性銅拡散防止膜７４、ポーラスシリカ低誘電率絶縁体等の絶縁膜７５を積層し、層間絶縁膜を形成する。層間絶縁膜に、配線形状のトレンチ、下部銅配線を露出するビア孔をエッチングする。導電性銅拡散バリア膜、銅シード層をスパッタリングで成膜し、銅層をメッキしてトレンチおよびビア孔を埋め込む。層間絶縁膜上の不要金属層をＣＭＰで除去し、デュアルダマシンの銅配線７６を形成する。層間絶縁膜形成、銅配線形成の工程を所望回数繰り返し、多層配線を形成する。必要に応じ最上層にＡｌパッドを形成する。配線作製工程は、公知のプロセスを利用できる。
【００６１】
図２Ａ〜２Ｄは、高誘電率絶縁膜上のキャップ層に対するアニールの観点から、上述の実施例による半導体装置の製造方法の要部を、抽出して示す断面図である。
【００６２】
図２Ａに示すように、シリコン基板に第１導電型の第1のウェルＷ１，第２導電型の第２のウェルＷ２を形成し、ウェル表面上に第１の酸化シリコン膜ＯＸ１を形成し、その上に、第１の高誘電率絶縁膜ＨＫ１、その上に第１のキャップ誘電体膜ＣＰ１を形成する。ここで、第１の高誘電率絶縁膜の厚さを、必要な高誘電率絶縁膜の厚さより薄く設定する。第２のウェル上方の第１のキャップ層を除去し、さらに第１の高誘電率絶縁膜、第１の酸化シリコン膜も除去する。なお、第１の高誘電率絶縁膜、第１の酸化シリコン膜は残すことも可能である。
【００６３】
図２Ｂに示すように、キャップ誘電体膜ＣＰ１からその構成元素の少なくとも１つを第１の高誘電率絶縁膜ＨＫ１中に拡散させる第１のアニールを行なう。第１のアニールは、第１のキャップ誘電体膜ＣＰ１から、その構成元素の少なくとも１つが、第１の高誘電率絶縁膜ＨＫ１と酸化シリコン膜ＯＸ１の界面まで拡散するように行なう。十分高温で、充分な時間長行い、第１の高誘電率絶縁膜ＨＫ１とキャップ誘電体膜ＣＰ１とが融合して、界面を消滅し、単一の修正高誘電率絶縁膜ＭＨＤ１を形成する。
【００６４】
図２Ｃに示すように、第２導電型ウェルＷ２表面上に第２の酸化シリコン膜を形成し、その上に第２の高誘電率絶縁膜ＨＫ２、第２のキャップ誘電体膜をＣＰ２を形成すると共に、第１導電型ウェル上方の修正高誘電率絶縁膜ＭＨＤ１の上にも、第２の高誘電率絶縁膜ＨＫ２を成膜する。第２のキャップ誘電体膜ＣＰ２は第１導電型ウェルＷ１上方からは除去する。
【００６５】
図２Ｄに示すように、第２キャップ誘電体膜ＣＰ２からその構成元素の少なくとも１つを第２の高誘電率絶縁膜ＨＫ２中に拡散させる第２のアニールを行なう。第２のアニールの条件は、第１のアニールより低温で、過度の拡散などを生じないように設定する。
【００６６】
第１のウェルＷ１上のゲート絶縁膜は、第１の酸化シリコン膜ＯＸ１，修正高誘電率絶縁膜ＭＨＤ１、第２の高誘電率絶縁膜ＨＫ２の積層で構成される。第２のウェルＷ２上のゲート絶縁膜は、第２の酸化シリコン膜ＯＸ２，第２の高誘電率絶縁膜ＨＫ２，第２のキャップ誘電体膜ＣＰ２の積層で構成される。
【００６７】
必要な高誘電率絶縁膜厚を２つに分割することにより、第１の高誘電率絶縁膜の膜厚は薄く抑制することができる。薄い高誘電率絶縁膜に対する拡散処理は、条件を緩和することができる。
【００６８】
図２Ａ〜２Ｄに示す製造方法によれば、第２導電型ウェルＷ２上の高誘電率絶縁膜は第２の高誘電率絶縁膜ＨＫ２のみであり、第１導電型ウェルＷ１上の高誘電率絶縁膜は、第１の高誘電率絶縁膜ＨＫ１と第２の高誘電率絶縁膜ＨＫ２の和である。一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さと較べて、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さが、第１の高誘電率絶縁膜分常に薄いことになる。この関係は、制限的なものではない。
【００６９】
図３は、一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さと、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さとの関係を広い範囲から選択可能にする変形例である。図１Ｇにおいて、第１のＨｆＯ膜３４とＡｌＯ膜３６をパターニングしてＰＭＯＳトランジスタ領域上に残し、図１ＨにおいてＡｌ拡散のアニールを行い、Ａｌを拡散したＨｆＯ膜３５を形成するまでは実施例同様である。
【００７０】
図３に示すように、ＨｆＯ膜３５形成後、第２のＨｆＯ膜４４、ＬａＯ膜４６を形成し、さらに第３のＨｆＯ膜４９を形成する。第３のＨｆＯ膜４９上に、ＮＭＯＳトランジスタ領域を覆うレジストパターン４８を形成し、第３のＨｆＯ膜４９、ＬａＯ膜４６をエッチング除去する。その後は、図１Ｍ以下の工程を行う。但し、ＬａＯ膜４６の上に、図３に示すように第３のＨｆＯ膜４９が形成された状態となる。
【００７１】
絶縁膜を窒化する場合、プラズマ窒化（窒素を膜中に供給）に続き、窒素雰囲気中でのアニールを行う。プラズマ窒化で絶縁膜に供給された窒素が、アニールにより絶縁膜中に固定化される。この絶縁膜の窒化は、拡散を制御するパラメータとなる。窒化が強いと元素の拡散が抑制される。拡散を抑制する点で、アニール温度を下げるのと同様の効果が得られる。別の観点からは、プラズマ窒化後のアニールを高温にできる。以下、第２の実施例を説明する。例えば、第１の高誘電率絶縁膜３４をＨｆＯ膜、第1のキャップ膜３６をＡｌＯ膜とし、第２の高誘電率絶縁膜４４をＨｆＳｉＯ膜、第２のキャップ膜４６をＬａＯ膜とする。
【００７２】
図４Ａに示すように、図１Ａ〜１Ｇ同様の工程を行い、シリコン基板上に酸化シリコン膜３２、ＨｆＯ膜３４、ＡｌＯ膜３６の絶縁積層を形成し、ＰＭＯＳ領域を覆うレジストパターン３８を形成し、ＮＭＯＳ領域上の絶縁積層を除去する。その後、レジストパターン３８は除去する。
【００７３】
図４Ｂに示すように、ＮＭＯＳ領域に熱酸化により酸化シリコン膜４２を形成した後、ＰＭＯＳ領域上の絶縁積層を覆って、シリコン基板上にＨｆＳｉＯ膜４４、ＬａＯ膜４６を堆積し、ＮＭＯＳ領域を覆うレジストパターン４８を形成し、ＰＭＯＳ領域のＬａＯ膜４６をエッチング、除去する。図１Ｋに対応する状態であるが、図１Ｈに示すアニール工程は行わない。図１Ｋにおいては、ＨｆＯ膜３４とＡｌＯ膜３６が融合してＡｌを含むＨｆＯ膜３５となっているが、図４ＢにおいてはＨｆＯ膜３４とＡｌＯ膜３６は積層した２層の膜である。その後、レジストパターン４８は除去する。
【００７４】
ＰＭＯＳ領域では、ＡｌＯ膜３６が、第１の高誘電率膜３４と第２の高誘電率膜４４で挟まれ、第２の高誘電率膜４４で覆われた状態となる。ＮＭＯＳ領域では、ＬａＯ膜４６は第２の高誘電率膜４４の上に形成され、上部空間に露出した状態となる。この状態でプラズマ窒化及びアニールを行う。
【００７５】
図４Ｃに示すように、絶縁積層表面のプラズマ窒化処理を行う。シリコン基板上方の空間に、例えば、窒素プラズマ、アンモニアプラズマ等、窒素を含むプラズマを形成する。例えば、電力５０Ｗ〜２０００Ｗ、ガス圧力１ｍＴｏｒｒ〜１Ｔｏｒｒの範囲内で選ぶ。この時、NMOS領域のＬａＯ膜４６は露出している為、窒素が膜中に取り込まれる。一方、ＰＭＯＳ領域のＡｌＯ膜３６はＨｆＳｉＯ膜４４でマスクされている為、窒素はＡｌＯ膜中にほとんど取り込まれない。
【００７６】
図４Ｄに示すように、アニールを行う。例えば、窒化性ガス雰囲気中での熱処理を行い、７５０℃〜１１００℃で、５秒間の熱処理を行って膜中の窒素を固定化する。例えば、１０５０℃で５秒間行なう。この際、ＮＭＯＳ領域ではＬａＯ膜中への窒素混入によってＬａの拡散が抑制されるが、ＰＭＯＳ領域では、ＡｌＯ膜３６、その下の第１の高誘電率膜であるＨｆＯ膜３４には、窒素がほとんど取り込まれていない。ＡｌＯ膜３６からＨｆＯ膜３４にＡｌを十分に拡散させることができる。上記実施例では、拡散用アニールを行うことなく、ＰＭＯＳ領域、ＮＭＯＳ領域の絶縁積層を形成した。
【００７７】
図４Ｅに示すように、図４Ａに示す工程の後、ＣＭＯＳの一方、例えばＰＭＯＳ領域上に絶縁積層を形成した状態で、第一のアニールを行なってＶｔｈを微調整してもよい。このアニールは、本アニール前の予備的アニールなので軽く行う。
【００７８】
なお、ハードマスクの利用等、第１の実施例の変形例を適宜、第２の実施例でも採用できることは自明であろう。
【００７９】
以上、実施例に沿って本発明を説明したが、これらは制限的なものではない。例えば、高誘電率絶縁膜、キャップ誘電体膜の材料は、実施例記載の材料に限定されない。厚さ、温度などのパラメータも制限的意味を有さない。種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００８０】
１０ シリコン基板、
１２ ｐ型ウェル、
１４ ｎ型ウェル、
１６ 酸化シリコン膜、
１８ 窒化シリコン膜、
２２ （素子分離用）トレンチ、
２４ 酸化シリコン膜、
２４ｘ ＳＴＩ，
３２ 酸化シリコン膜、
３４ 第１の酸化ハフニウム（ＨｆＯ）膜、
３５ ＨｆＯ：Ａｌ膜、
３６ 酸化アルミニウム（ＡｌＯ）膜、
３７ ハードマスク膜、
３８ レッジストパターン、
４２ 酸化シリコン膜、
４４ 第２の酸化ハフニウム（ＨｆＯ）膜、
４６ 酸化ランタン（ＬａＯ）膜、
４７ ハードマスク膜、
４８ レジストパターン、
４９ 第３の酸化ハフニウム（ＨｆＯ）膜。
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（相補型金属酸化物半導体、complementary metal-oxide-semiconductor）型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの基本的構成は、シリコン基板の上に酸化シリコンのゲート絶縁膜を形成し、その上にポリシリコンのゲート電極を形成して絶縁ゲート電極としてきた。ソース／ドレイン領域形成の為の不純物イオン注入をポリシリコンゲート電極に対しても行なうことにより、基本的な閾値調整が行なわれた。
【０００３】
半導体集積回路装置の高集積化、高速化のため、スケーリングローに従って、ＭＯＳトランジスタの縮小化が行われてきた。酸化シリコンのゲート絶縁膜の厚さが２ｎｍ以下となると、ゲート電極とシリコン基板との間に流れる直接トンネル電流が増大し、ゲートリーク電流が極めて大きくなってしまう。ゲート絶縁膜の材料を変更しても、ゲート絶縁膜の厚さがある程度以上薄くなると、直接トンネル電流が増大してしまう。
【０００４】
ゲートリーク電流の対策として、酸化シリコンの誘電率より高い誘電率を有する高誘電率絶縁体をゲート絶縁膜に用い、等価酸化シリコン膜厚（ＥＯＴ）を抑制しつつ、物理的ゲート絶縁膜厚を厚くする構成が採用されている。酸化シリコンの誘電率のｋ倍の誘電率を有する高誘電率絶縁体であれば、厚さをｋ倍にしてもＥＯＴは同じ値になリ、ゲート電極の制御性が保たれる。シリコン基板表面状態を良好に保つため、通常熱酸化した薄い酸化シリコン膜の上に高誘電率絶縁膜を堆積する。
【０００５】
高誘電率絶縁体としては、代表的には、Ｈｆを含む酸化物、例えばＨｆＯ，ＨｆＳｉＯ等，が用いられる。なお、酸化ハフニウムの化学量論的組成はＨｆＯ２であるが，組成は意図的にまたは製造プロセスにより変化させられ得るので、ＨｆＯと表記する。ＨｆＯにＳｉを添加したＨｆＳｉＯ、ＨｆＳｉＯＮなどを含めてＨｆＯと表記する。他の化合物においても同様の表記を用いる。例えば、酸化アルミニウム（化学量論的組成Ａｌ２Ｏ３）をＡｌＯ，酸化ランタン（化学量論的組成Ｌａ２Ｏ３）をＬａＯと表記する。
【０００６】
ポリシリコンのゲート電極は、不純物添加されてｎ型、またはｐ型の導電性を有し、逆バイアスのゲート電圧が印加される。たとえば、ＮＭＯＳトランジスタのゲート電極はｎ型ポリシリコンであり、正極性のオン電圧が印加される。ゲート電極のｎ型ポリシリコン、ゲート絶縁膜、シリコン基板のｐ型チャネル領域のダイオード構造において、逆バイアス電圧の印加により、ゲート電極のゲート絶縁膜との界面側に空乏層が生じる。空乏層はゲート絶縁膜同様に機能して、ゲート電極の容量を減少させ、ゲート電圧による制御性を低下させる。
【０００７】
また、ポリシリコンの抵抗率は十分低いとは言えず、縮小化によりゲート電極の断面積が縮小すると無視できない抵抗値となる。さらに、ポリシリコンのゲート電極には、通常不純物をイオン注入して導電性を付与するが、イオン注入した不純物がゲート絶縁膜を通過して、チャネル領域に侵入すると、トランジスタの特性を劣化させてしまう。
【０００８】
これらの現象を回避する対策として、ポリシリコンに代え、メタルでゲート電極を形成する構成が研究開発されている。メタルゲート電極は、空乏化を生じず、低抵抗であり、不純物注入を要しない。なお、メタルゲート電極の用語は、純金属のみならず、金属間合金、ＴｉＮ等の導電性金属窒化物、ＩｒＯ等の導電性金属酸化物、ＮｉＳｉ等のシリサイドを含む、電気抵抗が温度上昇と共に増大する金属的導電性を示す、導電材料で形成したゲート電極を指す。
【０００９】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタに対し、同一材料のゲート絶縁膜を形成し、その上に同一材料のメタルゲート電極を形成すると、ポリシリコンのゲート電極が有していた基本的閾値調整の機能が失われてしまう。閾値を調整するためにはメタルゲート電極の材料、ゲート絶縁膜の材料の少なくとも一方を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで変えることが必要になる。製造工程をなるべく簡単化するためには、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの製造工程をなるべく共通化することが好ましい。ゲート絶縁膜の高誘電率絶縁膜上に選択的に、ＮＭＯＳトランジスタに対してはＬａＯ等、ＰＭＯＳトランジスタに対してはＡｌＯ等のキャップ層を形成し、高誘電率絶縁膜中にＬａやＡｌを拡散することにより閾値を調整可能なことが知られている。
【００１０】
特表２００７−５３７５９５号は、第１ゲート誘電体と第２ゲート誘電体は組成を異ならせ、第１ゲート誘電体の上の第１ゲート電極と第２ゲート誘電体の上の第２ゲート電極は組成及び膜厚が同じである構成を提案し、例えばＮＭＯＳトランジスタのゲート誘電体は、酸化ハフニウムの上に酸化ランタンを積層し、ＰＭＯＳトランジスタのゲート誘電体は酸化ハフニウム単層、またはその上に酸化アルミニウムを積層し、ゲート誘電体の上にＴａＣ、またはＴａＳｉＮからなるゲート電極、ポリシリコン、Ｗからなる導電層を積層した構成を提案する。
【００１１】
Morooka et al.: Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, 2008, pp.24-25は、ＨｆＯ２膜上にＡｌ２Ｏ３キャップ層を形成する構成において、Ａｌ２Ｏ３キャップ層堆積前に低温アニールを行い、Ａｌ２Ｏ３キャップ層堆積後に１０５０℃等の高温アニールを行なうと、閾値変動を生じることなく、等価酸化シリコン膜厚の増加を抑制できることを報告している。
【００１２】
Hickmott: J. Appl. Phys. 51(8) 1980, pp. 4269-4281は、アニールにより金属−絶縁膜界面のダイポール層がバリア高、仕事関数等の調整に寄与すると説明している。
【００１３】
特開２００８−１６６７１３号は、高誘電率絶縁膜上に異なる材料のキャップ層を形成する際、選択的に犠牲膜を形成し、犠牲膜のない領域で高誘電率絶縁膜上に第１キャップ層を形成し、犠牲膜とその上の第１キャップ層を除去した後、露出した高誘電率絶縁膜上に第２キャップ層を形成することを提案する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特表２００７−５３７５９５号公報
【特許文献２】特開２００８−１６６７１３号公報
【非特許文献】
【００１５】
【非特許文献１】Morooka et al.: Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, 2008, pp.24-25
【非特許文献２】Hickmott: J. Appl. Phys. 51(8) 1980, pp. 4269-4281
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の１つの目的は、ＣＭＯＳトランジスタに対して、高誘電率絶縁膜とキャップ誘電体膜を積層してゲート絶縁膜を形成し、ゲート絶縁膜上にメタルゲート電極を形成する半導体装置の新規な製造方法を提供することである。
【００１７】
本発明の他の目的は、ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に選択できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、
第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、
前記第２導電型ウェルおよび第１導電型ウェル上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
前記第１の温度より低い第２の温度で、第２のアニールを行なって、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法
が提供される。
【発明の効果】
【００１９】
ＣＭＯＳトランジスタの一方のトランジスタにおいては、キャップ誘電体膜から高誘電率絶縁膜中へ拡散させ、他方のトランジスタにおいては、キャップ誘電体膜から高誘電率絶縁膜への拡散を抑制することができる。
【００２０】
好ましい１形態に於いては、一方のトランジスタの第１の高誘電率絶縁膜上に形成した第１のキャップ誘電体膜から第１の高誘電率絶縁膜へ拡散を生じさせるアニールの条件を、他方のトランジスタの第２の高誘電率絶縁膜上に形成した第２のキャップ誘電体膜から第２の高誘電率絶縁膜へ拡散を生じさせるアニールの条件とは独立に選択できる。
【図面の簡単な説明】
【００２１】
【図１−１】と、
【図１−２】と、
【図１−３】と、
【図１−４】と、
【図１−５】と、
【図１−６】図１Ａ〜１Ｕは、第1の実施例および変形例による半導体装置の製造方法の主要工程を示す断面図である。
【図２】図２Ａ〜２Ｄは、高誘電率絶縁膜上のキャップ層に対するアニールの観点から、実施例による半導体装置の製造方法の要部を、抽出して示す断面図である。
【図３】図３は、一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さに対する、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さの選択範囲を広げられる変形例を示す断面図である。
【図４−１】と、
【図４−２】図４Ａ〜４Ｅは、第2の実施例及び変形例による半導体装置の製造方法の主要工程を示す断面図である。
【発明を実施するための形態】
【００２２】
図１Ａ〜１Ｕは、本発明の実施例および変形例による半導体装置の製造方法の主要工程を示す断面図である。
【００２３】
図１Ａに示すように、面方位（１００）のシリコン基板１０に対して、レジストパターンをマスクとしたイオン注入により、ｐ型ウェル１２、およびｎ型ウェル１４を形成する。例えば、Ｂ＋イオンを加速エネルギ１２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入してｐ型ウェル１２を形成し、Ｐ＋イオンを加速エネルギ３００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入してｎ型ウェル１４を形成する。
【００２４】
図１Ｂに示すように、シリコン基板表面を熱酸化して酸化シリコン膜１６を形成し、酸化シリコン膜１６上に化学気相堆積（ＣＶＤ）により、例えば厚さ５０ｎｍの窒化シリコン膜１８を形成する。酸化シリコン膜１６は、シリコン基板１０表面を保護するバッファ酸化膜であり、窒化シリコン膜１８はトレンチエッチングにおけるハードマスク及び化学機械研磨（ＣＭＰ）におけるストッパとして機能する膜である。窒化シリコン膜１８上にレジスト膜を塗布し、素子分離領域上に開口を有するレジストパターン２０を形成する。レジストパターン２０をエッチングマスクとして、窒化シリコン膜１８をエッチングしてハードマスクを形成する。酸化シリコン膜１６もエッチングしてもよい。例えば、ＣＦ４，ＣＨＦ３，Ａｒ、Ｏ２等を使った反応性イオンエッチング（ＲＩＥ）にてエッチングする。その後、レジストパターン２０は剥離液、アッシングなどで除去する。
【００２５】
図１Ｃに示すように、窒化シリコン膜１８のハードマスクをエッチングマスクとして、シリコン基板１０に深さ４００ｎｍ程度のトレンチ２２をエッチングする。例えば、ＨＢｒ、Ｃｌ２，Ｏ２，Ｎ２等を使ったＲＩＥにてエッチングする。
【００２６】
図１Ｄに示すように、必要に応じてトレンチ２２表面を熱酸化し、トレンチ２２を埋め込むように高密度プラズマ促進ＣＶＤ（ＨＤ−ＰＥＣＶＤ）により厚さ６００ｎｍ程度の酸化シリコン膜２４を堆積する。トレンチ２２は酸化シリコン膜で埋め込まれ、シャロートレンチアイソレーション（ＳＴＩ）２４ｘを形成する。その後、窒化シリコン膜１８をストッパとして、ＣＭＰを行ない、窒化シリコン膜１８上の酸化シリコン膜２４は除去する。
【００２７】
図１Ｅに示すように、窒化シリコン膜１８、酸化シリコン膜１６を除去する。例えば、窒化シリコン膜１８は熱燐酸でウエットエッチし、酸化シリコン膜１６は希弗酸でウエットエッチする。ｐ型ウェル１２、ｎ型ウェル１４が露出する。酸化シリコン膜の除去工程は、その後も繰り返し行われる。なお、ＳＴＩ表面とシリコン基板表面は凹凸を形成するが、図示の簡略化のため平坦面の如く示す。この段階で、チャネルドーズのイオン注入を行なう。例えば、ｐ型ウェル１２に対してＢ＋イオンを加速エネルギ１５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入し、ｎ型ウェル１４にＡｓ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。なお、図１Ａに示したウェル形成用イオン注入を、図１Ｅの状態で行ってもよい。
【００２８】
図１Ｆに示すように、酸素、オゾン、酸化窒化ガスなどの酸化性雰囲気中の熱酸化により、ｎ型ウェル１４、ｐ型ウェル１２表面に、厚さ０．５ｎｍ〜１．０ｎｍの酸化シリコン膜３２を形成する。例えば、０．７ｎｍ程度の酸化シリコン膜３２を形成する。
【００２９】
なお、酸化シリコン膜３２を、Ｎ２プラズマ処理し、７５０℃〜１１００℃のアニールを行なって、窒化処理してもよい。酸化シリコンを窒化処理してＳｉＯＮ化した場合も含めて、酸化シリコンと呼ぶ。
【００３０】
酸化シリコン膜３２上に、第１の高誘電率絶縁膜３４と第１の高誘電率絶縁膜に対する拡散源として機能する第１のキャップ誘電体膜３６を積層する。例えば、厚さ０．５ｎｍ〜１．５ｎｍ、例として厚さ１．０ｎｍ程度の、酸化ハフニウム（ＨｆＯ）膜３４、その上に厚さ０．３ｎｍ〜１．０ｎｍ、例として厚さ０．５ｎｍ程度の、酸化アルミニウム（ＡｌＯ）膜３６を、熱ＣＶＤ，原子層堆積（ＡＬＤ），物理気相堆積（ＰＶＤ）等により堆積する。例えば、ＨｆＯ膜は、ＨｆＣｌ４を原料ソースとして、Ｈ２Ｏ，Ｄ２Ｏ（重水）、Ｏ３，Ｏ２などの酸化剤を用いて１００℃〜４００℃の堆積温度でＡＬＤ法にて成膜する。また。ＨｆＯにＳｉを添加したＨｆＳｉＯ，ＨｆＳｉＯＮ等の場合、ハフニウム原料には、ＴＤＭＡＨｆ（テトラキスジメチルアミノハフニウム）、ＴＤＥＡＨｆ（テトラキスジエチルアミノハフニウム）、ＴＥＭＡＨｆ（テトラエチルメチルアミノハフニウム）、Ｈｆ（ｔ−ＯＣ４Ｈ９）４（テトラ−ｔ−ブトキシハフニウム）等が、シリコン原料には、ＳｉＨ４（モノシラン）、Ｓｉ２Ｈ６（ジシラン）、Ｓｉ（ＮＥｔＭｅ）４（テトラキスエチルメチルアミノシラン）、Ｓｉ（ＮＭｅ２）４（テトラキスジメチルアミノシラン）、ＳｉＨ（ＮＭｅ２）３（トリスジメチルアミノシラン）、ＳｉＯＨ（ｔ−ＢｕＯ）３（トリブトキシシラノール）、ＴＥＯＳ（テトラエトキシシラン）、ＤＭＳ（ジメチルシラン）等を前述の酸化剤と共に用い、ＣＶＤ法（堆積温度３００℃〜７００℃）またはＡＬＤ法（堆積温度１００℃〜４００℃）にて成膜する。
【００３１】
窒化は、窒化性ガス雰囲気中での熱処理や窒素を含むプラズマの照射によって行うことができる。窒化性ガス雰囲気中での熱処理によって窒化する場合は０．１Ｔｏｏｒ〜７６０Ｔｏｏｒ圧力になるように、流量調整された窒素を含む窒化性ガス(アンモニアガス、一酸化窒素ガス、一酸化二窒素ガス、二酸化窒素ガス等)の雰囲気中、５００℃〜１０００℃で、１秒間〜６００秒間の熱処理を行って窒化する。窒素を含むプラズマの照射によって窒化する場合は、窒素プラズマ、アンモニアプラズマ、一酸化窒素プラズマ等、窒素を含むプラズマを用い、例えば、電力５０Ｗ〜２０００Ｗ、ガス圧力１ｍＴｏｏｒ〜１Ｔｏｏｒ範囲内で選ぶ。両者とも、シリコン酸化膜／シリコン基板界面に窒素が拡散して界面の窒素濃度が大きく増加しないような条件を選択して窒化する。
【００３２】
ＡｌＯ膜は例えば ＰＶＤ法にてＡｌターゲット或いはＡｌＯターゲットを基板温度−３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ、ＤＣパワー０Ｗ〜５００００Ｗ，Ａｒガスでスパッタすることによって得られる。尚、Ａｌターゲットを用いた場合、堆積されるのはＡｌ膜であるが、自然酸化或いは、酸素を含むガス雰囲気に晒すことによってもＡｌＯ膜が得られる。また、ＡＬＤ法にて、例えばＴＭＡ（trimethylaluminium）などを原料ソースとしてＨ２Ｏ、Ｄ２Ｏ(重水)、Ｏ３，Ｏ２等の酸化剤を用いて１００℃〜４００℃の堆積温度で、ＡＬＤ法にて成膜しても良い。
【００３３】
ＨｆＯ膜は、ＰＭＯＳトランジスタの閾値制御可能範囲で、Ｚｒ，Ｔｉ，Ａｌ，Ｓｉ，Ｔａ，Ｌａ，Ｙ，Ｍｇからなる群から選択した１つ以上の元素が添加されていてもよい。ここでＨｆＯ中に予めＡｌを添加するのは、ＨｆＯ全体を安定化させる効果が期待できるからである。一方、このＡｌ添加ＨｆＯはＮＭＯＳ側も残るので、ＰＭＯＳに十分なＡｌを添加することは難しい。従って、ＡｌＯをＨｆＯ上に成膜し、ＮＭＯＳ側のＡｌＯを除去する作業が必要である。
【００３４】
全体として膜厚２．２ｎｍのゲート絶縁膜が形成されるが、ゲートリーク電流を抑制するには不十分な厚さである。ＡｌＯ膜３６は、ＨｆＯ膜３４中にＡｌを拡散させ、ＰＭＯＳトランジスタの閾値を調整する層であり、ＮＭＯＳトランジスタには不要の層である。なお、ＡｌＯ膜の代わりに、ＴｉＯ膜、ＴａＯ膜を用いることもできる。
【００３５】
図１Ｇに示すように、ＡｌＯ膜３６の上にレジスト膜を塗布し、露光、現像によりパターニングして、ＰＭＯＳトランジスタを覆い、ＮＭＯＳトランジスタを開口するレジストパターン３８を形成する。レジストパターン３８をエッチングマスクとして、ＮＭＯＳトランジスタ領域であるｐ型ウェル１２上の少なくともＡｌＯ膜３６をエッチング除去する。図１Ｇは、ＡｌＯ膜３６、ＨｆＯ膜３４、酸化シリコン膜３２をすべて除去した状態を示す。ＡｌＯ膜３６のみでなく、ＨｆＯ膜３４、ＳｉＯ膜３２もエッチングする場合は、希フッ酸処理をすればよい。その後、レジストパターン３８は除去する。
【００３６】
図１Ｊは、ＡｌＯ膜のみを除去する場合を示す。ＡｌＯ膜下のＨｆＯ膜は、ＨｆＯ２膜なら６００℃以上の熱処理を加えると、希フッ酸に溶けなくなる場合がある。図１Ｊの様に、ＡｌＯ膜３６のみを除去して、ＨｆＯ膜３４は残すことができる。また、希フッ酸の代わりに、例えば、希釈したＴＭＡＨ（tetramethylammonium hydrooxide)液を用いてエッチングすれば、同じく、図１Ｊの様にＨｆＯ膜を残すことができる。その他、アルカリ液や酸液処理の温度と濃度と時間について選択された各膜種毎に最適化したウエットエッチングをすればよい。その後、レジストパターン３８は除去する。
【００３７】
図１Ｈに示すように、例えば、７５０℃〜１１００℃、５秒間程度の高温アニールを行なう。このアニールにより、ＡｌＯ膜３６からＨｆＯ膜３４にＡｌを拡散させる。ＡｌＯ膜３６からＡｌを拡散させるには、比較的高温のアニールが必要である。例えば、Ｎ２雰囲気中で、１０５０℃、５秒間のアニールを行う。ＡｌＯ膜３６からＡｌが熱拡散し、ＨｆＯ膜３４とＳｉＯ膜３２との界面まで拡散すると考えられる。ｎ型ウェル１４（チャネル領域）までは拡散しないようにするのが好ましい。高温アニールにより、ＨｆＯ膜３４とＡｌＯ膜３６が融合し、Ａｌを拡散したＨｆＯ（ＨｆＯ：Ａｌ）膜３５を形成する。なお、積層のエッチングにおいてハードマスクを用いてもよい。
【００３８】
図１Ｉに示すように、ＡｌＯ膜３６の上にハードマスク層３７を形成した後、レジストマスク３８を形成してもよい。ハードマスク層３７は、例えばＴｉ等の金属層、ＴｉＮ等の金属窒化物層、酸化シリコン、窒化シリコン等の誘電体層などで形成することができ、例えば、ＡｌＯ膜３６の上にＴｉＮ膜を形成し、その上にＳｉＮ膜を４５０℃程度で成膜して、２層構造のハードマスク層３７を形成する。レジストマスク３８をエッチングマスクとして、ハードマスク層３７のＳｉＮ膜をドライエッチング又はフッ素エッチングで除去し、レジストマスク３８を除去する。次にＰＭＯＳ領域のハードマスクＳｉＮ膜をマスクにＮＭＯＳ領域のＴｉＮ膜を例えば、Ｈ２Ｏ２によってウエットエッチングする。続いて、ＮＭＯＳ領域に現れたＡ1Ｏ膜をフッ酸エッチングで除去する。この時、ＰＭＯＳ領域では上からＳｉＮ膜、ＴｉＮ膜がマスクを構成している。ＳｉＮ膜はこのフッ酸処理にて除去され、ＴｉＮ膜が残る。
【００３９】
ＮＭＯＳ領域では、ＡｌＯ膜はフッ酸で除去され、下のＨｆＯ膜とシリコン酸化膜も同時に除去され得るが、ＨｆＯ膜は６００℃以上の熱処理で、フッ酸には溶けなくなる場合がある。この熱処理の有無で図１ＪのようにＨｆＯ膜を残すかどうかを決めることができる。そして、ＰＭＯＳ領域に残ったＴｉＮ膜を例えば、Ｈ２Ｏ２液によってウエットエッチングする。
【００４０】
図１Ｉ，１Ｊの変形例の場合も、レジストマスク３８を除去し、ＡｌＯ膜３６表面を露出した状態で、図１Ｈに示したアニールを行う。
【００４１】
図１Ｋに示すように、ＮＭＯＳトランジスタ領域上のゲート絶縁膜を除去した場合、図１Ｈの工程の後、ｐ型ウェル１２表面上に、厚さ０．５ｎｍ〜１．０ｎｍ、例えば厚さ０．７ｎｍ、の熱酸化膜４２を形成する。酸化シリコン膜４２を覆って、基板上方に、第２の高誘電率絶縁膜４４、第２の誘電体膜４４に対する拡散源として機能する第２のキャップ誘電体膜４６を積層する。例えば、厚さ０．５ｎｍ〜２．０ｎｍ、例として厚さ１．５ｎｍ、のＨｆＯ膜４４、厚さ０．３ｎｍ〜１．０ｎｍ、例として厚さ０．６ｎｍのＬａＯ膜４６を熱ＣＶＤ、ＡＬＤ，ＰＶＤ等で堆積する。ＬａＯ膜の代わりに、他の希土類元素の酸化物膜やＹＯ，ＭｇＯ等を用いてもよい。
ＬａＯ膜は、例えばＰＶＤ法にてＬａターゲット或いはＬａＯターゲット、基板温度-３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ、ＤＣパワー０Ｗ〜５００００Ｗ、Ａｒガスでスパッタすることによって得られる。なお、Ｌａターゲットを用いた場合、堆積されるのはＬａ膜であるが、自然酸化或いは、酸素を含むガス雰囲気中に晒すことによってもＬａＯ膜が得られる。又、ＡＬＤ法にて、例えばＬａ（ｔｈｄ）3（ｔｈｄ＝2、2、6、6tetramethyl-3，5-heotanedionato=Ｃ11Ｈ19Ｏ２）等を原料ソースとして、Ｈ２Ｏ,Ｄ２Ｏ(重水)、Ｏ３,Ｏ２等の酸化剤を用いて１００℃〜４００℃の堆積温度で、成膜してもよい。
【００４２】
ＬａＯ膜４６は、ＨｆＯ膜４４中にＬａを拡散させ、ＮＭＯＳトランジスタの閾値を調整するための層であり、ＰＭＯＳトランジスタには不要の層である。ＬａＯ膜４６上に、ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を開口するレジストパターン４８を形成し、開口に露出したＬａＯ膜４６をエッチング除去する。例えば、酸液、即ち希釈したＨＮＯ3又はＨＣｌなどでウエットエッチングすればよい。その後、レッジストパターン４８は除去する。
【００４３】
ＰＭＯＳトランジスタ領域では、ＳｉＯ膜３２、ＨｆＯ膜３５、ＨｆＯ膜４４全体により、十分な膜厚のゲート絶縁膜が形成される。上述の例の場合、ＰＭＯＳトランジスタのゲート絶縁膜の膜厚は、計３．７ｎｍとなる。ＮＭＯＳトランジスタ領域のゲート絶縁膜の膜厚は、計２．８ｎｍとなる。
【００４４】
図１Ｊに示した変形例において、ｐ型ウェル１２上の酸化シリコン膜３２、ＨｆＯ膜３４を残した場合は、酸化シリコン膜４２は形成しない。ＨｆＯ膜３４の上に、ＨｆＯ膜４４、ＬａＯ膜４６を成膜する。ＬａＯ膜のエッチングにハードマスクを用いることもできる．
図１Ｌに示すように、ＬａＯ膜４６の上にハードマスク層４７を形成した後、レジストパターン４８を形成してもよい。レジストパターン４８をエッチングマスクとしてハードマスク層４７をエッチングし、レジストパターン４８を除去する。続いて、ハードマスク層４７をエッチングマスクとしてＬａＯ膜４６をエッチングする。その後、ハードマスク層４７は除去する。
【００４５】
図１Ｍに示すように、ｐ型ウェル１２上方に選択的にＬａＯ膜４６を残した状態で、５００℃〜１０００℃程度のラピッドサーマルアニール（ＲＴＡ）を５秒間程度行なう。例えば、Ｎ２雰囲気中で、８５０℃、５秒間のアニールを行う。ＬａＯ膜４６中のＬａがＨｆＯ膜４４とＳｉＯ膜４２の界面まで拡散すると考えられる。但し、このアニールは温度を抑え、過度に行なわないことが望ましい。Ｌａが過度に拡散すると閾値が大きく変動してしまうこと、ＬａＯ膜とＨｆＯ膜とが融合すると、その後のエッチングで除去しにくくなることが、判明している。
【００４６】
ＰＭＯＳトランジスタ領域でＡｌＯ膜３６からＨｆＯ膜３４にＡｌ拡散の為のアニールを行なった後、ＮＭＯＳトランジスタ領域でＨｆＯ膜４４上にＬａＯ膜４６を形成し、Ｌａ拡散の為のアニールを行なうことにより、Ｌａ拡散の為のアニール条件を抑制しつつ、Ａｌ拡散の為のアニール条件は十分強い条件に設定することができる。後に行なう他のアニール工程によって、同様のＬａ拡散が得られる場合は、他のアニールに置換することもできる。
【００４７】
図１Ｎに示すように、ＬａＯ膜４６、露出したＨｆＯ膜４４の上に、メタルゲート電極となる、厚さ１０ｎｍ程度のＴｉＮ膜５２をスパッタリングで成膜する。例えば、ＴｉＮターゲットを用い、基板温度−３０℃〜４００℃、ＲＦパワー０Ｗ〜２０００Ｗ，ＤＣパワー０Ｗ〜５００００Ｗ，Ｎ２または（Ａｒ＋Ｎ２）がス雰囲気のスパッタリングでＴｉＮ膜を成膜する。ＰＶＤ法は、ＲＦパワーとＤＣパワーの両方を印加できる。ＲＦパワー＋ＤＣパワーが実効的な印加電力となる。一方の電力が０の場合は、他方の電力は０ではない。ＡＬＤ，ＣＶＤで成膜することもできる。ＴｉＮは、ＰＭＯＳトランジスタに適した、Ｎリッチの（poison）ＴｉＮとする。なお、このゲート電極構成は、１つの例であり、制限的なものではない。メタルゲート電極として、Ｔｉ，Ｈｆ，Ａｌ，Ｗ，Ｉｒ，Ｍｏ，Ｒｕ，Ｐｔ，Ｎｉ、ＴｉＴａ，ＲｕＴａ，ＷＮ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＳｉＮ，ＴａＮ，ＴｉＮ，ＺｒＮ，ＨｆＮ，ＴｉＳｉ，ＮｉＳｉ，ＷＳｉ，ＣｏＳｉ，ＭｏＳｉ，ＩｒＯ，ＲｕＯ，ＰｔＲａ，ＴａＣＮ，ＭｏＮ，のいずれかの単層、またはこれらの組み合わせの積層を用いることができる。
【００４８】
ＴｉＮ膜５２の上に、厚さ１０ｎｍ〜１００ｎｍ程度のポリシリコン膜５４、例えば厚さ５ｎｍ〜２０ｎｍ程度の窒化シリコン膜からなるハードマスク層５６をＣＶＤ，ＰＶＤ等によって堆積する。
【００４９】
図１Ｏに示すように、ポリシリコン膜５４に代え、厚さ５０ｎｍ程度のＷ膜５５を形成してもよい。
【００５０】
図１Ｐに示すように、ハードマスク層５６の上にゲート電極形状のレジストパターン５８を形成する。レジストパターン５８をエッチングマスクとしてハードマスク層５６をエッチングする。パターニングされたハードマスク層５６をエッチングマスクとしてゲート電極をパターニングする。その後、レジストパターン５８が残っている場合はレジストパターン５８を除去し、ハードマスク層５６を除去する。また、レジストパターン５８をマスクとして、ハードマスク層５６とポリシリコン膜５４とメタル膜５２をエッチングし、絶縁膜４４，４６が露出したところで、レジストパターン５８を除去する。次に、ハードマスク層５６をマスクとして、絶縁膜４６、４４，４２，４４，３５，３２を除去し、さらにハードマスク層５６が残っている場合は除去する方法でもよい。
【００５１】
ＰＭＯＳトランジスタの絶縁ゲート電極は、上方からポリシリコン膜５４、ＴｉＮ膜５２、ＨｆＯ膜４４、Ａｌを拡散したＨｆＯ膜３５、酸化シリコン膜３２の積層で構成される。ゲート絶縁膜は、ＨｆＯ膜４４、Ａｌを拡散したＨｆＯ膜３５、酸化シリコン膜３２の積層で構成され、第１のＨｆＯ膜３５と第２のＨｆＯ膜４４が積層された構成を有する。第１のＨｆＯ膜３５を薄くすることにより、ＨｆＯ／ＳｉＯ界面までのＡｌ拡散を容易にできる。さらに、薄いＨｆＯ膜は結晶化しにくく、グレインバウンダリを介するリーク電流の抑制にも有効であろう。第１のＨｆＯ膜３５に第２のＨｆＯ膜４４を積層することにより、全体としての高誘電率絶縁膜厚を十分な厚さとし、ゲートリーク電流を抑制することができる。
【００５２】
ＮＭＯＳトランジスタのゲート電極は、上方からポリシリコン膜５４、ＴｉＮ膜５２、ＬａＯ膜４６、Ｌａを拡散したＨｆＯ膜４４、酸化シリコン膜４２の積層で構成される。ゲート絶縁膜は、ＬａＯ膜４６、Ｌａを拡散したＨｆＯ膜４４、酸化シリコン膜４２の積層で構成され、ＬａＯ膜４６、ＨｆＯ膜４４は、Ａｌ拡散の為の高温アニールの影響を抑制することができる。
【００５３】
図１Ｑに示すように、レジストパターンでＰＭＯＳ領域とＮＭＯＳ領域を選択的に覆い、ＮＭＯＳ領域にはｎ型不純物をイオン注入してｎ型エクステンション領域６１を形成し、ＰＭＯＳ領域にはｐ型不純物をイオン注入してｐ型エクステンション領域６２を形成する。例えば、ＮＭＯＳ領域には、Ａｓ＋イオンを、加速エネルギ１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＰＭＯＳ領域には、Ｂ＋イオンを、加速エネルギ０．５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
【００５４】
図１Ｒに示すように、シリコン基板上に酸化シリコン膜（又は窒化シリコン膜）の誘電体膜を厚さ１００ｎｍ程度ＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行なうことで平坦部上の誘電体膜を除去し、ゲート電極側壁上にサイドウォールスペーサ６３を形成する。
【００５５】
図１Ｓに示すように、レジストパターンでＰＭＯＳ領域とＮＭＯＳ領域を選択的に覆い、ＮＭＯＳ領域にはｎ型不純物をイオン注入してｎ型低抵抗領域６４を形成し、ＰＭＯＳ領域にはｐ型不純物をイオン注入してｐ型低抵抗領域６５を形成する。例えば、ＮＭＯＳ領域には、Ｐ＋イオンを、加速エネルギ８ｋｅＶ、ドーズ量１×１０１６ｃｍ−２でイオン注入し、ＰＭＯＳ領域には、Ｂ＋イオンを、加速エネルギ５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入する。エクステンション領域と低抵抗領域とが併せてソース／ドレイン領域を構成する。イオン注入した不純物の活性化を、例えば１０２５℃、最高温度保持時間０秒間〜３秒間のＲＴＡ、又は９００℃のミリ秒アニールを先行して行い、その後１０２５℃、最高温度保持時間０秒間〜３秒間のＲＴＡを行なう２段階アニールにより行なう。
【００５６】
図１Ｔに示すように、シリコン基板上に例えば厚さ２０ｎｍ程度のＮｉ合金層をスパッタリングし、例えば２７０℃で３０秒間アニールすることによりシリサイド反応を生じさせ、シリコン表面に（ダイ）シリサイド層を形成し、未反応Ｎｉ合金層を硫酸過水等でウォッシュアウトして除去する。さらに、例えば４００℃、３０秒間のアニールを行い、低抵抗なＮｉモノシリサイドのシリサイド層６６を形成する。
【００５７】
シリサイド層６６を形成した後、シリコン基板上に、エッチストッパ兼ストレス膜として機能する厚さ５０ｎｍ程度のＳｉＮ膜６７を４００℃のＣＶＤで成膜する。例えば、テンサイルストレスのＳｉＮ膜を成膜し、ＮＭＯＳ領域を覆うレジストパターンを用いてＰＭＯＳ領域上のＳｉＮ膜はドライエッチして除去し、レジストパターンを除去する。ＮＭＯＳトランジスタ上にテンサイルストレスのＳｉＮ膜が残リ、電子の移動度が向上する。次にコンプレッシブストレスのＳｉＮ膜を成膜し、ＰＭＯＳ領域を覆うレジストパターンを用いてＮＭＯＳ領域上のＳｉＮ膜はドライエッチして除去し、レジストパターンを除去する。ＰＭＯＳトランジスタ上にコンプレッシブストレスのＳｉＮ層が残り、正孔の移動度が向上する。これらストレスＳｉＮ膜の成膜方法は、公知の方法を利用できる。
【００５８】
ＳｉＮ膜６７の上に、ホスホシリケートガラス（ＰＳＧ）等の酸化シリコン膜６８を例えば厚さ６００ｎｍ程度４００℃のＰＥ−ＣＶＤで成膜する。酸化シリコン膜６８の表面をＣＭＰにより平坦化する。
【００５９】
酸化シリコン膜６８、ＳｉＮ膜６７を貫通するコンタクト孔をエッチングし、例えば厚さ１０ｎｍ程度のＴｉ膜と厚さ１０ｎｍ程度のＴｉＮ膜をスパッタリングした後、厚さ３００ｎｍ程度のＷ膜をＣＶＤで成膜し、コンタクト孔を埋め込む。酸化シリコン膜６８上の不要金属膜をＣＭＰで除去し、Ｗプラグ６９を形成する。
【００６０】
図１Ｕに示すように、酸化シリコン膜６８、Ｗプラグ６９を覆って、例えば酸化シリコン膜、低誘電率絶縁膜等の下部層間絶縁膜７１を形成し、配線用トレンチをエッチングする。ＴｉＮ，ＴａＮ，Ｔａ等の導電性銅拡散バリア（バリアメタル）膜、銅シード層をスパッタリングで成膜し、銅層をメッキしてトレンチを埋め込む。下部層間絶縁膜７１上の不要金属層をＣＭＰで除去し、トレンチに埋め込まれ、Ｗプラグに接続された、シングルダマシンの下部銅配線７２を形成する。下部銅配線７２を覆って、下部層間絶縁膜７１上に、ＳｉＮ，ＳｉＣ等の絶縁性銅拡散防止膜７４、ポーラスシリカ低誘電率絶縁体等の絶縁膜７５を積層し、層間絶縁膜を形成する。層間絶縁膜に、配線形状のトレンチ、下部銅配線を露出するビア孔をエッチングする。導電性銅拡散バリア膜、銅シード層をスパッタリングで成膜し、銅層をメッキしてトレンチおよびビア孔を埋め込む。層間絶縁膜上の不要金属層をＣＭＰで除去し、デュアルダマシンの銅配線７６を形成する。層間絶縁膜形成、銅配線形成の工程を所望回数繰り返し、多層配線を形成する。必要に応じ最上層にＡｌパッドを形成する。配線作製工程は、公知のプロセスを利用できる。
【００６１】
図２Ａ〜２Ｄは、高誘電率絶縁膜上のキャップ層に対するアニールの観点から、上述の実施例による半導体装置の製造方法の要部を、抽出して示す断面図である。
【００６２】
図２Ａに示すように、シリコン基板に第１導電型の第1のウェルＷ１，第２導電型の第２のウェルＷ２を形成し、ウェル表面上に第１の酸化シリコン膜ＯＸ１を形成し、その上に、第１の高誘電率絶縁膜ＨＫ１、その上に第１のキャップ誘電体膜ＣＰ１を形成する。ここで、第１の高誘電率絶縁膜の厚さを、必要な高誘電率絶縁膜の厚さより薄く設定する。第２のウェル上方の第１のキャップ層を除去し、さらに第１の高誘電率絶縁膜、第１の酸化シリコン膜も除去する。なお、第１の高誘電率絶縁膜、第１の酸化シリコン膜は残すことも可能である。
【００６３】
図２Ｂに示すように、キャップ誘電体膜ＣＰ１からその構成元素の少なくとも１つを第１の高誘電率絶縁膜ＨＫ１中に拡散させる第１のアニールを行なう。第１のアニールは、第１のキャップ誘電体膜ＣＰ１から、その構成元素の少なくとも１つが、第１の高誘電率絶縁膜ＨＫ１と酸化シリコン膜ＯＸ１の界面まで拡散するように行なう。十分高温で、充分な時間長行い、第１の高誘電率絶縁膜ＨＫ１とキャップ誘電体膜ＣＰ１とが融合して、界面を消滅し、単一の修正高誘電率絶縁膜ＭＨＤ１を形成する。
【００６４】
図２Ｃに示すように、第２導電型ウェルＷ２表面上に第２の酸化シリコン膜を形成し、その上に第２の高誘電率絶縁膜ＨＫ２、第２のキャップ誘電体膜をＣＰ２を形成すると共に、第１導電型ウェル上方の修正高誘電率絶縁膜ＭＨＤ１の上にも、第２の高誘電率絶縁膜ＨＫ２を成膜する。第２のキャップ誘電体膜ＣＰ２は第１導電型ウェルＷ１上方からは除去する。
【００６５】
図２Ｄに示すように、第２キャップ誘電体膜ＣＰ２からその構成元素の少なくとも１つを第２の高誘電率絶縁膜ＨＫ２中に拡散させる第２のアニールを行なう。第２のアニールの条件は、第１のアニールより低温で、過度の拡散などを生じないように設定する。
【００６６】
第１のウェルＷ１上のゲート絶縁膜は、第１の酸化シリコン膜ＯＸ１，修正高誘電率絶縁膜ＭＨＤ１、第２の高誘電率絶縁膜ＨＫ２の積層で構成される。第２のウェルＷ２上のゲート絶縁膜は、第２の酸化シリコン膜ＯＸ２，第２の高誘電率絶縁膜ＨＫ２，第２のキャップ誘電体膜ＣＰ２の積層で構成される。
【００６７】
必要な高誘電率絶縁膜厚を２つに分割することにより、第１の高誘電率絶縁膜の膜厚は薄く抑制することができる。薄い高誘電率絶縁膜に対する拡散処理は、条件を緩和することができる。
【００６８】
図２Ａ〜２Ｄに示す製造方法によれば、第２導電型ウェルＷ２上の高誘電率絶縁膜は第２の高誘電率絶縁膜ＨＫ２のみであり、第１導電型ウェルＷ１上の高誘電率絶縁膜は、第１の高誘電率絶縁膜ＨＫ１と第２の高誘電率絶縁膜ＨＫ２の和である。一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さと較べて、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さが、第１の高誘電率絶縁膜分常に薄いことになる。この関係は、制限的なものではない。
【００６９】
図３は、一方のＭＯＳトランジスタの高誘電率絶縁膜の厚さと、他方のＭＯＳトランジスタの高誘電率絶縁膜の厚さとの関係を広い範囲から選択可能にする変形例である。図１Ｇにおいて、第１のＨｆＯ膜３４とＡｌＯ膜３６をパターニングしてＰＭＯＳトランジスタ領域上に残し、図１ＨにおいてＡｌ拡散のアニールを行い、Ａｌを拡散したＨｆＯ膜３５を形成するまでは実施例同様である。
【００７０】
図３に示すように、ＨｆＯ膜３５形成後、第２のＨｆＯ膜４４、ＬａＯ膜４６を形成し、さらに第３のＨｆＯ膜４９を形成する。第３のＨｆＯ膜４９上に、ＮＭＯＳトランジスタ領域を覆うレジストパターン４８を形成し、第３のＨｆＯ膜４９、ＬａＯ膜４６をエッチング除去する。その後は、図１Ｍ以下の工程を行う。但し、ＬａＯ膜４６の上に、図３に示すように第３のＨｆＯ膜４９が形成された状態となる。
【００７１】
絶縁膜を窒化する場合、プラズマ窒化（窒素を膜中に供給）に続き、窒素雰囲気中でのアニールを行う。プラズマ窒化で絶縁膜に供給された窒素が、アニールにより絶縁膜中に固定化される。この絶縁膜の窒化は、拡散を制御するパラメータとなる。窒化が強いと元素の拡散が抑制される。拡散を抑制する点で、アニール温度を下げるのと同様の効果が得られる。別の観点からは、プラズマ窒化後のアニールを高温にできる。以下、第２の実施例を説明する。例えば、第１の高誘電率絶縁膜３４をＨｆＯ膜、第1のキャップ膜３６をＡｌＯ膜とし、第２の高誘電率絶縁膜４４をＨｆＳｉＯ膜、第２のキャップ膜４６をＬａＯ膜とする。
【００７２】
図４Ａに示すように、図１Ａ〜１Ｇ同様の工程を行い、シリコン基板上に酸化シリコン膜３２、ＨｆＯ膜３４、ＡｌＯ膜３６の絶縁積層を形成し、ＰＭＯＳ領域を覆うレジストパターン３８を形成し、ＮＭＯＳ領域上の絶縁積層を除去する。その後、レジストパターン３８は除去する。
【００７３】
図４Ｂに示すように、ＮＭＯＳ領域に熱酸化により酸化シリコン膜４２を形成した後、ＰＭＯＳ領域上の絶縁積層を覆って、シリコン基板上にＨｆＳｉＯ膜４４、ＬａＯ膜４６を堆積し、ＮＭＯＳ領域を覆うレジストパターン４８を形成し、ＰＭＯＳ領域のＬａＯ膜４６をエッチング、除去する。図１Ｋに対応する状態であるが、図１Ｈに示すアニール工程は行わない。図１Ｋにおいては、ＨｆＯ膜３４とＡｌＯ膜３６が融合してＡｌを含むＨｆＯ膜３５となっているが、図４ＢにおいてはＨｆＯ膜３４とＡｌＯ膜３６は積層した２層の膜である。その後、レジストパターン４８は除去する。
【００７４】
ＰＭＯＳ領域では、ＡｌＯ膜３６が、第１の高誘電率膜３４と第２の高誘電率膜４４で挟まれ、第２の高誘電率膜４４で覆われた状態となる。ＮＭＯＳ領域では、ＬａＯ膜４６は第２の高誘電率膜４４の上に形成され、上部空間に露出した状態となる。この状態でプラズマ窒化及びアニールを行う。
【００７５】
図４Ｃに示すように、絶縁積層表面のプラズマ窒化処理を行う。シリコン基板上方の空間に、例えば、窒素プラズマ、アンモニアプラズマ等、窒素を含むプラズマを形成する。例えば、電力５０Ｗ〜２０００Ｗ、ガス圧力１ｍＴｏｒｒ〜１Ｔｏｒｒの範囲内で選ぶ。この時、NMOS領域のＬａＯ膜４６は露出している為、窒素が膜中に取り込まれる。一方、ＰＭＯＳ領域のＡｌＯ膜３６はＨｆＳｉＯ膜４４でマスクされている為、窒素はＡｌＯ膜中にほとんど取り込まれない。
【００７６】
図４Ｄに示すように、アニールを行う。例えば、窒化性ガス雰囲気中での熱処理を行い、７５０℃〜１１００℃で、５秒間の熱処理を行って膜中の窒素を固定化する。例えば、１０５０℃で５秒間行なう。この際、ＮＭＯＳ領域ではＬａＯ膜中への窒素混入によってＬａの拡散が抑制されるが、ＰＭＯＳ領域では、ＡｌＯ膜３６、その下の第１の高誘電率膜であるＨｆＯ膜３４には、窒素がほとんど取り込まれていない。ＡｌＯ膜３６からＨｆＯ膜３４にＡｌを十分に拡散させることができる。上記実施例では、拡散用アニールを行うことなく、ＰＭＯＳ領域、ＮＭＯＳ領域の絶縁積層を形成した。
【００７７】
図４Ｅに示すように、図４Ａに示す工程の後、ＣＭＯＳの一方、例えばＰＭＯＳ領域上に絶縁積層を形成した状態で、第一のアニールを行なってＶｔｈを微調整してもよい。このアニールは、本アニール前の予備的アニールなので軽く行う。
【００７８】
なお、ハードマスクの利用等、第１の実施例の変形例を適宜、第２の実施例でも採用できることは自明であろう。
【００７９】
以上、実施例に沿って本発明を説明したが、これらは制限的なものではない。例えば、高誘電率絶縁膜、キャップ誘電体膜の材料は、実施例記載の材料に限定されない。厚さ、温度などのパラメータも制限的意味を有さない。種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００８０】
１０ シリコン基板、
１２ ｐ型ウェル、
１４ ｎ型ウェル、
１６ 酸化シリコン膜、
１８ 窒化シリコン膜、
２２ （素子分離用）トレンチ、
２４ 酸化シリコン膜、
２４ｘ ＳＴＩ，
３２ 酸化シリコン膜、
３４ 第１の酸化ハフニウム（ＨｆＯ）膜、
３５ ＨｆＯ：Ａｌ膜、
３６ 酸化アルミニウム（ＡｌＯ）膜、
３７ ハードマスク膜、
３８ レッジストパターン、
４２ 酸化シリコン膜、
４４ 第２の酸化ハフニウム（ＨｆＯ）膜、
４６ 酸化ランタン（ＬａＯ）膜、
４７ ハードマスク膜、
４８ レジストパターン、
４９ 第３の酸化ハフニウム（ＨｆＯ）膜。
【特許請求の範囲】
【請求項１】
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、
第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、
前記第１のアニール後、前記シリコン基板上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
前記第１の温度より低い第２の温度で、第２のアニールを行なって、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法。
【請求項２】
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、前記第１導電型ウェル上方に前記第１のキャップ層、前記第１の高誘電率絶縁膜を残し、
残された前記第１の高誘電率絶縁膜、前記第１のキャップ誘電体膜を覆って、前記シリコン基板上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
プラズマ窒化処理と、窒素固定用のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法。
【請求項３】
前記第１導電型ウェル上方に前記第１のキャップ層、前記第１の高誘電率絶縁膜を残した後、第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させることを含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去する際、前記第１の高誘電率絶縁膜も除去する請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去する際、前記第１の高誘電率絶縁膜は残し、
第２の高誘電率絶縁膜、第２のキャップ誘電体膜は、前記第２導電型ウェル上方では前記第１の高誘電率絶縁膜上に積層する請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項６】
第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層する際、前記第１のキャップ誘電体膜上にさらに第１のハードマスク膜を積層し、前記第１のアニール前に前記第１、第２のハードマスク膜を除去する請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層する際、前記第２のキャップ誘電体膜上にさらに第２のハードマスク膜を積層し、前記第２のアニール前に前記第２のハードマスク膜を除去する請求項１記載の半導体装置の製造方法。
【請求項８】
前記第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層する際、前記第２のキャップ誘電体膜上にさらに第３の高誘電率絶縁膜を積層し、前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去する際、同一パターンで前記第３の高誘電率絶縁膜も除去する請求項１〜７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１、第２の高誘電率絶縁膜がＨｆＯ膜であり、前記第１のキャップ誘電体膜がＡｌＯ膜であり、前記第２のキャップ誘電体膜がＬａＯ膜である請求項１〜８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第１の高誘電率絶縁膜の厚さが０．５ｎｍ〜１．５ｎｍの範囲、前記第２の高誘電率絶縁膜の厚さが ０．５ｎｍ〜２．０ｎｍの範囲である請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１のキャップ誘電体膜の厚さが０．３ｎｍ〜１．０ｎｍの範囲、前記第２のキャップ誘電体膜の厚さが０．３ｎｍ〜１．０ｎｍの範囲である請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のアニールを７５０℃〜１１００℃の温度で行ない、前記第２のアニールを５００℃〜９５０℃の温度で行なう請求項９〜１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１のアニールを７５０℃〜１１００℃の温度で行ない、前記第１のプラズマ窒化を窒素含有ガスを含む雰囲気中でプラズマ処理を行い、前記第２のアニールを７５０℃〜１１００℃の温度で行なう請求項９〜１１のいずれか１項記載の半導体装置の製造方法。
【請求項１】
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、
第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、
前記第１のアニール後、前記シリコン基板上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
前記第１の温度より低い第２の温度で、第２のアニールを行なって、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法。
【請求項２】
シリコン基板に、第１導電型ウェルおよび該第１導電型と逆導電型の第２導電型ウェルを形成し、
前記シリコン基板上方に第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層し、
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去し、前記第１導電型ウェル上方に前記第１のキャップ層、前記第１の高誘電率絶縁膜を残し、
残された前記第１の高誘電率絶縁膜、前記第１のキャップ誘電体膜を覆って、前記シリコン基板上方に第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層し、
前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去し、
プラズマ窒化処理と、窒素固定用のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させ、前記第２のキャップ誘電体膜の構成元素を前記第２導電型ウェル上方の前記第２の高誘電率絶縁膜中へ拡散させる、
半導体装置の製造方法。
【請求項３】
前記第１導電型ウェル上方に前記第１のキャップ層、前記第１の高誘電率絶縁膜を残した後、第１の温度で第１のアニールを行なって、前記第１のキャップ誘電体膜の構成元素を前記第１導電型ウェル上方の前記第１の高誘電率絶縁膜中へ拡散させることを含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去する際、前記第１の高誘電率絶縁膜も除去する請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第２導電型ウェル上方から、少なくとも前記第１のキャップ誘電体膜を除去する際、前記第１の高誘電率絶縁膜は残し、
第２の高誘電率絶縁膜、第２のキャップ誘電体膜は、前記第２導電型ウェル上方では前記第１の高誘電率絶縁膜上に積層する請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項６】
第１の高誘電率絶縁膜、第１のキャップ誘電体膜を積層する際、前記第１のキャップ誘電体膜上にさらに第１のハードマスク膜を積層し、前記第１のアニール前に前記第１、第２のハードマスク膜を除去する請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層する際、前記第２のキャップ誘電体膜上にさらに第２のハードマスク膜を積層し、前記第２のアニール前に前記第２のハードマスク膜を除去する請求項１記載の半導体装置の製造方法。
【請求項８】
前記第２の高誘電率絶縁膜、第２のキャップ誘電体膜を積層する際、前記第２のキャップ誘電体膜上にさらに第３の高誘電率絶縁膜を積層し、前記第１導電型ウェル上方の前記第２のキャップ誘電体膜を除去する際、同一パターンで前記第３の高誘電率絶縁膜も除去する請求項１〜７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１、第２の高誘電率絶縁膜がＨｆＯ膜であり、前記第１のキャップ誘電体膜がＡｌＯ膜であり、前記第２のキャップ誘電体膜がＬａＯ膜である請求項１〜８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第１の高誘電率絶縁膜の厚さが０．５ｎｍ〜１．５ｎｍの範囲、前記第２の高誘電率絶縁膜の厚さが ０．５ｎｍ〜２．０ｎｍの範囲である請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１のキャップ誘電体膜の厚さが０．３ｎｍ〜１．０ｎｍの範囲、前記第２のキャップ誘電体膜の厚さが０．３ｎｍ〜１．０ｎｍの範囲である請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のアニールを７５０℃〜１１００℃の温度で行ない、前記第２のアニールを５００℃〜９５０℃の温度で行なう請求項９〜１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１のアニールを７５０℃〜１１００℃の温度で行ない、前記第１のプラズマ窒化を窒素含有ガスを含む雰囲気中でプラズマ処理を行い、前記第２のアニールを７５０℃〜１１００℃の温度で行なう請求項９〜１１のいずれか１項記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図２】
【図３】
【図４−１】
【図４−２】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図２】
【図３】
【図４−１】
【図４−２】
【公開番号】特開２０１１−９３２１（Ｐ２０１１−９３２１Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４９３１４（Ｐ２００９−１４９３１４）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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