【課題】高電圧駆動素子の為にＳｉＣやＧａＮの基板の簡素化が重要な課題となっている。
Ｓｉ基板上のシリコン酸化膜の上に単結晶のＳｉＣ膜やＧａＮ膜に形成したＭＯＳＦＥＴなどの素子をアニールする手法を開示する。
【解決手段】光学ランプからの光をレンズで集光する手段、或いはレーザ光など高温度を発生させる手段によりＳｉＣなど化合物半導体の表層部はＳｉ基板の融点を越えるような高温度として、Ｓｉ基板部はその融点よりも十分低い温度となるような冷却部を設けてＳｉ基板を保持するステージを設けたことを特徴とするアニーリング装置。 （もっと読む）

【課題】反り及びクラックが発生することなく自立基板を製造することのできる自立基板の製造方法を提供する。
【解決手段】本発明は、異種基板上に第１薄膜を成長させる第１ステップ；イオンを注入して前記第１薄膜内にイオン注入層を形成する第２ステップ；前記イオン注入層を基準に、前記第１薄膜を上部薄膜と下部薄膜とに分離する第３ステップ；及び、前記上部薄膜上に第２薄膜を成長させる第４ステップを含むことを特徴とする自立（Ｆｒｅｅ‐Ｓｔａｎｄｉｎｇ）基板の製造方法を提供し、反り及びクラックが発生することなく自立基板を製造することができ、異種基板と成長した自立基板とを分離するためのレーザー（Ｌａｓｅｒ）分離工程等の追加的な工程を必要としない効果を有する。 （もっと読む）

【課題】ナノダイヤモンドに水素イオンやヘリウムイオンをイオン注入したナノダイヤモンドに比べて所定波長範囲内の波長の励起光に対して所定波長範囲内の波長の蛍光の光強度を大きくする。
【解決手段】ナノダイヤモンドに所定の元素がイオン注入されて形成され、波長範囲７００〜９００ｎｍ内の波長の励起光により励起されたときに、波長範囲７００〜１４００ｎｍ内の波長の蛍光を発することを特徴とする。 （もっと読む）

【課題】支持基板と半導体層とを分離するために照射される光について、支持基板と半導体層との間に形成される中間層の光熱変換層で吸収されない光が半導体層に透過するのを防止する半導体デバイスの製造方法を提供する。
【解決手段】本半導体デバイスの製造方法は、光熱変換層２１と第１の透明層２３とを含む中間層２０を有する積層支持基板１の作製工程と、積層貼り合わせ基板２の作製工程と、エピ成長用積層支持基板３の作製工程と、デバイス用積層支持基板４の作製工程と、デバイス用積層支持基板４の光熱変換層２１で吸収され第１の透明層２３で全反射されるように光照射することによるデバイス用積層ウエハ５の作製工程と、透明半導体積層ウエハ６を含む半導体デバイス７の作製工程と、を備える。 （もっと読む）

【課題】デバイス製造工程における熱処理を経た後にも高抵抗を維持するとともに、ウェーハの機械的強度及びゲッタリング能力が高い高抵抗シリコンウェーハを製造する方法を提供する。
【解決手段】チョクラルスキー法により設定抵抗率に応じてドーパントを添加してシリコンインゴットを成長させ、該シリコンインゴットをスライスして設定抵抗率を有するシリコンウェーハを製造するに当たり、設定抵抗率毎に、シリコンウェーハを供するデバイス作製工程における熱処理後の当該シリコンウェーハの熱処理後抵抗率と当該シリコンウェーハが切り出されたシリコンインゴットの酸素濃度との相関を予め求めておき、シリコンインゴットの成長を、該インゴットの設定抵抗率に対する相関において、導電型が逆転する酸素濃度未満となる条件にて行う。 （もっと読む）

【課題】デバイス製造工程における熱処理を経た後にも高抵抗を維持するシリコンウェーハを高い生産性を以て製造する方法を提供する。
【解決手段】設定抵抗率に応じてドーパントを添加してシリコンインゴットをチョクラルスキー法により成長させ、該シリコンインゴットをスライスして前記設定抵抗率を有するシリコンウェーハを製造するに当たり、設定抵抗率毎に、シリコンウェーハを供するデバイス作製工程における熱処理後の該シリコンウェーハの熱処理後抵抗率のウェーハ厚み方向のプロファイルを、複数のシリコンインゴット酸素濃度において予め求めておき、前記プロファイルにおいて、熱処理後抵抗率がピークとなる深さまでのウェーハ表面からの厚みが、デバイスのチップ形成領域より厚いプロファイルを有する、酸素濃度となる条件にてシリコンインゴットの成長を行うようにする。 （もっと読む）

【課題】室温（３００Ｋ）以上において正孔濃度が１．０×１０^１５ｃｍ^‐3以上で、かつ、ドーパント原子濃度が１．０×１０^２１ｃｍ^‐3以下である実用的なｐ型ダイヤモンド半導体デバイスとその製造方法を提供すること。
【解決手段】単結晶ダイヤモンド基板１−１の上に形成された単結晶ダイヤモンド薄膜１−２の中には、二次元の正孔または電子チャンネル１−３が形成される。基板１−１の面方位と基板１−１の結晶軸「００１」方向との成す角度をαｓ、ダイヤモンド薄膜１−２の面方位と単結晶ダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｄ、チャンネル１−３の面方位とダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｃとする。単結晶ダイヤモンド薄膜１−２の表面上には、ソース電極１−４、ゲート電極１−５、ドレイン電極１−６が形成される。 （もっと読む）

【課題】従来技術と比較して、室温で十分に高いキャリア濃度を有するダイヤモンド半導体及び作製方法を提供すること。
【解決手段】ダイヤモンド基板１１（図５（ａ））上にマイクロ波プラズマＣＶＤ装置を用い、メタンを反応ガスとし、基板温度７００℃でダイヤモンド薄膜１２を１ミクロン積層する（図５（ｂ））。ダイヤモンド薄膜１２にイオン注入装置を用い、不純物１（ＶＩ族又はＩＩ族元素）を打ち込む（図５（ｃ））。その後、不純物２（ＩＩＩ族又はＶ族元素）を打ち込んだが（図５（ｄ））、注入条件は、打ち込んだ不純物がそれぞれ表面から０．５ミクロンの厚さの範囲内で、１×１０¹⁷ｃｍ^-3となるようにシミュレーションにより決定した。その後、２種類のイオンが注入されたダイヤモンド薄膜１３をアニールすることにより（図５（ｅ））、イオン注入された不純物の活性化を行い、ダイヤモンド半導体薄膜１５を得た（図５（ｆ））。 （もっと読む）

【課題】単結晶炭化シリコン層からなる半導体基板を製造する技術に関し、特にシリコン基板の表層部がさらに応力緩和炭化シリコン層を有する半導体基板を製造する技術を提供する。
【解決手段】下記のステップ：（１）シリコン半導体基板を用意し（２）シリコン基板内に炭素イオンを注入してケイ素と炭素の混在した炭素含有層を形成するステップと（３）基板を熱処理して炭素含有層を応力緩和炭化シリコン膜層と酸化膜キャップを形成するステップと（４）酸化膜キャップを除去するステップと（５）第２の酸化膜キャップを形成するステップと（６）応力緩和炭化シリコン膜層と第２の酸化膜キャップとの間のシリコン層に炭素イオンを注入して、ケイ素と炭素の混在した炭素含有層を形成するステップと（７）基板を熱処理して炭素含有層を結晶成長炭化ケイ素膜層とするステップと（８）基板の表面に形成された酸化膜キャップを除去するステップを順次実施する。 （もっと読む）

【課題】表面に適度の濃度の酸素が残存し、空孔欠陥や微小酸素析出物等が消失した無欠陥層を有し、しかもゲッタリング能力をも発揮し得るシリコンウェーハを提供する。
【解決手段】チョクラルスキー法により製造されたシリコン単結晶から得られるシリコンウェーハに、塩素が含まれる酸化性雰囲気にて熱処理を施し、少なくとも表層域における欠陥を消失させる。 （もっと読む）

【課題】従来技術と比較して、室温で十分に高いキャリア濃度を有するダイヤモンド半導体及び作製方法を提供すること。
【解決手段】ダイヤモンド基板１１（図５（ａ））上にマイクロ波プラズマＣＶＤ装置を用い、メタンを反応ガスとし、基板温度７００℃でダイヤモンド薄膜１２を１ミクロン積層する（図５（ｂ））。ダイヤモンド薄膜１２にイオン注入装置を用い、不純物１（ＶＩ族又はＩＩ族元素）を打ち込む（図５（ｃ））。その後、不純物２（ＩＩＩ族又はＶ族元素）を打ち込んだが（図５（ｄ））、注入条件は、打ち込んだ不純物がそれぞれ表面から０．５ミクロンの厚さの範囲内で、１×１０¹⁷ｃｍ^-3となるようにシミュレーションにより決定した。その後、２種類のイオンが注入されたダイヤモンド薄膜１３をアニールすることにより（図５（ｅ））、イオン注入された不純物の活性化を行い、ダイヤモンド半導体薄膜１５を得た（図５（ｆ））。 （もっと読む）

【課題】圧電体の単結晶基材が再利用可能になり、圧電体の単結晶基材の配置方向に応じた結晶軸の配向方向の均質な厚みの単結晶薄膜を得られ、効率的にマイクロキャビティを形成できる圧電性複合基板の製造方法の提供を図る。
【解決手段】圧電体の単結晶薄膜を備える圧電性複合基板の製造方法であって、イオン注入工程（Ｓ１）と剥離工程（Ｓ２）とを含む。イオン注入工程（Ｓ１）では、圧電体の単結晶基材１へHe⁺イオンを注入する。これにより、単結晶基材１の表面から内部に離れた剥離層３に、マイクロキャビティを集積して形成する。そして、剥離工程（Ｓ２）では、イオン注入工程（Ｓ１）で形成したマイクロキャビティに熱応力を作用させる。これにより、単結晶基材１を剥離層３で分断して単結晶薄膜４を剥離する。 （もっと読む）

【課題】ＳＯＩ構造を有するＳＯＩ基板を製造する際に用いられる表面に比較的小さなサイズの欠陥が無い半導体基板、及び、この半導体基板の製造方法を提供する。
【解決手段】本発明の半導体基板は、シリコン基板の表面に、シリコン酸化膜、シリコン単結晶層を順次備えてなるＳＯＩ構造を有するＳＯＩ基板を製造する際に用いられる半導体基板１であり、その表面１ａの近傍に、厚みが１０μｍ以下のシリコン単結晶層からなる窒素を含有しない領域２が形成され、この領域２を除く部分である窒素を含有する領域３の窒素濃度は１×１０^１３〜５×１０^１５ａｔｏｍｓ／ｃｍ^３の範囲内である。 （もっと読む）

ホスト材料と量子スピン欠陥とを含むソリッドステートシステムであって、量子スピン欠陥が室温で約300μs以上のT2を有し、ホスト材料が、約20ppb以下の全窒素濃度を有する単結晶CVDダイヤモンドの層を含み、量子スピン欠陥が形成されている所に最も近い表面上の点に中心がある約5μmの半径の円によって定義される領域内の単結晶ダイヤモンドの表面粗さR_qが約10nm以下であるソリッドステートシステム、ソリッドステートシステムの調製方法及び約20ppb以下の全窒素濃度を有する単結晶ダイヤモンドのスピントロニクス用途での使用を開示する。 （もっと読む）

高い化学的純度、すなわち低い窒素含量と、高い同位体純度、すなわち低い¹³C含量とを有する単結晶ダイヤモンド、その製造方法及び該単結晶ダイヤモンドを含むソリッドステートシステムを開示する。 （もっと読む）

【課題】ＣＭＰ処理を実施することなく、0.5ｎｍ（ＲＭＳ）以下の表面粗さの単結晶炭化シリコン層を有するＳｉＣウエハを製造することができる製造方法を提供する。
【解決手段】シリコン基板１の表面に緩衝層２を形成する（Ｓ１）。緩衝層２を通して炭素イオンＣ＋を注入することによりシリコン基板１内にシリコンと炭素の混在した炭素含有層３を形成する（Ｓ２）。シリコン基板１から緩衝層２を選択的に除去することにより炭素含有層３を露出させる（Ｓ３）。シリコン基板１を熱処理して炭素含有層３を単結晶化させることにより単結晶炭化シリコン層４を形成する（Ｓ４）。熱処理の過程で単結晶炭化シリコン層４の表面に形成された酸化層５を除去することにより単結晶炭化シリコン層４を露出させる（Ｓ５）。 （もっと読む）

【課題】厚膜材料製造中における温度制御の方法および装置を提供する。
【解決手段】温度制御装置１００は、注入され続いて劈開されるバルク材料１１０を支持する平面１２２を有するステージ１２０を備え、バルク材料は表面領域１１２、側部領域１１７、および底部領域１１８を有する。装置はさらに、バルク材料とステージの界面領域を通じて熱エネルギーの移動をするためにバルク材料が平面と接触する一方で表面領域が露出されるよう構成された機械的クランプ装置１３０と、表面領域の温度値を測定し、入力データを生成するセンサ装置１５０と、バルク材料の表面領域の一つまたは複数の部分に複数の粒子を注入する注入装置と、少なくともステージの平面とバルク材料の底部領域の間の界面領域を通じて表面領域の温度値を上昇および／または下降させるよう入力データを受信し、処理する制御装置１６０とを備える。 （もっと読む）

【課題】温度上昇を伴わずに結晶欠陥の回復を行うこと、非金属の結晶欠陥を容易に制御すること。
【解決手段】酸化マグネシウム単結晶からなる基板１の中央部分１２に、イオン注入を行う。これにより、この部分が着色領域２となる。この基板１の着色領域２が形成された面に、中央に円形の孔を開けたマスクを載せた状態でＸ線を照射する。これにより、着色領域２のＸ線が照射された円形部分の色が薄くなって、円形のパターン３が形成される。 （もっと読む）

【課題】高温アニーリングにより、キャリア捕獲中心を効果的に減少または除去するＳｉＣ層の質を向上させる方法、および該方法により作製されたＳｉＣ半導体素子を提供する。
【解決手段】（ａ）最初のＳｉＣ結晶層（Ｅ）における浅い表面層（Ａ）に炭素原子(Ｃ)、珪素原子、水素原子、またはヘリウム原子をイオン注入して、注入表面層に余剰な格子間炭素原子を導入する工程と、（ｂ）当該層を加熱することにより、注入表面層（Ａ）からバルク層（Ｅ）へ格子間炭素原子（Ｃ）を拡散させるとともにバルク層における電気的に活性な点欠陥を不活性化する工程と、を含む、幾つかのキャリア捕獲中心を除去または減少することによりＳｉＣ層の質を向上させる方法および該方法により作製された半導体素子。上記工程の後、表面層（Ａ）を、エッチングするかまたは機械的に除去してもよい。 （もっと読む）

ｐ型酸化亜鉛（ＺｎＯ）を調製する方法が記載される。ｐ型ＺｎＯは、ｎ型ＺｎＯ基材に低エネルギーのアクセプタイオンを注入し、そしてアニールすることによって調製される。別の実施態様では、ｎ型ＺｎＯ基材が低エネルギーのドナーイオンを注入することによって予備ドーピングされる。ｐ型ＺｎＯは種々の光電子素子において用途を有することができ、また、上記のようにして調製されたｐ型ＺｎＯ及びバルクｎ型ＺｎＯ基材から形成されたｐ−ｎ接合が記載される。 （もっと読む）