【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。 （もっと読む）

【課題】Ｈｉｇｈ−ｋ金属ゲート・トランジスタに対するスレショルド電圧制御および駆動電流改良のための方法および構造体を提供する。
【解決手段】デバイスを形成する方法は、基板を用意するステップと、基板上に界面層を形成するステップと、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップと、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップと、アニールを実施するステップとを含む。Ｈｉｇｈ−ｋ金属ゲート・トランジスタは、基板と、基板上の界面層と、界面層上のＨｉｇｈ−ｋ誘電体層と、Ｈｉｇｈ−ｋ誘電体層上の酸素除去層とを含む。 （もっと読む）

【課題】 自己整合型ショットキー・ダイオード及びその製造方法を提供する
【解決手段】 ショットキー障壁ダイオードは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内の第２の導電型のドーピングを有するドープ保護環（リング）を含み、さらにダミー・ゲート電極の一方の側の、第２の導電型とは反対型の第１の導電型のドーピングを有する第１導電型ドープ半導体領域を含み、そしてショットキー障壁構造部は他方の側がドープ保護環により囲まれる。ショットキー障壁領域は、側部をダミー・ゲート電極及びドープ保護環により囲むことができる。ドープ保護環は、第２の導電型のドーピングを有するゲート側第２導電型ドープ半導体領域の非金属化部分を含む。ショットキー障壁領域は、側部を、ゲート側ドープ半導体領域及びＳＴＩ側ドープ半導体領域を含むドープ保護環により囲むことができる。ショットキー障壁ダイオードの設計構造体もまた提供する。 （もっと読む）

本発明は、厚膜金属層１４を有する集積回路１０を製造する装置に関する。金属ペースト１４の層は、熱伝導基板１２上に適用手段２４によって適用される。金属ペースト１４は、予め決められたサイズの金属粒子を含む。ＲＦ生成器１６は、金属ペースト１４にＲＦエネルギー１８を選択的に誘導結合させる。金属粒子を加熱するために、金属ペースト１４の金属粒子の予め決められたサイズは、ＲＦエネルギー１８の結合周波数に対応する。このようにして、金属ペースト１４の金属粒子は、従来のプロセスのパワーの何分の一かのパワーで、金属ペースト１４を予備焼結する必要なく、加熱される。
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【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】マスク数の少ない薄膜トランジスタ及び表示装置の作製方法を提供する。
【解決手段】第１の導電膜と、絶縁膜と、半導体膜と、不純物半導体膜と、第２の導電膜とを積層し、この上にレジストマスクを形成し、第１のエッチングを行って薄膜積層体を形成し、該第１の導電膜に対してサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。ドライエッチングを行う前に、少なくともエッチングされた半導体膜の側壁を酸化処理することが好ましい。 （もっと読む）

【課題】半導体装置の高集積化と供に、メモリ装置のキパシタで容量値の確保のために、酸素欠損のない高誘電率膜を形成する装置の製造方法を提供する。
【解決手段】誘電体膜を形成する工程と、酸化性ガスを供給して誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、を有する誘電体膜を備えた半導体装置の製造方法。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】電界効果移動度が高い半導体装置及びその作製方法を提供することを課題とすることを課題とする。
【解決手段】側面領域及び底面領域を有する凹部と、凹部以外の上面領域を有するゲート電極と、ゲート電極を覆って形成される、ゲート絶縁膜と、ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、第１の半導体膜上に、ソース領域及びドレイン領域と、ソース領域及びドレイン領域上に、ソース電極及びドレイン電極とを有し、凹部の側面領域上に積層されたゲート絶縁膜及び第１の半導体膜の膜厚が、ゲート電極の上面領域上に積層されたゲート絶縁膜及び第１の半導体膜の膜厚よりも薄い半導体装置及びその作製方法に関する。 （もっと読む）

【課題】 簡単かつ短時間に基材面に金属ナノ粒子からなる安定した導電性薄膜を形成できる導電性薄膜の形成方法を提供する。
【解決手段】 金属ナノ粒子含有インクを基板上に塗布して薄膜を形成する工程と、当該薄膜に還元剤を作用させて還元処理を施す工程とを含むことを特徴とする導電性薄膜の形成方法。前記金属ナノ粒子含有インクは、炭素数１０〜２０の直鎖または分岐したアルキル基を有する保護剤で被覆された金属ナノ粒子を非水分散媒中に分散させたものを含有するのが好ましい。また、前記還元剤は、濃度０．００５〜０．５ｍｏｌ／ｌの水溶液の状態で用い、還元処理は４０〜７０℃の温度条件下に行なうのが好ましい。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】半導体基板１０上に設けられた、基板１０とは格子定数の異なる合金半導体からなる下地層２０と、下地層２０上に設けられた、下地層２０とは格子定数が異なり、チャネル長方向及びチャネル幅方向の一方に引っ張り応力、他方に圧縮応力が付与されたチャネル半導体層３０と、チャネル半導体層３０を挟むように下地層２０上に設けられたソース・ドレイン領域６０，７０と、チャネル半導体層３０上にゲート絶縁膜４０を介して設けられたゲート電極５０とを備えた電界効果トランジスタであって、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成され、且つ熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】アクティブマトリクス型表示装置等の半導体装置において、トランジスタの駆動能力を低下させることなく寄生容量の容量値を低減することを課題の一とする。または、寄生容量の容量値を低減した半導体装置を低コストに提供することを課題の一とする。
【解決手段】トランジスタのゲート電極と同一の材料層で形成される配線と、ソース電極またはドレイン電極と同一の材料層で形成される配線との間に、ゲート絶縁層以外の絶縁層を設ける。 （もっと読む）

【課題】寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。
【解決手段】半導体層３に形成されたコレクタ層３ａの表面および裏面にストレス印加層５を形成し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたベース層９をコレクタ層３ａの側壁に選択的に形成し、ベース層９の側壁を絶縁膜１０から露出させる開口部１２を形成し、開口部１２を介してベース層９の側壁に接続されたエミッタ層１３ａを埋め込み絶縁層６上に形成する。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】 向上した製造可能性を有する金属−絶縁体−金属キャパシタ、及びその製造方法を提供する。
【解決手段】 垂直型金属−絶縁体−金属キャパシタを含む半導体構造体、及び垂直型金属−絶縁体−金属キャパシタを含む半導体構造体の製造方法がそれぞれ、半導体基板の上に配置された分離領域の上に配置され形成されたダミー金属酸化物半導体電界効果トランジスタからの構造コンポーネントを用いる。ダミー金属酸化物電界効果トランジスタは、分離領域を含む半導体基板の上に配置された金属酸化物半導体電界効果トランジスタと同時に形成することができる。金属−絶縁体−金属キャパシタは、キャパシタ・プレートとしてゲートを用い、ゲート誘電体として均一な厚さのゲート・スペーサを用い、別のキャパシタ・プレートとしてコンタクト・ビアを用いる。容量の増大のために、均一な厚さのゲート・スペーサは、導体層を含むことができる。容量の増大のために、単一のコンタクト・ビアを用いる鏡像となる金属−絶縁体−金属キャパシタ構造体を用いることもできる。 （もっと読む）

本発明はソース領域又はドレイン領域へのコンタクトに関する。コンタクトは導電性材料を有するが、その導電性材料は絶縁体によりソース領域又はドレイン領域から分離されている。
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【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】良好な絶縁性を確保しつつ極めて高い誘電率を有するゲート絶縁膜の機能と、空乏層が形成されることのない金属性のゲート電極の機能とを備え、ゲート電圧のチャネル領域への静電的支配力を可及的に大きくすることのできる半導体装置を提供することを可能にする。
【解決手段】第１導電型の第１半導体層１２に離間して設けられた第２導電型の第１ソース領域１２ａおよび第１ドレイン領域１２ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体層に設けられる第１チャネル領域１２ｃと、第１チャネル領域上に設けられたハーフメタル強磁性金属の第１ゲート電極６０と、第１ソース領域に接続するように設けられたハーフメタル強磁性金属の第１ソース電極５０ａと、を備え、第１ゲート電極の磁化６４ｃの向きが、第１ソース電極の磁化６４ａの向きと略反平行である。 （もっと読む）

【課題】 マルチゲートＭＩＳＦＥＴからなる高移動度のｎＦＥＴ及びｐＦＥＴの双方の移動度を向上させる相補型半導体装置とその製造方法を提供する。
【解決手段】
基板１０上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置であって、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタが、基板１０の主面に平行な面内に引っ張り歪みを有する第一の半導体層と圧縮歪みを有する第二の半導体層とが交互に積層され、基板１０の主面に対して突出した積層構造と、積層構造の対向する両側面を覆うように形成されたゲート絶縁膜８０と、ゲート絶縁膜８０を介して前記積層構造を覆って形成されたゲート電極３０と、ゲート絶縁膜８０とゲート電極３０をはさんで対向し、積層構造の両端に形成されたソース／ドレイン領域２０と、を有することを特徴とする相補型半導体装置。 （もっと読む）