半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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本発明の実施形態は、基板上に配置された誘電層上にキャッピング層を堆積するための方法を提供する。一例では、プロセスは、基板を堆積プロセスに曝して、この上に誘電層を形成するステップと、該基板をシリコン前駆体および酸化ガスの順次パルスに曝して、堆積プロセス中にシリコン含有層を該誘電層上に形成するステップと、該基板を窒化プロセスに曝して、この上にキャッピング層を形成するステップと、所定の時間該基板をアニーリングプロセスに曝すステップとを含む。該キャッピング層は約５Å以下の厚さを有していてもよい。一例では、該酸化ガスが、触媒を含有する水蒸気生成器によって処理された水素源ガスおよび酸素源ガスから生じた水蒸気を含有する。別の例では、該堆積、窒化およびアニーリングプロセスが同じプロセスチャンバで生じる。 （もっと読む）

一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

本発明は、ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。本発明の集積化方式を用いて形成される各シリサイド金属ゲートは、シリサイド金属ゲートの寸法に関わりなく、同じシリサイド金属相および実質的に同じ高さを有する。本発明は、半導体構造物の表面全体にわたってポリＳｉゲート高さが実質的に同じであるシリサイド接点を有するＣＭＯＳ構造物を形成するさまざまな方法も提供する。

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【課題】 本発明は、ショットキ・コンタクト（１６）を形成するために半導体（１４）上に導電性炭素材料（１７）を堆積する方法に関する。
【解決手段】 本発明の方法は、半導体（１４）をプロセス・チャンバ（１０）内に導入するステップと、プロセス・チャンバ（１０）の内部（１０'）を所定温度に加熱するス
テップと、プロセス・チャンバ（１０）を第１所定圧力以下に減圧するステップと、プロセス・チャンバ（１０）の内部（１０'）を第２所定温度に加熱するステップと、少なく
とも炭素を含むガス（１２）を、第１所定圧力よりも高い第２所定圧力に達するまで導入するステップと、少なくとも炭素を含むガス（１２）から、半導体（１４）上に導電性炭素材料（１７）を堆積することにより、半導体（１４）上に堆積した炭素材料（１７）がショットキ・コンタクト（１６）を形成するステップを備えている。 （もっと読む）

フィン（２０５）を形成するステップと、このフィン（２０５）の一端上にソース領域（２１０）、このフィン（２０５）の他端上にドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、第１パターンに対応する絶縁層（６０５）中にトレンチ（７０５）を残すように、第１半導体材料を除去するステップと、トレンチ（７０５）内に露出したフィン（２０５）の部分を細型化するするステップと、トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含んでいる。
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フィン（２０５）を形成するステップと、このフィン（２０５）の第１端部に隣接するソース領域（２１０）、フィン（２０５）の第２端部に隣接するドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上にダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、絶縁層（６０５）中にトレンチ（７０５）を形成するように、ダミーゲート（５０５）を除去するステップと、トレンチ（７０５）中に金属ゲート（９０５）を形成するステップと、を含んでいる。
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【課題】 製造コストを低減し品質の均一性および安定性を高めたモノリシック集積型エンハンスメントモード／デプリーションモードＦＥＴデバイスを提供する。
【解決手段】 単一の半導体多層構造でデプリーションモード（Ｄモード）ＦＥＴをエンハンスメントモード（Ｅモード）ＦＥＴとモノリシックに集積回路化する。上記多層構造にはチャネル層を設け、その上に障壁層をオーバーレイし、さらにその上にオームコンタクト層をオーバーレイする。これらＤモードＦＥＴおよびＥモードＦＥＴのソースコンタクトおよびドレーンコンタクトをオームコンタクト層に接続する。またＤモードＦＥＴおよびＥモードＦＥＴのゲートコンタクトを障壁層に接続する。障壁層の中のＥモードゲートコンタクトの下に非晶質化領域を設ける。この非晶質化領域が障壁層との間の埋込みＥモードSchottkyコンタクトを構成する。代わりに実施例ではＤモードＦＥＴのゲートコンタクトを障壁層にオーバーレイした第１の層に接続し、その第１の層の中にＤモード非晶質化領域を形成する。 （もっと読む）

【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

基板上のフィン領域、ソース領域、およびドレイン領域をパターン化するステップと、フィン領域中にフィン（３１０）を形成するステップと、フィン領域中にマスク（３２０）を形成するステップと、を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法である。この方法は、ＭＯＳＦＥＴのチャネル領域（３３０）を露出するように、マスク（３２０）をエッチングするステップと、チャネル領域（３３０）中のフィン（３１０）の幅を薄くするようにフィン（３１０）をエッチングするステップと、フィン（３１０）上にゲートを形成するステップと、ゲート、ソース領域およびドレイン領域に対するコンタクトを形成するステップと、をさらに含む。
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半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。 （もっと読む）

チャネル上にたい積されるゲート材料層（３２０）をプレーナ化するステップを含む、ＭＯＳＦＥＴ型の半導体デバイスを製造する方法である。このプレーナ化は、第１の”荒い”プレーナ化と、その後の”緻密な”プレーナ化を含んだ複数のステッププロセスで実行される。より緻密なプレーナ化で使用されるスラリーは、ゲート材料の低い領域に付着し易い付加材料を含んでいてもよい。
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ＦｉｎＦＥＴタイプの半導体デバイスは、フィン構造（２１０）を含んでいる。この上には、比較的薄いアモルファスシリコン層（４２０）を形成し、それから非ドープポリシリコン層（４２５）を形成する。この半導体デバイスは、アモルファスシリコン層（４２０）がフィン構造の損傷を防ぐ停止層として働く化学機械研磨（ＣＭＰ）を使用してプレーナ化することができる。
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