モノリシック集積型エンハンスメントモードおよびデプリーションモードＦＥＴおよびその製造方法
【課題】 製造コストを低減し品質の均一性および安定性を高めたモノリシック集積型エンハンスメントモード／デプリーションモードＦＥＴデバイスを提供する。
【解決手段】 単一の半導体多層構造でデプリーションモード（Ｄモード）ＦＥＴをエンハンスメントモード（Ｅモード）ＦＥＴとモノリシックに集積回路化する。上記多層構造にはチャネル層を設け、その上に障壁層をオーバーレイし、さらにその上にオームコンタクト層をオーバーレイする。これらＤモードＦＥＴおよびＥモードＦＥＴのソースコンタクトおよびドレーンコンタクトをオームコンタクト層に接続する。またＤモードＦＥＴおよびＥモードＦＥＴのゲートコンタクトを障壁層に接続する。障壁層の中のＥモードゲートコンタクトの下に非晶質化領域を設ける。この非晶質化領域が障壁層との間の埋込みＥモードSchottkyコンタクトを構成する。代わりに実施例ではＤモードＦＥＴのゲートコンタクトを障壁層にオーバーレイした第１の層に接続し、その第１の層の中にＤモード非晶質化領域を形成する。
【解決手段】 単一の半導体多層構造でデプリーションモード（Ｄモード）ＦＥＴをエンハンスメントモード（Ｅモード）ＦＥＴとモノリシックに集積回路化する。上記多層構造にはチャネル層を設け、その上に障壁層をオーバーレイし、さらにその上にオームコンタクト層をオーバーレイする。これらＤモードＦＥＴおよびＥモードＦＥＴのソースコンタクトおよびドレーンコンタクトをオームコンタクト層に接続する。またＤモードＦＥＴおよびＥモードＦＥＴのゲートコンタクトを障壁層に接続する。障壁層の中のＥモードゲートコンタクトの下に非晶質化領域を設ける。この非晶質化領域が障壁層との間の埋込みＥモードSchottkyコンタクトを構成する。代わりに実施例ではＤモードＦＥＴのゲートコンタクトを障壁層にオーバーレイした第１の層に接続し、その第１の層の中にＤモード非晶質化領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は集積回路の分野の発明であり、より詳しくいうと電界効果トランジスタ（ＦＥＴ）を伴う発明である。
【背景技術】
【０００２】
電界効果トランジスタ、すなわちＦＥＴとして知られる半導体トランジスタは三つの端子、すなわち（１）ソース、（２）ドレーンおよび（３）ゲートの三つの端子を有する。閾値電圧をゲートに印加すると、そのゲートの下の「ゲート領域」と呼ばれる領域で「電界効果」が生ずる。この効果は、上記ゲート領域における電荷の飽和または電荷の枯渇の形をとる。いずれの形になるかはゲート領域の拡散不純物の導電型およびゲート電圧の極性で定まる。電荷の飽和または枯渇により、ゲートの下に、ソースとドレーンとを電気的に接続するチャネルが形成される。ドレーン領域をある電圧にバイアスし、ソース領域をドレーン領域に対して接地電位点に接続するとチャネルが形成され、ドレーン領域とソース領域との間のチャネルを通じて電流が流れる。
【０００３】
多様な種類のＦＥＴの中にエンハンスメントモード（Ｅモード）トランジスタとデプリーションモード（Ｄモード）トランジスタとがある。Ｅモードトランジスタはゲート電圧が零または負極性の場合に非導通となる。したがって、Ｅモードトランジスタは「常時オフ」型トランジスタの種類に入る。Ｅモードトランジスタは、ゲート電圧をソース電圧に対して正極性にすることによって、導通状態になる。これに対して、Ｄモードトランジスタでは、ドレーン領域をある電圧にバイアスし、ソース領域をそのドレーン領域に対して接地電位点に接続すると、ゲート電圧が零であっても導通が起こる。したがって、Ｄモードトランジスタは「常時オン」型トランジスタの種類に入る。Ｄモードトランジスタは、ソース電圧に対してゲート電圧を負極性にすることによって非導通となる。
【０００４】
高周波用に有用な種類のＦＥＴとして、高電子移動度トランジスタ（ＨＥＭＴ）が挙げられる。ＨＥＭＴデバイスはエンハンスメントモードデバイスとしてもデプリーションモードデバイスとしても形成でき、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）などIII−Ｖ属材料で形成されることが多い。
【０００５】
概括的にいうと、ＨＥＭＴデバイスは、障壁層をオーバーレイしたスペーサ層で覆ったチャネル層を備える。そのスペーサ層および障壁層はバンドギャップの広い半導体材料で形成する。一方、チャネル層はバンドギャップの狭い材料で形成する。これら互いに異なる半導体材料の間の接合、すなわちヘテロ接合における伝導帯不連続のために、電子は障壁層からチャネル層にトランジスタの動作中に注入される。これらの電子の動きは、障壁層の比較的広いバンドギャップのために、ヘテロ接合の面と平行な面の中に制限される。これらの電子の動きはＨＥＭＴデバイスのチャネル層の中の方が通常のＦＥＴのチャネル層の中よりも容易に行われる。したがって、ＨＥＭＴデバイスは高速度で低雑音レベルで動作できる。
【０００６】
特定の用途では、直接接続ＦＥＴ論理デバイスなど単一の集積回路にＤモードトランジスタとＥモードトランジスタとをモノリシックに形成するのが望ましい。図１は、多層構造でＥモードトランジスタ３とモノリシックに集積したＤモードトランジスタ２を含む慣用のモノリシック集積回路型Ｄモード／Ｅモードトランジスタ１を示す。この特定の例では、Ｄモードトランジスタ２およびＥモードトランジスタ３はいずれも不正形高電子移動度トランジスタ（ｐＨＥＭＴ）として周知のＨＥＭＴである。図示を容易にするためにＤモードトランジスタ２およびＥモードトランジスタ３を互いに横に隣接配置した形で図示してあるが、これらＤモードトランジスタ２およびＥモードトランジスタ３は集積回路中の互いに異なる領域に互いに離して配置することもできる。
【０００７】
多層構造５は未拡散ＧａＡｓで構成した半導体基板１２を備える。半導体基板１２の上に、バッファ層１４，チャネルおよびスペーサ層１６，Ｅモード障壁層１８，Ｅモードエッチストップ層２０，Ｄモード障壁層２２，Ｄモードエッチストップ層２４，幅広窪み遷移層２６，およびオームコンタクト層２８などの多様なエピタキシャル層を形成する。なお、二つの障壁層と二つのエッチストップ層とが設けてあることに注意されたい。
【０００８】
Ｄモードトランジスタ２およびＥモードトランジスタ３の各々は、オームコンタクト層２８の上側表面に金属のソースコンタクト３８と金属のドレーンコンタクト４０とを備える。また、これらトランジスタの各々は、打込みイオンの中空カラムの中に電気的に分離されており、図ではトランジスタ２および３を取り囲む分離層６として示してある。トランジスタ２および３の各々の周りの分離領域６の側壁はオーム接触層２８の上側表面からバッファ層１４を貫通して下向きに延びている。
【０００９】
トランジスタ２および３の両方のソース端子とドレーン端子との間には、それらトランジスタ２および３の金属ゲートコンタクトがある。これら金属ゲートコンタクト３０および３４は、オームコンタクト層９０の上面から多層基板５の中の方に向かって延びるＤモードゲート凹み３２およびＥモードゲート凹み３６の中にそれぞれ設けてある。これらＤモードゲートコンタクト３０およびＥモードゲートコンタクト３４は、オームコンタクト層９０よりも垂直方向に低い位置で多層構造５の内側半導体層の互いに異なる一つにそれぞれ接続してある。
【００１０】
より詳細に述べると、Ｄモードトランジスタ２のＤモードゲートコンタクト３０はＤモードゲート凹み３２の中でＤモード障壁層２２の上側表面に接続する。Ｄモードゲート凹み３２の半導体側壁３３は、オームコンタクト２８の上側表面からＤモード障壁層２２に向かって内向きにテーパ状になっている。また、側壁３３は、凹み遷移層２６の上側表面で広い棚状部４６を形成するように、階段状になっている。この棚状部４６はＤモードトランジスタ２の降伏電圧を高めるためのものである。
【００１１】
同様に、Ｅモードトランジスタ３の金属ゲートコンタクト３４はＥモードゲート凹み３６の中のＥモード障壁層１８の上側表面に接続してある。Ｅモードゲート凹み３６の半導体側壁３７もオームコンタクト２８の上側表面からＤモード障壁層２２に受かって内向きにテーパを形成する。また、側壁３７も、凹み遷移層２６の上側表面で広い棚状部４６を形成するように、階段状になっている。この棚状部４６はＥモードトランジスタ３の降伏電圧を高めるためのものである。
【００１２】
図１に示すとおり、Ｅモードゲート凹み３６およびＥモードゲートコンタクト３４は、Ｄモードゲート凹み３２およびＤモードゲートコンタクト３０よりも垂直方向に深く延びている。すなわち、Ｅモードゲートコンタクト３４の接続先のＥモード障壁層２８がＤモード障壁層２２およびＥモードエッチストップ層２０よりも下で接続されているからである。
【００１３】
階段状のＤモードゲート凹み３２を形成するためには、複数のフォトリソグラフィ工程およびエッチング工程、すなわち（１）第１のフォトレジスタマスクを通じてオームコンタクト層２８をエッチングし幅広凹み遷移層２６でエッチングを止める第１の選択的エッチング工程、（２）第２のフォトレジストマスクを通じて凹み遷移層２６をエッチングしＤモードエッチストップ層２４でエッチングを止める第２の選択的エッチング工程、および（３）Ｄモードエッチストップ層２４を第２のフォトレジストマスクを通じてエッチングしＤモード障壁層２２でエッチングを止める第３の選択的エッチング工程を含む複数のフォトリソグラフィ工程およびエッチング工程が必要である。
【００１４】
同様に、Ｅモードゲート凹み３６を形成するには、（１）オームコンタクト層２８を第１のフォトレジストマスクを通じてエッチングし幅広凹み遷移層２６でエッチングを止める第１の選択的エッチング工程、（２）幅広凹み遷移層２６を第２のフォトレジストマスクを通じてエッチングしＤモードエッチストップ層２４でエッチングを止める第２の選択的エッチング工程、（３）Ｄモードエッチストップ層２４を上記第２のフォトレジストマスクを通じてエッチングしＤモード障壁層２２でエッチングを止める第３の選択的エッチング工程、（４）Ｄモード障壁層２２を上記第２のフォトレジストマスクを通じてエッチングし、Ｅモードエッチストップ層２０でエッチングを止める第４の選択的エッチング工程、および（５）Ｅモードエッチストップ層２０を第２のフォトレジスト層を通じてエッチングし、Ｅモード障壁層１８でエッチングを止める第５の選択的エッチング工程を含む複数のフォトリソグラフィ工程およびエッチング工程が必要である。
【００１５】
Ｄモードトランジスタ２のゲートコンタクト３０およびＥモードトランジスタ３のゲートコンタクト３４はそれぞれ同じ構成を備え、いくつかの金属層、すなわち、（１）障壁層２２および１８の表面とそれぞれ接触したチタン（Ｔｉ）の薄い第１の層、（２）そのＴｉ層の上に設けた白金（Ｐｔ）の薄い第２層、および（３）そのＰｔ層の上に設けた比較的厚い金（Ａｕ）の層を含むいくつかの金属層から成る。ソースコンタクト３８およびドレーンコンタクト４０もいくつかの金属層、すなわち（１）オームコンタクト層２８の上側表面と接触させてある金（Ａｕ）の第１層、（２）その金の層の上に設けたニッケル（Ｎｉ）の第２層、（３）そのＮｉ層の上に設けたゲルマニウム（Ｇｅ）の第３層およびＧｅ層の上の金の第４層を含むいくつかの金属層で形成する。
【００１６】
Ｄモードゲート凹み３２およびＥモードゲート凹み３６は、通常は金属ゲートコンタクト３０および３４の周りの誘電体で充填する。その誘電体は二酸化シリコンまたは窒化シリコンで構成できる。金属インターコネクトをゲートコンタクト３０および３４，ソースコンタクト３８，およびドレーンコンタクト４０に接続して、Ｄモードトランジスタ２およびＥモードトランジスタ３を完全な形にする。
【００１７】
図１に示した慣用のモノリシック集積型Ｅモード／Ｄモードトランジスタにはいくつかの問題がある。まず、多層構造５は、二つのエッチストップ層２０および２４，並びに二つの障壁層１８および２２など複数の半導体層を含む。これら層の数が多いほど、多層構造５の製造コストおよび複雑さは高まる。トランジスタ製造プロセスに余分のコストがかかりプロセスもそれだけ複雑になる。例えば、図１のＥモードゲート凹み３６の形成プロセスには少なくとも五つの選択的エッチング工程を伴う。
【００１８】
また、Ｅモードトランジスタ３の製造に必要なＥモードエッチストップ層２０はＤモードトランジスタ２のＤモードゲートコンタクト３０および障壁層２２の下にある。多層構造５の種々のエピタキシャル層の厚さに関する製造時の許容誤差はエピタキシャル成長装置では５％に達するので、Ｄモードトランジスタ２の下の多層構造５の構成にばらつきが生ずる。しかし、Ｅモードエッチストップ層２０の位置のばらつきは、Ｄモードトランジスタ２の性能がウェーハごとにばらつくという結果を招来する。さらに、Ｄモードゲートコンタクト３０の下にＥモードエッチストップ２４が位置するために、界面欠陥、界面凹凸、不均一性、伝導帯および価電子帯のオフセット、材料抵抗率のばらつきなどの不都合な状態が生ずる。このような状態が生ずる結果、Ｄモードトランジスタ２の性能は低下する。
【００１９】
慣用の構造ではＥモードトランジスタ３の性能は損なわれる。例えば、Ｄモード障壁層２２を通じたエッチング工程でエッチングがＥモードエッチストップ層２０まで確実に届くようにするためにある程度のオーバーエッチングが必要になる。そのオーバーエッチングの段階では、垂直方向のエッチングは、Ｅモードエッチストップ層２０に対するエッチャントの選択性のために、緩やかに進行する。一方、Ｄモード障壁層２２を通じた横方向のエッチングは弱められることなく進行する。その結果、Ｅモードエッチストップ層２０の露出表面における部分的に完成したＥモードゲート凹み３６の周縁が所望の大きさよりも大きくなる。したがって、Ｅモードエッチストップ層５０を通じた後続のエッチング工程が、Ｅモード障壁層１８の上側表面を所望値よりも大きく露出させる。Ｅモードゲートコンタクト３４はＥモードゲート凹み３６の中のＥモード障壁層１８の露出した上側表面を部分的に覆うだけであるから、Ｅモード障壁層１８の表面にゲートなしの部分４４が生ずる。ゲートなしの領域の範囲を制御することは困難である。すなわち、エピタキシャル層の厚みにばらつきがあり、エッチング進行が各部の大きさに左右されるからである。
【００２０】
半導体側壁３７およびＥモードゲート凹み３６のゲートなしの領域４４の表面の面積が比較的大きいことも問題を伴う。これらの表面は空気に露出しているために酸化物に覆われているが、規則的な結晶格子の急峻な終端に起因する界面トラップおよび欠陥を伴い、そのためにダングリングボンド、欠陥および表面状態が生ずる。この表面状態はその下に位置する半導体材料の電荷キャリアを枯渇させ、Ｅモードトランジスタ３がＥモードゲートコンタクト３４への印加ゲート電圧の値と無関係に恒常的に実効的オフ状態に陥る原因となり得る。
【００２１】
【特許文献１】ＵＳＰ ６ １４４ ０４８
【特許文献２】ＵＳＰ ５ １１６ ７７４
【特許文献３】ＵＳＰ ６ ４５２ ２２１
【発明の開示】
【発明が解決しようとする課題】
【００２２】
したがって、モノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスを提供する新たな手法が求められている。
【課題を解決するための手段】
【００２３】
この発明はモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスおよびそれらデバイスの製造方法にある。
【００２４】
一つの実施例では、このモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスは、一つの基板の中にＤモードトランジスタとＥモードトランジスタとを含む。この基板は複数の半導体層、すなわちチャネル層と、その層にオーバーレイした障壁層と、その障壁層の上にオーバーレイしたエッチストップ層と、そのエッチストップ層にオーバーレイしたオームコンタクト層とを含む複数の半導体層を含む。これらＤモードトランジスタおよびＥモードトランジスタのソースコンタクトおよびドレーンコンタクトを上記オームコンタクト層に接続する。またＤモードトランジスタおよびＥモードトランジスタのゲートコンタクトを障壁層の上側表面に接続する。Ｅモードゲートコンタクトの下であって障壁層の中には、非晶質化した領域、すなわち金属層を障壁層の半導体に拡散させることによって形成した少なくとも一つの導電性化合物の層を含む非晶質化領域がある。この非晶質化した領域が障壁層の下側半導体部との間でSchottkyコンタクトを形成する。
【００２５】
したがって、この例のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスは、ＤモードゲートコンタクトおよびＥモードゲートコンタクトの両方の接続を受ける一つの障壁層と、一つのエッチストップ層とを含む。したがって、この多層基板の構造は単純化され、トランジスタの製造がより容易で安価になる。また、ＤモードトランジスタおよびＥモードトランジスタの性能が改善される。Ｄモードトランジスタの信頼性は慣用のものよりも高くなり再現性も高くなる。すなわち、慣用のデバイスのＥモード特有のエッチストップ層並びにＤモードゲートコンタクトおよびＤモード障壁層の下にあった障壁層が除去されているからである。また、Ｅモードゲートコンタクトと障壁層の半導体材料との間のSchottkyコンタクトが障壁層の上側表面の下に埋め込まれているので、Ｅモードトランジスタの性能が改善される。そのために、表面状態に起因するリスクが大幅に軽減される。
【００２６】
もう一つの実施例では、Ｄモードトランジスタのゲートコンタクトを、Ｅモードゲートコンタクトの接続先である同じ障壁層に接続せず、オーバーレイした半導体層に接続する。このＤモードコンタクトは、Ｅモードゲートコンタクトと同様に、Ｄモードゲートコンタクトの金属第１層が半導体層に拡散できる形で形成し、それによってその半導体層の下側部分との間でSchottkyコンタクトを形成するＤモード非晶質化領域を形成する。この実施例でも、上記ゲートなしの領域およびゲート凹部側壁におけるダングリングボンド、欠陥および表面状態に起因するリスクが軽減されるので、トランジスタの性能が改善される。
【００２７】
この発明の上述の側面およびそれら以外の側面は、添付図面を参照した実施例の次の説明からよりよく理解されよう。なお、図面において、同一の構成部分は複数の図に跨って同一の参照数字で表し、それら構成部分の重複説明は省略する。
【発明の効果】
【００２８】
モノリシック集積型ＥモードＦＥＴ／ＤモードＦＥＴデバイスの性能を改善し、この種デバイスの費用効率を高める。
【発明を実施するための最良の形態】
【００２９】
この発明は、ＤモードＦＥＴおよびＥモードＦＥＴの両方を含む集積回路、並びにその集積回路を製造する方法を含む。この発明によって形成したモノリシック集積型ＤモードＦＥＴおよびＥモードＦＥＴは、例えば、疑似モルフィック高電子移動度トランジスタ（ｐＨＥＭＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、不純物モジュレーション拡散ＦＥＴ（ＭＯＤＦＥＴ）、メタモルフィック高電子移動度トランジスタ（ｍＨＥＭＴ）、ヘテロ接合絶縁ゲートＦＥＴ（ＨＦＥＴ）などであり得る。これらのデバイスは、例えば、ＧａＡｓ（ガリウム砒素）ベースの材料（ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＧａＮＰ、ＡｌＧａＳｂなど）、ＩｎＰ（インジウム燐）ベースの材料（ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＳｂ、ＩｎＡｓなど）およびＳｉおよびＧｅ（シリコンおよびゲルマニウム）ベースの材料（Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＯ２，ＳｉＣ、サファイアなど）、またはＧａＮ（窒化ガリウム）ベースの材料（ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＳｉＣ、Ｓｉ、サファイアなど）を用いて形成できる。
【００３０】
図２はこの発明の第１の実施例であるモノリシック集積型ＤモードＦＥＴおよびＥモードＦＥＴデバイス１０１を示す。この例において、Ｄモードトランジスタ２およびＥモードトランジスタ１０３は多層構造１０５の中に形成したｐＨＥＭＴである。Ｄモードトランジスタ２をＥモードトランジスタ１０３の横に隣接して示してあるが、これら二つのトランジスタは横方向に隣接している必要はなく、単一の集積回路であるデバイス１０１の互いに異なる場所に配置することもできる。これらトランジスタ２および１０３をアイソレーション領域６で分離している。
【００３１】
図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイス１０１は、図１に示したデバイス１と次の点、すなわち図１の慣用の構成が二つのエッチストップ層２０および２４並びに二つの障壁層１８および２２を備えているのに対して、多層構造１０５の中に単一のエッチストップ層１０９および単一の障壁層１０７だけを備えている点で異なっている。Ｄモードゲートコンタクト３０およびＤモード障壁層２２（図１）の下にあったＥモードエッチストップ層２０を除いたことによって、層の厚さのばらつきに起因するＤモードトランジスタ２の上述の問題を解消する。また、図１の慣用のデバイスに比べて、図２のデバイス１０１の多層構造１０５の複雑性および製造コスト、並びにＥモードゲート凹み３６形成に要するエッチング工程の数を減らしている。
【００３２】
デバイス１０１の多層構造１０５の半導体層の数の削減のために、まず図２のＥモードゲートコンタクト１１１の金属層を図１のＥモードゲートコンタクト２３の場合とは異なる金属の組合せを用いて形成する。以下により詳細に述べるとおり、Ｅモードゲートコンタクト１１１は、Ｅモードゲート凹み１１０の中の障壁層１０７の露出した上側表面に接触させて配置した金属第１層が制御状態で一様に障壁層１０７の半導体材料の中に拡散するように構成する。この金属層材料の障壁層１０７への拡散の際に、固体相互作用により、障壁層１０７の半導体材料との間でSchottkyコンタクトを構成する低粒度で一様な層状で導電性の化合物層が形成される。この拡散利用の非晶質化手法は、図１のＥモードトランジスタ３のＥモード凹み部のゲートなし領域４４および半導体側壁３４に伴う上述の問題を解消する。すなわち、非晶質化領域１１３と障壁層１０７との間の界面が多層構造１０５の中に埋め込まれているからである。したがって、Ｅモードトランジスタ１０３のゲートなし領域４４およびＥモードゲート凹み側壁３７で生じ得る有害な表面効果は図１のＥモードトランジスタ３の場合に比べて大幅に削減され、安定した特性で再現性の優れたＥモードトランジスタ１０３の実現を可能にする。非晶質化領域１１３の非晶質化材料の深さの制御は、非晶質化を受ける堆積金属第１層の種類および厚さ、反応の開始、継続および完結のためのプロセスパラメータに左右される。
【００３３】
図２のデバイス１０１の製造方法を例示すると、その方法は、多層構造１０５を含むパターニングを施す前のウェーハを準備することで開始する。多層構造１０５は複数のエピタキシャル層をオーバーレイした半導体基板を含む。多層構造１０５は上述の多様な材料系の中の半導体材料で形成する。エピタキシャル層の数および種類は多様である。これらのエピタキシャル層は、慣用の分子ビームエピタキシィ（ＭＢＥ）法、化学蒸着（ＭＯＣＶＤ）法などを用いて成長させる。
【００３４】
例示のために、ＧａＡｓベースの材料系の中の多層基板１０５について述べる。一つの実施例では、多層構造１０５の半導体基板１２は拡散処理前のＧａＡｓで構成する。この基板１２の上側表面にバッファ層１４を成長させる。バッファ層１４は基板１２の上のバルクＧａＡｓ層で形成し、その上にＧａＡｓ層とＡｌｘＧａ（１−ｘ）Ａｓ層とを交互に重ねたオプションの超格子を設ける。バッファ層１４では、バルクＧａＡｓ層の厚さ（すなわち図２の中の上下方向の高さ）は１００乃至１００００Åである。この超格子の中のＧａＡｓ層の厚さは１５乃至５００Åである。超格子の中のＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層の厚さは１５乃至５００Åである。このＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓのｘの値は０．０乃至０．５にできる。バッファ層１４の中のＧａＡｓ層とＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層との交互重ね合わせの回数は５乃至５０である。バッファ層１４の中の層は、考慮外の不純物拡散、僅かにｐ型拡散または僅かにｎ型拡散を通常受ける。上記超格子は、通常はＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層で終端を形成するがこれは必要条件ではない。
【００３５】
バッファ層１４の形成のあと、チャネルおよびスペーサ層１６を成長させる。チャネルはＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓで構成され、この化合物で（ｙ）は通常０．１０乃至０．５０である。チャネルの厚さは５０乃至２００Åである。チャネル層は通常は不純物拡散を施さず、均一な組成を備える。他の実施例では、チャネル層の中を不均一組成にし、例えば、インジウム含有率に傾斜状または段階的変化を与え、意図的に不純物拡散を施すこともできる。チャネル層はバンドギャップの小さい半導体材料で構成する。
【００３６】
スペーサ層は通常厚さ１５乃至６０Åとし、Ａｌ（ｘ）Ｇａ（１−ｘ）Ａｓ（ここで（ｘ）は０．０乃至０．５とする）で構成する。スペーサ層には通常は不純物拡散を施さない。実施例によっては、スペーサ層にＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料（ここで（ｚ）は０．４乃至０．６とする）を用いる。スペーサ層はＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓチャネル層に対して大きいバンドオフセットを生ずる材料で構成する。このバンドオフセットはチャネル層に転送される電荷を閉じ込める作用をもたらす。ＧａＡｓ利用のデバイスの中では、チャネル層に転送される電荷キャリアは正孔よりも電子であるほうが好ましい。チャネル層の中の電子移動度および電子速度は正孔の移動度および正孔速度よりもずっと大きい。移動度および速度の向上は、トランジスタの動作周波数および利得の最大値の改善に反映される。チャネル層やスペーサ層の中にドーパントが含まれる事態は一般に避ける。すなわち、それら不純物が散乱サイトを生じて電荷キャリアの移動度および速度を損なうからである。ドーパントの存在に起因する電荷キャリアの散乱は、エネルギーの転移および損失に伴って電荷キャリアの移動度および速度を低下させる。
【００３７】
一つの実施例では、厚さ６０Å以下の一つの単一層であるシリコンドーパント層を、チャネル層−スペーサ層界面の反対側のスペーサ層界面におけるチャネル層の片面または両面に成長させる。ドーパントシートキャリア濃度は通常は０．０乃至６．０Ｅ１２ｃｍ−２とする。エピタキシャル層構造の成長の進行に伴って、これらのドーパント層からの電荷がチャネル層に移送される。
【００３８】
チャネル層およびスペーサ層１６を上側シリコンドーパント層を含めて形成したあと、障壁層１０７を成長させる。障壁層１０７はバンドギャップの大きい半導体材料、例えばＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓで構成する。この材料は不純物拡散を施さないままでもドーピングレベル０．０乃至１Ｅ１８ｃｍ−３で不純物拡散したものでもよい。この化合物の（ｘ）の値は０．０乃至０．８０とする。また、厚さは１５乃至１５００Åとする。アルミニウム含有率の大きいＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓの表面酸化の防止のために、薄いＧａＡｓ層をＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層の上側表面に合体させることもできる。実施例によっては、障壁層１０７にＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料（ここで（ｚ）は０．４乃至０．６，厚さは１５乃至１５００Å）を用いることもできる。
【００３９】
エッチストップ層１０９を障壁層１０７の上側表面に堆積させる。この層１０９はＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ（ここで（ｚ）は０．４乃至０．６）で構成できる。また、この層１０９は不純物拡散を施さないままでも、ドーピングレベル０．０乃至１Ｅ１８ｃｍ−３で不純物拡散してもよい。Ｉｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料は秩序状態のものでも無秩序状態のものでも差し支えない。Ｉｎ（ｚ）Ｇａ（１−ｚ）Ｐ層の厚さは１０乃至１００Åとすることができる。
【００４０】
障壁層１０７をＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ層で構成した実施例では、エッチストップ層１０９をＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層（ここで（ｘ）は０．０乃至０．８０，厚さは１０乃至１００Å）で構成できる。
【００４１】
幅広凹み遷移層２６をエッチストップ層１０９の上側表面に成長させる。この遷移層２６はＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ（ここで（ｘ）は０．０乃至０．８）で構成する。この層の厚さは５０乃至５００Åとする。
【００４２】
多層構造１０５のエピタキシャル層スタックの最後の層はオームコンタクト層２８である。このオームコンタクト層１０５はＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓ層で構成する（ここで（ｙ）は０．０乃至１．０）。この層の厚さは５０乃至１０００Åである。この層のドーピングレベルはできるだけ高くするが、この層の中におけるドーパントの固体溶解度によって制限される。ドーパント濃度は１Ｅ１７乃至１Ｅ２０ｃｍ−３である。
【００４３】
多層構造１０５の形成のあと、この多層構造１０５の上にモノリシック集積型Ｄモードトランジスタ２およびＥモードトランジスタ１０３を形成する。これらＤモードトランジスタ２およびＥモードトランジスタ１０３の製造方法の工程は、（１）オームコンタクト層２８の上にソースコンタクト３８およびドレーンコンタクト４０を形成する工程、（２）Ｄモードゲート凹み３２を形成し、次にＤモードトランジスタ２のＤモードゲートコンタクト３０を形成する工程、（３）Ｅモードゲート凹み１１０を形成し、次にＥモードトランジスタ１０３のＥモードゲートコンタクト１１１を形成する工程、（４）Ｄモードトランジスタ２およびＥモードトランジスタ１０３をそれぞれ形成する工程、（５）Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１の周囲のＤモードゲート凹み３２およびＥモードゲート凹み１１０を誘電体材料で充填する工程、および（６）ソースコンタクト３８およびドレーンコンタクト４０へのインターコネクト、並びにＤモードゲートコンタクト３０およびＥモードゲートコンタクト１１１へのインターコネクトを形成する工程を含む。これら工程の順序は変えることができ、組合せ可能な工程もある。エッチング工程にはドライエッチングもウェットエッチングも用いることができる。
【００４４】
例示のための一つのプロセスでは、図３Ａに示すとおり、多層構造１０５のオームコンタクト層９０の表面を第１の誘電体層３０１で全面的にオーバーレイする。この誘電体層３０１は、プラズマＣＶＤ装置を用いて堆積した二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ２Ｎ３）の層で構成できる。
【００４５】
次に、この第１の誘電体層３０１を覆って、慣用のリソグラフィ装置およびフォトレジスト／現像剤の利用により、第１のフォトレジストマスク３０３を形成する。図３Ｂに示すとおり、第１のフォトレジスト層３０３は、Ｄモードゲート凹み３２およびＥモードゲート凹み１１０の両方の上側の大きい周縁部を形成するための比較的大きい周縁の開孔３０５を備える。第１のフォトレジストマスク３０３の開孔３０５を通じて第１の誘電体層３０１に第１の選択的エッチング工程でエッチングを施し、オームコンタクト層２８で止める。次に、上記フォトレジストマスク３０３を通じてオームコンタクト層２８に第２の選択的エッチング工程でエッチングを施し、それによってＤモードゲート凹み３２およびＥモードゲート凹み１１０の上側の大周縁部分を形成する。次に、第１のフォトレジストマスク３０３および第１の誘電体層３０１を除去して図３Ｃの構造を得る。
【００４６】
次に、ＰＥＣＶＤプロセスにより堆積させた二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ２Ｎ３）で構成できる上記第２の誘電体層３０７をオームコンタクト層２６の上に堆積させる。図３Ｄに示すとおり、この第２の誘電体層３０７は多層構造１０５の上側表面を全面的に覆い、それによって、部分的に形成ずみのＤモード凹み３２およびＥモードゲート凹み１１０を充填し、広い凹み遷移層２６の露出した上側表面を覆う。次に、第２のフォトレジストマスク３０９を第２の誘電体層３０７の上に形成する。第２のフォトレジストマスク３０９は慣用のイオン打込み装置によりイオン打込みを行うための開孔３１１を含む。このイオン打込み工程により、Ｄモードトランジスタ２およびＥモードトランジスタ１０３をそれぞれ形成する予定の領域を取り囲むアイソレーション領域６を形成する。トランジスタ２および１０３のアイソレーションは慣用のトレンチによるアイソレーション手法で構成することもできる。
【００４７】
次に第２のフォトレジストマスク３０９を除去して、図３Ｅに示すとおり、第３のフォトレジスタマスク３１３を第２の誘電体層３０７を覆って形成する。第３のフォトレジストマスク３１３は、ソースコンタクト３８およびドレーンコンタクト４０を形成するように金属層を堆積するための開孔３１５を備える。ソースコンタクト３８およびドレーンコンタクト４０は、いくつかの互いに相続く金属層、すなわち（１）オームコンタクト層２８の上側表面と接触している金（Ａｕ）の第１層、（２）その金の層の上のニッケル（Ｎｉ）から成る第２層、（３）Ｎｉ層の上のゲルマニウムの第３層、および（４）Ｇｅ層の上の金（Ａｕ）の第４層を含む金属層を備える。そのあと高温アニール工程にかけ、ソースコンタクト３８およびドレーンコンタクト４０の金属層を、図３Ｆに示すとおり、オームコンタクト層２８の半導体材料と混合させる。
【００４８】
次に、上記第３のフォトレジストマスク３１３を除去し、Ｄモードゲート凹み２をさらに形成するプロセスを開始する。図３Ｇに示すとおり、第２の誘電体層３０７を覆って第４のフォトレジストマスク３１７を形成する。第４のフォトレジストマスク３１７はＤモードゲート凹み３２の小周縁下部形成のための開孔３１９を備える。Ｄモードゲート凹み３２の上部の中に第２の誘電体層３０７が既に堆積されていることを考慮して、その誘電体層３０７を第４のフォトレジストマスク３１７の開孔３１９を通じて第１の選択的エッチング工程でエッチングし、幅広凹み遷移層２６の上側表面を再び露出させる。次に、第２の選択的エッチング工程で第４のフォトレジストマスク３１７を通じて幅広凹み遷移層をエッチングし、そのエッチング工程はエッチストップ層１０６で止まる。この第２の選択的エッチング工程で幅広凹み棚状部４６を形成する。この棚状部４６は第２の誘電体層３０７の一部によって覆われた状態に留まる。次に、第３の選択的エッチング工程で第４のフォトレジストマスク３１７を通じてエッチストップ層１０９をエッチングし、そのエッチングは障壁層１０７で止まる。したがって、障壁層１０７の上側表面はＤモードゲート凹み３２のテーパ状の階段状部底部で露出する。
【００４９】
Ｄモードゲートコンタクト３０をＤモードゲート凹み３２の底部の障壁層１０７の上記露出した上側表面に形成する。このＤモードゲートコンタクト３０は、障壁層１０７の露出表面に第４のフォトレジストマスク３１７の開孔３１９を通じて堆積させたチタンの第１の薄層を含む。上記以外の多様な導電性材料、例えばタングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）およびこれら材料の混合物などを上記チタン層の上に堆積させることもできる。追加のチタン層をＤモードゲートコンタクト３０形成用金属層スタックに含めることもできる。
【００５０】
例えば、図３Ｈに示すとおり、Ｄモードゲートコンタクト３０に、障壁層１９７の上記露出表面に厚さ５０乃至１０００Åで堆積させたチタン層３２０を含めることもできる。次に、このチタン層３２０の上に白金層３２１を厚さ５０乃至１０００Åまで堆積させる。最後に、白金層３２１の上に厚さ５００乃至１０，０００Åの金の層を堆積させる。
【００５１】
Ｄモードトランジスタ２のゲートなしの領域４４の大きさは、降伏電圧特性の改善のために、Ｅモードトランジスタ１０３のゲートなしの領域とは異なる大きさにすることができる。
【００５２】
Ｄモードゲート凹み３２およびＤモードゲートコンタクト３０の形成のあと、第４のフォトレジスト層３１７を除去し、Ｅモードゲート凹み１１０をさらに形成するプロセスを開始する。図３Ｉを参照すると、第２の誘電体層３０７を覆って第５のフォトレジスト膜３２５を形成する。第５のフォトレジスト膜３２５はＥモードゲート凹み１１０の小周縁下部形成のための開孔３２７を備える。Ｅモードゲート凹み１１０の上部の中には第２の誘電体層３０７が既に堆積ずみであることを考慮して、第１の選択的エッチング工程で第５のフォトレジストマスク３２５の開孔３２７を通じて第２の誘電体層３０７をエッチングし、幅広凹み遷移層２６の上側表面を再び露出させる。第２の選択的エッチング工程は第５のフォトレジストマスク３２５を通じて幅広凹み遷移層２６をエッチングし、エッチストップ層１０９で止まる。この第２の選択的エッチング工程によって、幅広凹み棚状部４６を形成する。棚状部４６は第２の誘電体層３０７の一部で覆われたままになっている。次に、第３の選択的エッチング工程が第５のフォトレジストマスク３２５を通じてエッチストップ層１０９をエッチングし、障壁層１０７で止まる。したがって、図３Ｊに示すとおり、障壁層１０７の上側表面はＤモードゲート凹み１１０の底部で露出する。なお、Ｅモードゲート凹み１１０の形成のプロセスの所要エッチング工程数は、図１のＥモードゲート凹み３６の形成のための上記プロセスよりも少ない。すなわち、図２の多層構造１０５の層数が図１の多層構造５の場合よりも少ないからである。
【００５３】
次に、凹み１１０底部の障壁層１０７の上記露出表面にＥモードゲートコンタクト１１１を形成する。Ｅモードゲートコンタクト１１１を形成する金属層スタックを、第５のフォトレジストマスク３２５の開孔３２７を通じて凹み１１０に堆積させる。
【００５４】
Ｅモードゲートコンタクト１１１形成用に堆積した金属層は、図１および図２のＤモードゲートコンタクト３０形成用および図１のＥモードゲートコンタクトの形成のために堆積した層とは異なる。より詳しく述べると、凹み１１０の底部の障壁層１０７の露出表面に堆積した金属第１層は、一群の金属、すなわち図２のモノリシック集積型ＤモードおよびＥモードＦＥＴデバイス１０１の非晶質化領域１１３を形成するように、選ばれたプロセス条件の下で層１０７の半導体材料で非晶質化する一群の金属から選んだものである。Ｅモードゲートコンタクト１１１の形成の際に障壁１０７の露出した表面に堆積される金属第１層として使える金属としては、例えば、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、オスミウム（ＯＳ）、ロジウム（Ｒｏ）、およびレニウム（Ｒｅ）などを含む。Ｅモードゲートコンタクト１１１の残余の部分を構成するように用いられる材料の後段堆積層は導電性材料、例えば、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、およびこれらの材料の混成物などの導電性材料から選ぶことができる。
【００５５】
Ｅモードゲートコンタクト１１１の最初の金属層の障壁層１０７（図２）の半導体への非晶質化には温度範囲２５０乃至４００℃での熱処理が必要である。温度制御および所定温度でのデバイス保持時間長の制御が、十分に非晶質化した領域１１３の形成のために当初金属が障壁層１０７に均一に変動なくしかも十分に拡散するようにするために必要である。この熱処理は、専用の加熱工程を通じて、またはＤモードトランジスタ２およびＥモードトランジスタ１０３の形成のための通常の後続工程、例えば、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の形成のあとゲート凹み３２および１１０に充填するプラズマ利用の誘電体堆積工程を通じて実施できる。白金の第１層１０７への非晶質化によって、再現性を備え製造可能なトランジスタの製造のための低粒度で層間相互混合のごく少ない導電性層状体が得られるので理想的である。
【００５６】
障壁層１０７を厚さ１５乃至１５００ÅのＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層で形成した構成を示す図３Ｋを参照すると、図２のＥモードゲートコンタクト１１１の形成のための方法は、障壁層１０７の露出表面に白金の第１層を堆積させる工程を含む。白金層３２８の厚さは５乃至５００Åである。次に、白金層３２８の上に厚さ５０乃至１０００Åのチタン層３２９を堆積させる。さらに、チタン層３２９の上に厚さ５０乃至１０００Åの第２のチタン層３３１を堆積させる。最後に、第２のチタン層３３１の上に厚さ５００乃至１０，０００Åの金の層３３３を堆積させる。すなわち、第１層から始めて最後の層に至るＰｔ−Ｔｉ−Ｐｔ−Ａｕ堆積順を用いる。熱処理のあとでは、非晶質化領域１１３が障壁層１０７の上側表面から１０乃至１０００Åの深さまで延びる。したがって、非晶質化領域１１３の下には障壁層１０７の厚さ５乃至５００Åの部分が未反応のＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓとして残る。非晶質化領域１１３を形成する層構成化合物はＰｔＡｓ（ｘ）（ここでｘは０．５乃至２．０）およびＰｔＧａ（ｙ）（ここでｙは０．５乃至３．０）を含み得る。
【００５７】
図３ＫのＥモードゲートコンタクト１１０のＰｔ−Ｔｉ−Ｐｔ−Ａｕ構造の中では、金の層３３３がゲート抵抗を低下させ、その結果このトランジスタの高周波域における性能が改善される。第２の白金層３３１は、チタン層３２９と金層３３３との間の拡散／相互混合障壁として作用する。チタン層３２９は第２の白金層３３１が障壁層１０７の半導体材料との間で固体非晶質化を生じないようにする。
【００５８】
代わりの実施例、すなわちＥモードゲートコンタクト１１１の形成の際に堆積させる第１の金属層が例えばイリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウム、レニウムなど上記以外の金属の一つである代わりの実施例では、非晶質化領域１１３に形成される導電性化合物の層は障壁層１０７の上に初めに堆積させられた特定の金属を含む。障壁層１０７の形成のために選ばれた材料が非晶質化領域１１３の中に形成されることは明らかである。
【００５９】
代わりの実施例では、上に列挙した金属から選んだ複数の非晶質化可能な金属の層をＥモードゲートコンタクト１１１の初めのいくつかの層として順次堆積させる。例えば、図３Ｋについて述べると、障壁層１０７の露出した上側表面に接する白金層３２７を堆積させた後であってチタン層３２９を堆積させる前に、白金層３２７の上側表面にパラジウム層を堆積させることもできる。そのパラジウム層の上にチタン層３２９を堆積させるのである。上述のとおり、これら白金層とパラジウム層とは熱処理により非晶質半導体となって非晶質化領域１１３を形成するが、チタン層３２９は障壁層１０７の中に拡散することはない。複数の非晶質化可能な金属層の選択およびそれらの層の厚さの選択によって、Ｅモードトランジスタの性能を特定の用途に適合させることができる。
【００６０】
Ｅモードゲートコンタクト１１０の形成のあと、第５のフォトレジストマスクを除去する。次に、誘電体層３３５を、図３Ｌに示すとおり、多層構造１０３の全面を覆うように堆積させる。この誘電体層３３５はＤモードゲートコンタクト３０の周りのＤモードゲート凹み３２を充填し、Ｅモードゲートコンタクト１１１の周りのＥモードゲート凹み１１０を充填するとともに、ソースコンタクト３８およびドレーンコンタクト４０を覆う。例えば、この全面を覆う誘電体層３３５は、２５０乃至４００℃の温度範囲でＰＥＣＶＤプロセスを用いて堆積させた窒化シリコンの層で形成できる。上述のとおり、Ｅモードゲートコンタクト１１１の第１の金属層障壁層１０７への拡散は上記堆積膜形成工程の進行中に生じ、それによって非晶質領域１１３が形成される。誘電体層３３５の堆積の進行中にＤモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の周囲のゲートなし領域４４のＤモード凹み３２およびＥモード凹み１１０の底部に微小な空隙が生ずる場合もある。
【００６１】
モノリシック集積型ＤモードＦＥＴ２／ＥモードＦＥＴ１０３デバイスの製造のこれ以降の工程としては、誘電体層３３５を通じたソースコンタクト３８およびドレーンコンタクト４０へのインターコネクト、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１へのインターコネクトの形成工程がある。その工程には慣用のフォトリソグラフィ工程、エッチング工程、金属層堆積工程などを用いることができる。
【００６２】
図４はこの発明のもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１を示す。このＤモード／ＥモードＦＥＴデバイス４０１は図２のデバイス１０１とほぼ同じであり、同一構成要素は同一参照符号で示してある。
【００６３】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイスにおいて、Ｄモードトランジスタ４０２のＤモードゲートコンタクト４３０は、図２のデバイス１０１のＥモードゲートコンタクト１１１と同様の方法、すなわちＤモードゲートコンタクト３２０の形成のために堆積させた材料を多層構造１０５の幅広凹み遷移層２６の上側表面に拡散させ、それによってＤモードゲートコンタクト４３０の下にＤモード非晶質化領域４１３を形成する方法で形成する。Ｄモード非晶質化領域４１３は、幅広凹み遷移層２６の中に完全に入っている最下部（実線で図示）を備えることもでき、その下にあるエッチストップ層１０９まで延びた最下部（点線で図示）を備えることもできる。Ｄモード非晶質化領域４１３の深さはＤモードゲートコンタクト４３０形成用に堆積させた金属第１層の厚さでほぼ制御できるが、所望の性能を達成するように選択する。代わりの実施例では、非晶質化領域４１３は障壁層１０７まで延ばすこともできる。
【００６４】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１は、図２のデバイス１０１の製造のための上述のプロセスを僅かに変形することによって形成することができる。図３Ｆおよび図３Ｇを参照すると、第２の誘電体層３０７を覆って第４のフォトレジストマスク３１７を堆積させる。第１の選択的エッチング工程でこの第４のフォトレジストマスク３１７の開孔３１９を通じて第２の誘電体層３０７をエッチングし、それによってＤモードゲート凹み４３２を形成し幅広凹み遷移層２６の上側表面を露出させる。しかし、図３Ｇの構造を作るための上述の工程以降の工程の説明は省略する。次に、Ｄモードゲートコンタクト４３０を、Ｄモードゲート凹み４３２の中であって幅広凹み遷移層２６の露出した上側表面に、第４のフォトレジストマスク３１７の開孔３１９を通じた一連の金属層の堆積によって形成する。
【００６５】
図２および図３ＫのＥモードゲートコンタクト１１１の場合と同様に、図４のＤモードゲートコンタクト４３０は、幅広凹み遷移層２６の露出表面に第１の金属層、すなわち層２６の半導体材料中に（オプションとしてはエッチストップ層６５中に）、Ｄモードトランジスタ４０２のＤモード非晶質化領域４１３を形成するように、非晶質化する金属から選んだ金属から成る第１の金属層を堆積させることによって形成できる。Ｄモードゲートコンタクト４３０の形成において遷移層２６の露出表面に堆積させる第１の金属層に用い得る金属は、例えば、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｏ）およびレニウム（Ｒｅ）などがある。チタンなどから成る拡散／相互混合障壁層は非晶質化対象の第１の金属層の上に堆積させる。Ｅモードゲートコンタクト１１１の残余部分の形成に用いる上記以降の堆積材料は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、これら材料の複合組合せなどの導電性材料から選ぶことができる。
【００６６】
Ｅモードゲートコンタクト１１１の形成方法の場合と同様に、Ｄモードゲートコンタクト４３０の第１の金属層の遷移層２６への固体非晶質化には温度範囲２５０乃至４００℃における熱処理を要する。その熱処理は、単独の加熱工程を通じて、またはトランジスタ製造過程における後続のプロセスを通じて施すことができる。例えば、Ｄモードゲート凹み４３２およびＥモードゲート凹み１１０を充填する窒化シリコンの堆積のためのＰＥＣＶＤプロセスの期間中にこの熱処理は施される。上述のとおり、Ｄモードゲートコンタクト４３０の形成の際に堆積された第１の金属層が半導体中に非晶質化するように注意する必要がある。Ｄモード非晶質化領域４１３およびＥモード非晶質化領域１１３は単一の熱処理工程で同時に形成することもでき、他のゲートコンタクトの堆積の前に形成することもできる。
【００６７】
上述のとおりエッチストップ層１０９および幅広凹み遷移層が組成の互いに僅かに異なるＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層である場合は、図４のＤモードゲートコンタクト４３０は、Ｄモードゲート凹み４３２の底部にある幅広凹み遷移層２６の露出表面に白金の層を初めに堆積させることによって形成できる。この白金の第１層の厚さは５乃至５００Åである。この白金層の上に厚さ５０乃至１０００Åのチタン層を堆積させる。次に、チタン層の上に厚さ５０乃至１０００Åの第２の白金層を堆積させる。最後に、この第２の白金層の上に厚さ５００乃至１０，０００Åの金の層を堆積させる。すなわち、Ｄモードゲートコンタクト４３０の第１層から始めて最終層に至るまでＰｔ−Ｔｉ−Ｐｔ−Ａｕの順で堆積を行う。Ｄモードゲートコンタクト４３０の白金の第１層が遷移層２６（オプションとしてエッチストップ層）に拡散することによって、ＰｔＡｓ（ｘ）（ここでｘは０．５乃至２．０）およびＰｔＧａ（ｙ）（ここでｙは０．５乃至３．０）などの導電性化合物の層が得られる。
【００６８】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１の特徴は、Ｄモードトランジスタ４０２およびＥモードトランジスタ１０３の両方について、非晶質化領域４１３および１１３とその下にある多層構造１０５の半導体材料との間の界面が埋め込まれていることである。そのために、ゲートなし領域４４並びにＤモードゲート凹み側壁３３およびＥモードゲート凹み側壁３７から生ずる不都合な表面効果を著しく減らすことができ、安定度の高い反復製造可能なＤモードトランジスタ４０２およびＥモードトランジスタ１０３を提供できる。
【００６９】
図５Ａ乃至図５Ｃはこの発明による上記以外のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス５０１Ａ乃至５０１Ｃをそれぞれ示す。これらデバイス５０１Ａ乃至５０１Ｃは図２のデバイス１０１とよく似ており、同一の構成部分は同一の参照数字をつけて示してある。したがって、以下の説明はデバイス５０１Ａ乃至５０１Ｃと図２のデバイス１０１との相違点に絞って行う。
【００７０】
図５Ａを参照すると、Ｄモードゲートコンタクト３０を、図１の場合のように障壁層１０７そのものでなく、エッチストップ層１０９，すなわち障壁層１０７を覆うエッチストップ層１０９の露出した上側表面に接続してある。図５Ｂを参照すると、Ｅモードゲートコンタクト１１１を、図１の場合のように障壁層１０７そのものでなく、障壁層１０７を覆って形成したエッチストップ層１０９の露出した上側表面に接続してある。非晶質化領域１１３はエッチストップ層１０９を貫通して障壁層１０７の中まで延びている。図３を参照すると、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の両方を、図１の場合のように障壁層１０７そのものでなく、障壁層１０７を覆って形成したエッチストップ層１０９の露出表面に接続してある。したがって、Ｄモード／ＥモードＦＥＴデバイス５０１Ａ乃至５０１Ｃの製造では、Ｄモードゲート凹みやＥモードゲート凹み１１０などの形成の過程でエッチストップ層１０９を通じたエッチングの工程を省略することになる。上記ゲートコンタクト３０および１１１を障壁層１０７でなくエッチストップ層１０９の上に形成することによって、トランジスタの電気的特性が特定の用途に望ましい方向に変化する。
【００７１】
図６はこの発明のもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス６０１を示す。このデバイス６０１は図２のデバイス１０１とよく似ており、図２と同じ参照数字で示した同じ構成部分を多く備える。デバイス６０１では、Ｅモードゲート凹み１１０の形成のあとであってＥモードゲートコンタクト１１１の第１の金属層の堆積の前に障壁層１０７の中にイオン打込み領域６０３を形成する。例えば、障壁層１０７にＮ型になるように不純物拡散を施した場合は、イオン打込み領域６０３はＰ型である。Ｅモードゲートコンタクト１１１の金属層の堆積のあとであって上述の熱処理のあと、涙滴型イオン打込み領域６０３の中（全体として同領域の中、または少なくとも部分的に同領域の中）に非晶質化領域１１３を形成する。この構成は、例えば、漏洩電流についての性能を高める。
【００７２】
図７はこの発明のさらにもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス７０１を示す。このデバイス７０１は図２のデバイス１０１とよく似ており、図２と同じ参照数字で示した同じ構成部分を多く備える。これら実施例の間の相違点はデバイス７０１の多層基板７０５ではデバイス１０１の多層基板１０５よりもエピタキシャル層が少ないことである。より詳しく述べると、多層基板７０５は半導体基板１２，それを覆うチャネルおよびスペーサ層１６，およびそれを覆う障壁層１０７を含む。スペーサ層および障壁層１０７はバンドギャップの広い半導体材料で形成する。チャネル層はバンドギャップの狭い半導体材料で形成する。
【００７３】
デバイス７０１のＤモードトランジスタ７０２およびＥモードトランジスタ７０３のソースコンタクト３８およびドレーンコンタクト４０は障壁層１０７の上側表面に形成する。そのあとアニール工程にかけ、ソースコンタクト３８およびドレーンコンタクト４０の金属層がその下の半導体材料と相互混合し、それによってチャネルおよびスペーサ層１６を通じて延びる相互混合領域７０７を形成するようにする。代わりに、ソースコンタクト３８およびドレーンコンタクト４０の金属層の堆積の前にイオン打込み工程を行ってソースコンタクト３８およびドレーンコンタクト４０の下にイオン打込み領域を設けるようにすることもできる。
【００７４】
また、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１も障壁層１０７の上側表面の上に形成する。Ｅモードゲートコンタクト１１１は、熱処理により障壁層１０７に拡散する第１の金属層（複数の層でもあり得る）を備える形で形成し、障壁層１０７の中に非晶質化領域１１３を形成するようにし、それによって埋込みSchottkyコンタクトを形成する。例えば、Ｅモードゲートコンタクト１１１は第１の白金層３２８とともに形成し、その層３２８にチタン層３２９をオーバーレイすることもできる。
【００７５】
この発明の実施例を上に述べてきたが、この発明の範囲はこれらの例に限られない。この明細書で明示したか黙示に留めたかに関わらず、構成、寸法、材料の種類、製造プロセスなどに多様な変形をこの明細書における開示に基づいて導入することができる。
【産業上の利用可能性】
【００７６】
モノリシック集積型エンハンスメントモード／デプリーションモードＦＥＴデバイスの製造コストの低減および安定度の改善を達成できる。
【図面の簡単な説明】
【００７７】
【図１】慣用のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図２】この発明の一つの実施例であるモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの簡略化した側面断面図。
【図３Ａ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｂ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｃ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｄ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｅ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｆ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｇ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｈ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｉ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｊ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｋ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｌ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図４】この発明のもう一つの実施例であるモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの側面断面図。
【図５Ａ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図５Ｂ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図５Ｃ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図６】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図７】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【符号の説明】
【００７８】
１，１０１，４０１，５０１Ａ−５０１Ｃ，６０１，７０１ モノリシック集積型Ｄモード／ＥモードＦＥＴデバイス
２ Ｄ（デプリーション）モードＦＥＴ
３，１０３ Ｅ（エンハンスメント）モードＦＥＴ
５，１０５，７０５ 多層構造
６ アイソレーション領域
１２ 半導体基板
１４ バッファ層
１６ チャネルおよびスペーサ層
１８ Ｅモード障壁層
２０ Ｅモードエッチストップ層
２２ Ｄモード障壁層
２４ Ｄモードエッチストップ層
２６ 幅広凹み遷移層
２８ オームコンタクト層
３０，３４ 金属ゲートコンタクト
３８ 金属ソースコンタクト
４０ 金属ドレーンコンタクト
１０７ 障壁層
１０９ エッチストップ層
１１１ Ｅモードゲートコンタクト
１１３ 非晶質化領域
３０１，３０７ 誘電体層
３０３，３０９，３１３，３１７ フォトレジストマスク
３０５，３１５，３１９ 開孔
【技術分野】
【０００１】
この発明は集積回路の分野の発明であり、より詳しくいうと電界効果トランジスタ（ＦＥＴ）を伴う発明である。
【背景技術】
【０００２】
電界効果トランジスタ、すなわちＦＥＴとして知られる半導体トランジスタは三つの端子、すなわち（１）ソース、（２）ドレーンおよび（３）ゲートの三つの端子を有する。閾値電圧をゲートに印加すると、そのゲートの下の「ゲート領域」と呼ばれる領域で「電界効果」が生ずる。この効果は、上記ゲート領域における電荷の飽和または電荷の枯渇の形をとる。いずれの形になるかはゲート領域の拡散不純物の導電型およびゲート電圧の極性で定まる。電荷の飽和または枯渇により、ゲートの下に、ソースとドレーンとを電気的に接続するチャネルが形成される。ドレーン領域をある電圧にバイアスし、ソース領域をドレーン領域に対して接地電位点に接続するとチャネルが形成され、ドレーン領域とソース領域との間のチャネルを通じて電流が流れる。
【０００３】
多様な種類のＦＥＴの中にエンハンスメントモード（Ｅモード）トランジスタとデプリーションモード（Ｄモード）トランジスタとがある。Ｅモードトランジスタはゲート電圧が零または負極性の場合に非導通となる。したがって、Ｅモードトランジスタは「常時オフ」型トランジスタの種類に入る。Ｅモードトランジスタは、ゲート電圧をソース電圧に対して正極性にすることによって、導通状態になる。これに対して、Ｄモードトランジスタでは、ドレーン領域をある電圧にバイアスし、ソース領域をそのドレーン領域に対して接地電位点に接続すると、ゲート電圧が零であっても導通が起こる。したがって、Ｄモードトランジスタは「常時オン」型トランジスタの種類に入る。Ｄモードトランジスタは、ソース電圧に対してゲート電圧を負極性にすることによって非導通となる。
【０００４】
高周波用に有用な種類のＦＥＴとして、高電子移動度トランジスタ（ＨＥＭＴ）が挙げられる。ＨＥＭＴデバイスはエンハンスメントモードデバイスとしてもデプリーションモードデバイスとしても形成でき、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）などIII−Ｖ属材料で形成されることが多い。
【０００５】
概括的にいうと、ＨＥＭＴデバイスは、障壁層をオーバーレイしたスペーサ層で覆ったチャネル層を備える。そのスペーサ層および障壁層はバンドギャップの広い半導体材料で形成する。一方、チャネル層はバンドギャップの狭い材料で形成する。これら互いに異なる半導体材料の間の接合、すなわちヘテロ接合における伝導帯不連続のために、電子は障壁層からチャネル層にトランジスタの動作中に注入される。これらの電子の動きは、障壁層の比較的広いバンドギャップのために、ヘテロ接合の面と平行な面の中に制限される。これらの電子の動きはＨＥＭＴデバイスのチャネル層の中の方が通常のＦＥＴのチャネル層の中よりも容易に行われる。したがって、ＨＥＭＴデバイスは高速度で低雑音レベルで動作できる。
【０００６】
特定の用途では、直接接続ＦＥＴ論理デバイスなど単一の集積回路にＤモードトランジスタとＥモードトランジスタとをモノリシックに形成するのが望ましい。図１は、多層構造でＥモードトランジスタ３とモノリシックに集積したＤモードトランジスタ２を含む慣用のモノリシック集積回路型Ｄモード／Ｅモードトランジスタ１を示す。この特定の例では、Ｄモードトランジスタ２およびＥモードトランジスタ３はいずれも不正形高電子移動度トランジスタ（ｐＨＥＭＴ）として周知のＨＥＭＴである。図示を容易にするためにＤモードトランジスタ２およびＥモードトランジスタ３を互いに横に隣接配置した形で図示してあるが、これらＤモードトランジスタ２およびＥモードトランジスタ３は集積回路中の互いに異なる領域に互いに離して配置することもできる。
【０００７】
多層構造５は未拡散ＧａＡｓで構成した半導体基板１２を備える。半導体基板１２の上に、バッファ層１４，チャネルおよびスペーサ層１６，Ｅモード障壁層１８，Ｅモードエッチストップ層２０，Ｄモード障壁層２２，Ｄモードエッチストップ層２４，幅広窪み遷移層２６，およびオームコンタクト層２８などの多様なエピタキシャル層を形成する。なお、二つの障壁層と二つのエッチストップ層とが設けてあることに注意されたい。
【０００８】
Ｄモードトランジスタ２およびＥモードトランジスタ３の各々は、オームコンタクト層２８の上側表面に金属のソースコンタクト３８と金属のドレーンコンタクト４０とを備える。また、これらトランジスタの各々は、打込みイオンの中空カラムの中に電気的に分離されており、図ではトランジスタ２および３を取り囲む分離層６として示してある。トランジスタ２および３の各々の周りの分離領域６の側壁はオーム接触層２８の上側表面からバッファ層１４を貫通して下向きに延びている。
【０００９】
トランジスタ２および３の両方のソース端子とドレーン端子との間には、それらトランジスタ２および３の金属ゲートコンタクトがある。これら金属ゲートコンタクト３０および３４は、オームコンタクト層９０の上面から多層基板５の中の方に向かって延びるＤモードゲート凹み３２およびＥモードゲート凹み３６の中にそれぞれ設けてある。これらＤモードゲートコンタクト３０およびＥモードゲートコンタクト３４は、オームコンタクト層９０よりも垂直方向に低い位置で多層構造５の内側半導体層の互いに異なる一つにそれぞれ接続してある。
【００１０】
より詳細に述べると、Ｄモードトランジスタ２のＤモードゲートコンタクト３０はＤモードゲート凹み３２の中でＤモード障壁層２２の上側表面に接続する。Ｄモードゲート凹み３２の半導体側壁３３は、オームコンタクト２８の上側表面からＤモード障壁層２２に向かって内向きにテーパ状になっている。また、側壁３３は、凹み遷移層２６の上側表面で広い棚状部４６を形成するように、階段状になっている。この棚状部４６はＤモードトランジスタ２の降伏電圧を高めるためのものである。
【００１１】
同様に、Ｅモードトランジスタ３の金属ゲートコンタクト３４はＥモードゲート凹み３６の中のＥモード障壁層１８の上側表面に接続してある。Ｅモードゲート凹み３６の半導体側壁３７もオームコンタクト２８の上側表面からＤモード障壁層２２に受かって内向きにテーパを形成する。また、側壁３７も、凹み遷移層２６の上側表面で広い棚状部４６を形成するように、階段状になっている。この棚状部４６はＥモードトランジスタ３の降伏電圧を高めるためのものである。
【００１２】
図１に示すとおり、Ｅモードゲート凹み３６およびＥモードゲートコンタクト３４は、Ｄモードゲート凹み３２およびＤモードゲートコンタクト３０よりも垂直方向に深く延びている。すなわち、Ｅモードゲートコンタクト３４の接続先のＥモード障壁層２８がＤモード障壁層２２およびＥモードエッチストップ層２０よりも下で接続されているからである。
【００１３】
階段状のＤモードゲート凹み３２を形成するためには、複数のフォトリソグラフィ工程およびエッチング工程、すなわち（１）第１のフォトレジスタマスクを通じてオームコンタクト層２８をエッチングし幅広凹み遷移層２６でエッチングを止める第１の選択的エッチング工程、（２）第２のフォトレジストマスクを通じて凹み遷移層２６をエッチングしＤモードエッチストップ層２４でエッチングを止める第２の選択的エッチング工程、および（３）Ｄモードエッチストップ層２４を第２のフォトレジストマスクを通じてエッチングしＤモード障壁層２２でエッチングを止める第３の選択的エッチング工程を含む複数のフォトリソグラフィ工程およびエッチング工程が必要である。
【００１４】
同様に、Ｅモードゲート凹み３６を形成するには、（１）オームコンタクト層２８を第１のフォトレジストマスクを通じてエッチングし幅広凹み遷移層２６でエッチングを止める第１の選択的エッチング工程、（２）幅広凹み遷移層２６を第２のフォトレジストマスクを通じてエッチングしＤモードエッチストップ層２４でエッチングを止める第２の選択的エッチング工程、（３）Ｄモードエッチストップ層２４を上記第２のフォトレジストマスクを通じてエッチングしＤモード障壁層２２でエッチングを止める第３の選択的エッチング工程、（４）Ｄモード障壁層２２を上記第２のフォトレジストマスクを通じてエッチングし、Ｅモードエッチストップ層２０でエッチングを止める第４の選択的エッチング工程、および（５）Ｅモードエッチストップ層２０を第２のフォトレジスト層を通じてエッチングし、Ｅモード障壁層１８でエッチングを止める第５の選択的エッチング工程を含む複数のフォトリソグラフィ工程およびエッチング工程が必要である。
【００１５】
Ｄモードトランジスタ２のゲートコンタクト３０およびＥモードトランジスタ３のゲートコンタクト３４はそれぞれ同じ構成を備え、いくつかの金属層、すなわち、（１）障壁層２２および１８の表面とそれぞれ接触したチタン（Ｔｉ）の薄い第１の層、（２）そのＴｉ層の上に設けた白金（Ｐｔ）の薄い第２層、および（３）そのＰｔ層の上に設けた比較的厚い金（Ａｕ）の層を含むいくつかの金属層から成る。ソースコンタクト３８およびドレーンコンタクト４０もいくつかの金属層、すなわち（１）オームコンタクト層２８の上側表面と接触させてある金（Ａｕ）の第１層、（２）その金の層の上に設けたニッケル（Ｎｉ）の第２層、（３）そのＮｉ層の上に設けたゲルマニウム（Ｇｅ）の第３層およびＧｅ層の上の金の第４層を含むいくつかの金属層で形成する。
【００１６】
Ｄモードゲート凹み３２およびＥモードゲート凹み３６は、通常は金属ゲートコンタクト３０および３４の周りの誘電体で充填する。その誘電体は二酸化シリコンまたは窒化シリコンで構成できる。金属インターコネクトをゲートコンタクト３０および３４，ソースコンタクト３８，およびドレーンコンタクト４０に接続して、Ｄモードトランジスタ２およびＥモードトランジスタ３を完全な形にする。
【００１７】
図１に示した慣用のモノリシック集積型Ｅモード／Ｄモードトランジスタにはいくつかの問題がある。まず、多層構造５は、二つのエッチストップ層２０および２４，並びに二つの障壁層１８および２２など複数の半導体層を含む。これら層の数が多いほど、多層構造５の製造コストおよび複雑さは高まる。トランジスタ製造プロセスに余分のコストがかかりプロセスもそれだけ複雑になる。例えば、図１のＥモードゲート凹み３６の形成プロセスには少なくとも五つの選択的エッチング工程を伴う。
【００１８】
また、Ｅモードトランジスタ３の製造に必要なＥモードエッチストップ層２０はＤモードトランジスタ２のＤモードゲートコンタクト３０および障壁層２２の下にある。多層構造５の種々のエピタキシャル層の厚さに関する製造時の許容誤差はエピタキシャル成長装置では５％に達するので、Ｄモードトランジスタ２の下の多層構造５の構成にばらつきが生ずる。しかし、Ｅモードエッチストップ層２０の位置のばらつきは、Ｄモードトランジスタ２の性能がウェーハごとにばらつくという結果を招来する。さらに、Ｄモードゲートコンタクト３０の下にＥモードエッチストップ２４が位置するために、界面欠陥、界面凹凸、不均一性、伝導帯および価電子帯のオフセット、材料抵抗率のばらつきなどの不都合な状態が生ずる。このような状態が生ずる結果、Ｄモードトランジスタ２の性能は低下する。
【００１９】
慣用の構造ではＥモードトランジスタ３の性能は損なわれる。例えば、Ｄモード障壁層２２を通じたエッチング工程でエッチングがＥモードエッチストップ層２０まで確実に届くようにするためにある程度のオーバーエッチングが必要になる。そのオーバーエッチングの段階では、垂直方向のエッチングは、Ｅモードエッチストップ層２０に対するエッチャントの選択性のために、緩やかに進行する。一方、Ｄモード障壁層２２を通じた横方向のエッチングは弱められることなく進行する。その結果、Ｅモードエッチストップ層２０の露出表面における部分的に完成したＥモードゲート凹み３６の周縁が所望の大きさよりも大きくなる。したがって、Ｅモードエッチストップ層５０を通じた後続のエッチング工程が、Ｅモード障壁層１８の上側表面を所望値よりも大きく露出させる。Ｅモードゲートコンタクト３４はＥモードゲート凹み３６の中のＥモード障壁層１８の露出した上側表面を部分的に覆うだけであるから、Ｅモード障壁層１８の表面にゲートなしの部分４４が生ずる。ゲートなしの領域の範囲を制御することは困難である。すなわち、エピタキシャル層の厚みにばらつきがあり、エッチング進行が各部の大きさに左右されるからである。
【００２０】
半導体側壁３７およびＥモードゲート凹み３６のゲートなしの領域４４の表面の面積が比較的大きいことも問題を伴う。これらの表面は空気に露出しているために酸化物に覆われているが、規則的な結晶格子の急峻な終端に起因する界面トラップおよび欠陥を伴い、そのためにダングリングボンド、欠陥および表面状態が生ずる。この表面状態はその下に位置する半導体材料の電荷キャリアを枯渇させ、Ｅモードトランジスタ３がＥモードゲートコンタクト３４への印加ゲート電圧の値と無関係に恒常的に実効的オフ状態に陥る原因となり得る。
【００２１】
【特許文献１】ＵＳＰ ６ １４４ ０４８
【特許文献２】ＵＳＰ ５ １１６ ７７４
【特許文献３】ＵＳＰ ６ ４５２ ２２１
【発明の開示】
【発明が解決しようとする課題】
【００２２】
したがって、モノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスを提供する新たな手法が求められている。
【課題を解決するための手段】
【００２３】
この発明はモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスおよびそれらデバイスの製造方法にある。
【００２４】
一つの実施例では、このモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスは、一つの基板の中にＤモードトランジスタとＥモードトランジスタとを含む。この基板は複数の半導体層、すなわちチャネル層と、その層にオーバーレイした障壁層と、その障壁層の上にオーバーレイしたエッチストップ層と、そのエッチストップ層にオーバーレイしたオームコンタクト層とを含む複数の半導体層を含む。これらＤモードトランジスタおよびＥモードトランジスタのソースコンタクトおよびドレーンコンタクトを上記オームコンタクト層に接続する。またＤモードトランジスタおよびＥモードトランジスタのゲートコンタクトを障壁層の上側表面に接続する。Ｅモードゲートコンタクトの下であって障壁層の中には、非晶質化した領域、すなわち金属層を障壁層の半導体に拡散させることによって形成した少なくとも一つの導電性化合物の層を含む非晶質化領域がある。この非晶質化した領域が障壁層の下側半導体部との間でSchottkyコンタクトを形成する。
【００２５】
したがって、この例のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスは、ＤモードゲートコンタクトおよびＥモードゲートコンタクトの両方の接続を受ける一つの障壁層と、一つのエッチストップ層とを含む。したがって、この多層基板の構造は単純化され、トランジスタの製造がより容易で安価になる。また、ＤモードトランジスタおよびＥモードトランジスタの性能が改善される。Ｄモードトランジスタの信頼性は慣用のものよりも高くなり再現性も高くなる。すなわち、慣用のデバイスのＥモード特有のエッチストップ層並びにＤモードゲートコンタクトおよびＤモード障壁層の下にあった障壁層が除去されているからである。また、Ｅモードゲートコンタクトと障壁層の半導体材料との間のSchottkyコンタクトが障壁層の上側表面の下に埋め込まれているので、Ｅモードトランジスタの性能が改善される。そのために、表面状態に起因するリスクが大幅に軽減される。
【００２６】
もう一つの実施例では、Ｄモードトランジスタのゲートコンタクトを、Ｅモードゲートコンタクトの接続先である同じ障壁層に接続せず、オーバーレイした半導体層に接続する。このＤモードコンタクトは、Ｅモードゲートコンタクトと同様に、Ｄモードゲートコンタクトの金属第１層が半導体層に拡散できる形で形成し、それによってその半導体層の下側部分との間でSchottkyコンタクトを形成するＤモード非晶質化領域を形成する。この実施例でも、上記ゲートなしの領域およびゲート凹部側壁におけるダングリングボンド、欠陥および表面状態に起因するリスクが軽減されるので、トランジスタの性能が改善される。
【００２７】
この発明の上述の側面およびそれら以外の側面は、添付図面を参照した実施例の次の説明からよりよく理解されよう。なお、図面において、同一の構成部分は複数の図に跨って同一の参照数字で表し、それら構成部分の重複説明は省略する。
【発明の効果】
【００２８】
モノリシック集積型ＥモードＦＥＴ／ＤモードＦＥＴデバイスの性能を改善し、この種デバイスの費用効率を高める。
【発明を実施するための最良の形態】
【００２９】
この発明は、ＤモードＦＥＴおよびＥモードＦＥＴの両方を含む集積回路、並びにその集積回路を製造する方法を含む。この発明によって形成したモノリシック集積型ＤモードＦＥＴおよびＥモードＦＥＴは、例えば、疑似モルフィック高電子移動度トランジスタ（ｐＨＥＭＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、不純物モジュレーション拡散ＦＥＴ（ＭＯＤＦＥＴ）、メタモルフィック高電子移動度トランジスタ（ｍＨＥＭＴ）、ヘテロ接合絶縁ゲートＦＥＴ（ＨＦＥＴ）などであり得る。これらのデバイスは、例えば、ＧａＡｓ（ガリウム砒素）ベースの材料（ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＧａＮＰ、ＡｌＧａＳｂなど）、ＩｎＰ（インジウム燐）ベースの材料（ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＳｂ、ＩｎＡｓなど）およびＳｉおよびＧｅ（シリコンおよびゲルマニウム）ベースの材料（Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＯ２，ＳｉＣ、サファイアなど）、またはＧａＮ（窒化ガリウム）ベースの材料（ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＳｉＣ、Ｓｉ、サファイアなど）を用いて形成できる。
【００３０】
図２はこの発明の第１の実施例であるモノリシック集積型ＤモードＦＥＴおよびＥモードＦＥＴデバイス１０１を示す。この例において、Ｄモードトランジスタ２およびＥモードトランジスタ１０３は多層構造１０５の中に形成したｐＨＥＭＴである。Ｄモードトランジスタ２をＥモードトランジスタ１０３の横に隣接して示してあるが、これら二つのトランジスタは横方向に隣接している必要はなく、単一の集積回路であるデバイス１０１の互いに異なる場所に配置することもできる。これらトランジスタ２および１０３をアイソレーション領域６で分離している。
【００３１】
図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイス１０１は、図１に示したデバイス１と次の点、すなわち図１の慣用の構成が二つのエッチストップ層２０および２４並びに二つの障壁層１８および２２を備えているのに対して、多層構造１０５の中に単一のエッチストップ層１０９および単一の障壁層１０７だけを備えている点で異なっている。Ｄモードゲートコンタクト３０およびＤモード障壁層２２（図１）の下にあったＥモードエッチストップ層２０を除いたことによって、層の厚さのばらつきに起因するＤモードトランジスタ２の上述の問題を解消する。また、図１の慣用のデバイスに比べて、図２のデバイス１０１の多層構造１０５の複雑性および製造コスト、並びにＥモードゲート凹み３６形成に要するエッチング工程の数を減らしている。
【００３２】
デバイス１０１の多層構造１０５の半導体層の数の削減のために、まず図２のＥモードゲートコンタクト１１１の金属層を図１のＥモードゲートコンタクト２３の場合とは異なる金属の組合せを用いて形成する。以下により詳細に述べるとおり、Ｅモードゲートコンタクト１１１は、Ｅモードゲート凹み１１０の中の障壁層１０７の露出した上側表面に接触させて配置した金属第１層が制御状態で一様に障壁層１０７の半導体材料の中に拡散するように構成する。この金属層材料の障壁層１０７への拡散の際に、固体相互作用により、障壁層１０７の半導体材料との間でSchottkyコンタクトを構成する低粒度で一様な層状で導電性の化合物層が形成される。この拡散利用の非晶質化手法は、図１のＥモードトランジスタ３のＥモード凹み部のゲートなし領域４４および半導体側壁３４に伴う上述の問題を解消する。すなわち、非晶質化領域１１３と障壁層１０７との間の界面が多層構造１０５の中に埋め込まれているからである。したがって、Ｅモードトランジスタ１０３のゲートなし領域４４およびＥモードゲート凹み側壁３７で生じ得る有害な表面効果は図１のＥモードトランジスタ３の場合に比べて大幅に削減され、安定した特性で再現性の優れたＥモードトランジスタ１０３の実現を可能にする。非晶質化領域１１３の非晶質化材料の深さの制御は、非晶質化を受ける堆積金属第１層の種類および厚さ、反応の開始、継続および完結のためのプロセスパラメータに左右される。
【００３３】
図２のデバイス１０１の製造方法を例示すると、その方法は、多層構造１０５を含むパターニングを施す前のウェーハを準備することで開始する。多層構造１０５は複数のエピタキシャル層をオーバーレイした半導体基板を含む。多層構造１０５は上述の多様な材料系の中の半導体材料で形成する。エピタキシャル層の数および種類は多様である。これらのエピタキシャル層は、慣用の分子ビームエピタキシィ（ＭＢＥ）法、化学蒸着（ＭＯＣＶＤ）法などを用いて成長させる。
【００３４】
例示のために、ＧａＡｓベースの材料系の中の多層基板１０５について述べる。一つの実施例では、多層構造１０５の半導体基板１２は拡散処理前のＧａＡｓで構成する。この基板１２の上側表面にバッファ層１４を成長させる。バッファ層１４は基板１２の上のバルクＧａＡｓ層で形成し、その上にＧａＡｓ層とＡｌｘＧａ（１−ｘ）Ａｓ層とを交互に重ねたオプションの超格子を設ける。バッファ層１４では、バルクＧａＡｓ層の厚さ（すなわち図２の中の上下方向の高さ）は１００乃至１００００Åである。この超格子の中のＧａＡｓ層の厚さは１５乃至５００Åである。超格子の中のＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層の厚さは１５乃至５００Åである。このＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓのｘの値は０．０乃至０．５にできる。バッファ層１４の中のＧａＡｓ層とＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層との交互重ね合わせの回数は５乃至５０である。バッファ層１４の中の層は、考慮外の不純物拡散、僅かにｐ型拡散または僅かにｎ型拡散を通常受ける。上記超格子は、通常はＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層で終端を形成するがこれは必要条件ではない。
【００３５】
バッファ層１４の形成のあと、チャネルおよびスペーサ層１６を成長させる。チャネルはＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓで構成され、この化合物で（ｙ）は通常０．１０乃至０．５０である。チャネルの厚さは５０乃至２００Åである。チャネル層は通常は不純物拡散を施さず、均一な組成を備える。他の実施例では、チャネル層の中を不均一組成にし、例えば、インジウム含有率に傾斜状または段階的変化を与え、意図的に不純物拡散を施すこともできる。チャネル層はバンドギャップの小さい半導体材料で構成する。
【００３６】
スペーサ層は通常厚さ１５乃至６０Åとし、Ａｌ（ｘ）Ｇａ（１−ｘ）Ａｓ（ここで（ｘ）は０．０乃至０．５とする）で構成する。スペーサ層には通常は不純物拡散を施さない。実施例によっては、スペーサ層にＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料（ここで（ｚ）は０．４乃至０．６とする）を用いる。スペーサ層はＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓチャネル層に対して大きいバンドオフセットを生ずる材料で構成する。このバンドオフセットはチャネル層に転送される電荷を閉じ込める作用をもたらす。ＧａＡｓ利用のデバイスの中では、チャネル層に転送される電荷キャリアは正孔よりも電子であるほうが好ましい。チャネル層の中の電子移動度および電子速度は正孔の移動度および正孔速度よりもずっと大きい。移動度および速度の向上は、トランジスタの動作周波数および利得の最大値の改善に反映される。チャネル層やスペーサ層の中にドーパントが含まれる事態は一般に避ける。すなわち、それら不純物が散乱サイトを生じて電荷キャリアの移動度および速度を損なうからである。ドーパントの存在に起因する電荷キャリアの散乱は、エネルギーの転移および損失に伴って電荷キャリアの移動度および速度を低下させる。
【００３７】
一つの実施例では、厚さ６０Å以下の一つの単一層であるシリコンドーパント層を、チャネル層−スペーサ層界面の反対側のスペーサ層界面におけるチャネル層の片面または両面に成長させる。ドーパントシートキャリア濃度は通常は０．０乃至６．０Ｅ１２ｃｍ−２とする。エピタキシャル層構造の成長の進行に伴って、これらのドーパント層からの電荷がチャネル層に移送される。
【００３８】
チャネル層およびスペーサ層１６を上側シリコンドーパント層を含めて形成したあと、障壁層１０７を成長させる。障壁層１０７はバンドギャップの大きい半導体材料、例えばＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓで構成する。この材料は不純物拡散を施さないままでもドーピングレベル０．０乃至１Ｅ１８ｃｍ−３で不純物拡散したものでもよい。この化合物の（ｘ）の値は０．０乃至０．８０とする。また、厚さは１５乃至１５００Åとする。アルミニウム含有率の大きいＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓの表面酸化の防止のために、薄いＧａＡｓ層をＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層の上側表面に合体させることもできる。実施例によっては、障壁層１０７にＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料（ここで（ｚ）は０．４乃至０．６，厚さは１５乃至１５００Å）を用いることもできる。
【００３９】
エッチストップ層１０９を障壁層１０７の上側表面に堆積させる。この層１０９はＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ（ここで（ｚ）は０．４乃至０．６）で構成できる。また、この層１０９は不純物拡散を施さないままでも、ドーピングレベル０．０乃至１Ｅ１８ｃｍ−３で不純物拡散してもよい。Ｉｎ（ｚ）Ｇａ（１−ｚ）Ｐ材料は秩序状態のものでも無秩序状態のものでも差し支えない。Ｉｎ（ｚ）Ｇａ（１−ｚ）Ｐ層の厚さは１０乃至１００Åとすることができる。
【００４０】
障壁層１０７をＩｎ（ｚ）Ｇａ（１−ｚ）Ｐ層で構成した実施例では、エッチストップ層１０９をＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層（ここで（ｘ）は０．０乃至０．８０，厚さは１０乃至１００Å）で構成できる。
【００４１】
幅広凹み遷移層２６をエッチストップ層１０９の上側表面に成長させる。この遷移層２６はＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ（ここで（ｘ）は０．０乃至０．８）で構成する。この層の厚さは５０乃至５００Åとする。
【００４２】
多層構造１０５のエピタキシャル層スタックの最後の層はオームコンタクト層２８である。このオームコンタクト層１０５はＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓ層で構成する（ここで（ｙ）は０．０乃至１．０）。この層の厚さは５０乃至１０００Åである。この層のドーピングレベルはできるだけ高くするが、この層の中におけるドーパントの固体溶解度によって制限される。ドーパント濃度は１Ｅ１７乃至１Ｅ２０ｃｍ−３である。
【００４３】
多層構造１０５の形成のあと、この多層構造１０５の上にモノリシック集積型Ｄモードトランジスタ２およびＥモードトランジスタ１０３を形成する。これらＤモードトランジスタ２およびＥモードトランジスタ１０３の製造方法の工程は、（１）オームコンタクト層２８の上にソースコンタクト３８およびドレーンコンタクト４０を形成する工程、（２）Ｄモードゲート凹み３２を形成し、次にＤモードトランジスタ２のＤモードゲートコンタクト３０を形成する工程、（３）Ｅモードゲート凹み１１０を形成し、次にＥモードトランジスタ１０３のＥモードゲートコンタクト１１１を形成する工程、（４）Ｄモードトランジスタ２およびＥモードトランジスタ１０３をそれぞれ形成する工程、（５）Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１の周囲のＤモードゲート凹み３２およびＥモードゲート凹み１１０を誘電体材料で充填する工程、および（６）ソースコンタクト３８およびドレーンコンタクト４０へのインターコネクト、並びにＤモードゲートコンタクト３０およびＥモードゲートコンタクト１１１へのインターコネクトを形成する工程を含む。これら工程の順序は変えることができ、組合せ可能な工程もある。エッチング工程にはドライエッチングもウェットエッチングも用いることができる。
【００４４】
例示のための一つのプロセスでは、図３Ａに示すとおり、多層構造１０５のオームコンタクト層９０の表面を第１の誘電体層３０１で全面的にオーバーレイする。この誘電体層３０１は、プラズマＣＶＤ装置を用いて堆積した二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ２Ｎ３）の層で構成できる。
【００４５】
次に、この第１の誘電体層３０１を覆って、慣用のリソグラフィ装置およびフォトレジスト／現像剤の利用により、第１のフォトレジストマスク３０３を形成する。図３Ｂに示すとおり、第１のフォトレジスト層３０３は、Ｄモードゲート凹み３２およびＥモードゲート凹み１１０の両方の上側の大きい周縁部を形成するための比較的大きい周縁の開孔３０５を備える。第１のフォトレジストマスク３０３の開孔３０５を通じて第１の誘電体層３０１に第１の選択的エッチング工程でエッチングを施し、オームコンタクト層２８で止める。次に、上記フォトレジストマスク３０３を通じてオームコンタクト層２８に第２の選択的エッチング工程でエッチングを施し、それによってＤモードゲート凹み３２およびＥモードゲート凹み１１０の上側の大周縁部分を形成する。次に、第１のフォトレジストマスク３０３および第１の誘電体層３０１を除去して図３Ｃの構造を得る。
【００４６】
次に、ＰＥＣＶＤプロセスにより堆積させた二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ２Ｎ３）で構成できる上記第２の誘電体層３０７をオームコンタクト層２６の上に堆積させる。図３Ｄに示すとおり、この第２の誘電体層３０７は多層構造１０５の上側表面を全面的に覆い、それによって、部分的に形成ずみのＤモード凹み３２およびＥモードゲート凹み１１０を充填し、広い凹み遷移層２６の露出した上側表面を覆う。次に、第２のフォトレジストマスク３０９を第２の誘電体層３０７の上に形成する。第２のフォトレジストマスク３０９は慣用のイオン打込み装置によりイオン打込みを行うための開孔３１１を含む。このイオン打込み工程により、Ｄモードトランジスタ２およびＥモードトランジスタ１０３をそれぞれ形成する予定の領域を取り囲むアイソレーション領域６を形成する。トランジスタ２および１０３のアイソレーションは慣用のトレンチによるアイソレーション手法で構成することもできる。
【００４７】
次に第２のフォトレジストマスク３０９を除去して、図３Ｅに示すとおり、第３のフォトレジスタマスク３１３を第２の誘電体層３０７を覆って形成する。第３のフォトレジストマスク３１３は、ソースコンタクト３８およびドレーンコンタクト４０を形成するように金属層を堆積するための開孔３１５を備える。ソースコンタクト３８およびドレーンコンタクト４０は、いくつかの互いに相続く金属層、すなわち（１）オームコンタクト層２８の上側表面と接触している金（Ａｕ）の第１層、（２）その金の層の上のニッケル（Ｎｉ）から成る第２層、（３）Ｎｉ層の上のゲルマニウムの第３層、および（４）Ｇｅ層の上の金（Ａｕ）の第４層を含む金属層を備える。そのあと高温アニール工程にかけ、ソースコンタクト３８およびドレーンコンタクト４０の金属層を、図３Ｆに示すとおり、オームコンタクト層２８の半導体材料と混合させる。
【００４８】
次に、上記第３のフォトレジストマスク３１３を除去し、Ｄモードゲート凹み２をさらに形成するプロセスを開始する。図３Ｇに示すとおり、第２の誘電体層３０７を覆って第４のフォトレジストマスク３１７を形成する。第４のフォトレジストマスク３１７はＤモードゲート凹み３２の小周縁下部形成のための開孔３１９を備える。Ｄモードゲート凹み３２の上部の中に第２の誘電体層３０７が既に堆積されていることを考慮して、その誘電体層３０７を第４のフォトレジストマスク３１７の開孔３１９を通じて第１の選択的エッチング工程でエッチングし、幅広凹み遷移層２６の上側表面を再び露出させる。次に、第２の選択的エッチング工程で第４のフォトレジストマスク３１７を通じて幅広凹み遷移層をエッチングし、そのエッチング工程はエッチストップ層１０６で止まる。この第２の選択的エッチング工程で幅広凹み棚状部４６を形成する。この棚状部４６は第２の誘電体層３０７の一部によって覆われた状態に留まる。次に、第３の選択的エッチング工程で第４のフォトレジストマスク３１７を通じてエッチストップ層１０９をエッチングし、そのエッチングは障壁層１０７で止まる。したがって、障壁層１０７の上側表面はＤモードゲート凹み３２のテーパ状の階段状部底部で露出する。
【００４９】
Ｄモードゲートコンタクト３０をＤモードゲート凹み３２の底部の障壁層１０７の上記露出した上側表面に形成する。このＤモードゲートコンタクト３０は、障壁層１０７の露出表面に第４のフォトレジストマスク３１７の開孔３１９を通じて堆積させたチタンの第１の薄層を含む。上記以外の多様な導電性材料、例えばタングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）およびこれら材料の混合物などを上記チタン層の上に堆積させることもできる。追加のチタン層をＤモードゲートコンタクト３０形成用金属層スタックに含めることもできる。
【００５０】
例えば、図３Ｈに示すとおり、Ｄモードゲートコンタクト３０に、障壁層１９７の上記露出表面に厚さ５０乃至１０００Åで堆積させたチタン層３２０を含めることもできる。次に、このチタン層３２０の上に白金層３２１を厚さ５０乃至１０００Åまで堆積させる。最後に、白金層３２１の上に厚さ５００乃至１０，０００Åの金の層を堆積させる。
【００５１】
Ｄモードトランジスタ２のゲートなしの領域４４の大きさは、降伏電圧特性の改善のために、Ｅモードトランジスタ１０３のゲートなしの領域とは異なる大きさにすることができる。
【００５２】
Ｄモードゲート凹み３２およびＤモードゲートコンタクト３０の形成のあと、第４のフォトレジスト層３１７を除去し、Ｅモードゲート凹み１１０をさらに形成するプロセスを開始する。図３Ｉを参照すると、第２の誘電体層３０７を覆って第５のフォトレジスト膜３２５を形成する。第５のフォトレジスト膜３２５はＥモードゲート凹み１１０の小周縁下部形成のための開孔３２７を備える。Ｅモードゲート凹み１１０の上部の中には第２の誘電体層３０７が既に堆積ずみであることを考慮して、第１の選択的エッチング工程で第５のフォトレジストマスク３２５の開孔３２７を通じて第２の誘電体層３０７をエッチングし、幅広凹み遷移層２６の上側表面を再び露出させる。第２の選択的エッチング工程は第５のフォトレジストマスク３２５を通じて幅広凹み遷移層２６をエッチングし、エッチストップ層１０９で止まる。この第２の選択的エッチング工程によって、幅広凹み棚状部４６を形成する。棚状部４６は第２の誘電体層３０７の一部で覆われたままになっている。次に、第３の選択的エッチング工程が第５のフォトレジストマスク３２５を通じてエッチストップ層１０９をエッチングし、障壁層１０７で止まる。したがって、図３Ｊに示すとおり、障壁層１０７の上側表面はＤモードゲート凹み１１０の底部で露出する。なお、Ｅモードゲート凹み１１０の形成のプロセスの所要エッチング工程数は、図１のＥモードゲート凹み３６の形成のための上記プロセスよりも少ない。すなわち、図２の多層構造１０５の層数が図１の多層構造５の場合よりも少ないからである。
【００５３】
次に、凹み１１０底部の障壁層１０７の上記露出表面にＥモードゲートコンタクト１１１を形成する。Ｅモードゲートコンタクト１１１を形成する金属層スタックを、第５のフォトレジストマスク３２５の開孔３２７を通じて凹み１１０に堆積させる。
【００５４】
Ｅモードゲートコンタクト１１１形成用に堆積した金属層は、図１および図２のＤモードゲートコンタクト３０形成用および図１のＥモードゲートコンタクトの形成のために堆積した層とは異なる。より詳しく述べると、凹み１１０の底部の障壁層１０７の露出表面に堆積した金属第１層は、一群の金属、すなわち図２のモノリシック集積型ＤモードおよびＥモードＦＥＴデバイス１０１の非晶質化領域１１３を形成するように、選ばれたプロセス条件の下で層１０７の半導体材料で非晶質化する一群の金属から選んだものである。Ｅモードゲートコンタクト１１１の形成の際に障壁１０７の露出した表面に堆積される金属第１層として使える金属としては、例えば、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、オスミウム（ＯＳ）、ロジウム（Ｒｏ）、およびレニウム（Ｒｅ）などを含む。Ｅモードゲートコンタクト１１１の残余の部分を構成するように用いられる材料の後段堆積層は導電性材料、例えば、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、およびこれらの材料の混成物などの導電性材料から選ぶことができる。
【００５５】
Ｅモードゲートコンタクト１１１の最初の金属層の障壁層１０７（図２）の半導体への非晶質化には温度範囲２５０乃至４００℃での熱処理が必要である。温度制御および所定温度でのデバイス保持時間長の制御が、十分に非晶質化した領域１１３の形成のために当初金属が障壁層１０７に均一に変動なくしかも十分に拡散するようにするために必要である。この熱処理は、専用の加熱工程を通じて、またはＤモードトランジスタ２およびＥモードトランジスタ１０３の形成のための通常の後続工程、例えば、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の形成のあとゲート凹み３２および１１０に充填するプラズマ利用の誘電体堆積工程を通じて実施できる。白金の第１層１０７への非晶質化によって、再現性を備え製造可能なトランジスタの製造のための低粒度で層間相互混合のごく少ない導電性層状体が得られるので理想的である。
【００５６】
障壁層１０７を厚さ１５乃至１５００ÅのＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層で形成した構成を示す図３Ｋを参照すると、図２のＥモードゲートコンタクト１１１の形成のための方法は、障壁層１０７の露出表面に白金の第１層を堆積させる工程を含む。白金層３２８の厚さは５乃至５００Åである。次に、白金層３２８の上に厚さ５０乃至１０００Åのチタン層３２９を堆積させる。さらに、チタン層３２９の上に厚さ５０乃至１０００Åの第２のチタン層３３１を堆積させる。最後に、第２のチタン層３３１の上に厚さ５００乃至１０，０００Åの金の層３３３を堆積させる。すなわち、第１層から始めて最後の層に至るＰｔ−Ｔｉ−Ｐｔ−Ａｕ堆積順を用いる。熱処理のあとでは、非晶質化領域１１３が障壁層１０７の上側表面から１０乃至１０００Åの深さまで延びる。したがって、非晶質化領域１１３の下には障壁層１０７の厚さ５乃至５００Åの部分が未反応のＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓとして残る。非晶質化領域１１３を形成する層構成化合物はＰｔＡｓ（ｘ）（ここでｘは０．５乃至２．０）およびＰｔＧａ（ｙ）（ここでｙは０．５乃至３．０）を含み得る。
【００５７】
図３ＫのＥモードゲートコンタクト１１０のＰｔ−Ｔｉ−Ｐｔ−Ａｕ構造の中では、金の層３３３がゲート抵抗を低下させ、その結果このトランジスタの高周波域における性能が改善される。第２の白金層３３１は、チタン層３２９と金層３３３との間の拡散／相互混合障壁として作用する。チタン層３２９は第２の白金層３３１が障壁層１０７の半導体材料との間で固体非晶質化を生じないようにする。
【００５８】
代わりの実施例、すなわちＥモードゲートコンタクト１１１の形成の際に堆積させる第１の金属層が例えばイリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウム、レニウムなど上記以外の金属の一つである代わりの実施例では、非晶質化領域１１３に形成される導電性化合物の層は障壁層１０７の上に初めに堆積させられた特定の金属を含む。障壁層１０７の形成のために選ばれた材料が非晶質化領域１１３の中に形成されることは明らかである。
【００５９】
代わりの実施例では、上に列挙した金属から選んだ複数の非晶質化可能な金属の層をＥモードゲートコンタクト１１１の初めのいくつかの層として順次堆積させる。例えば、図３Ｋについて述べると、障壁層１０７の露出した上側表面に接する白金層３２７を堆積させた後であってチタン層３２９を堆積させる前に、白金層３２７の上側表面にパラジウム層を堆積させることもできる。そのパラジウム層の上にチタン層３２９を堆積させるのである。上述のとおり、これら白金層とパラジウム層とは熱処理により非晶質半導体となって非晶質化領域１１３を形成するが、チタン層３２９は障壁層１０７の中に拡散することはない。複数の非晶質化可能な金属層の選択およびそれらの層の厚さの選択によって、Ｅモードトランジスタの性能を特定の用途に適合させることができる。
【００６０】
Ｅモードゲートコンタクト１１０の形成のあと、第５のフォトレジストマスクを除去する。次に、誘電体層３３５を、図３Ｌに示すとおり、多層構造１０３の全面を覆うように堆積させる。この誘電体層３３５はＤモードゲートコンタクト３０の周りのＤモードゲート凹み３２を充填し、Ｅモードゲートコンタクト１１１の周りのＥモードゲート凹み１１０を充填するとともに、ソースコンタクト３８およびドレーンコンタクト４０を覆う。例えば、この全面を覆う誘電体層３３５は、２５０乃至４００℃の温度範囲でＰＥＣＶＤプロセスを用いて堆積させた窒化シリコンの層で形成できる。上述のとおり、Ｅモードゲートコンタクト１１１の第１の金属層障壁層１０７への拡散は上記堆積膜形成工程の進行中に生じ、それによって非晶質領域１１３が形成される。誘電体層３３５の堆積の進行中にＤモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の周囲のゲートなし領域４４のＤモード凹み３２およびＥモード凹み１１０の底部に微小な空隙が生ずる場合もある。
【００６１】
モノリシック集積型ＤモードＦＥＴ２／ＥモードＦＥＴ１０３デバイスの製造のこれ以降の工程としては、誘電体層３３５を通じたソースコンタクト３８およびドレーンコンタクト４０へのインターコネクト、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１へのインターコネクトの形成工程がある。その工程には慣用のフォトリソグラフィ工程、エッチング工程、金属層堆積工程などを用いることができる。
【００６２】
図４はこの発明のもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１を示す。このＤモード／ＥモードＦＥＴデバイス４０１は図２のデバイス１０１とほぼ同じであり、同一構成要素は同一参照符号で示してある。
【００６３】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイスにおいて、Ｄモードトランジスタ４０２のＤモードゲートコンタクト４３０は、図２のデバイス１０１のＥモードゲートコンタクト１１１と同様の方法、すなわちＤモードゲートコンタクト３２０の形成のために堆積させた材料を多層構造１０５の幅広凹み遷移層２６の上側表面に拡散させ、それによってＤモードゲートコンタクト４３０の下にＤモード非晶質化領域４１３を形成する方法で形成する。Ｄモード非晶質化領域４１３は、幅広凹み遷移層２６の中に完全に入っている最下部（実線で図示）を備えることもでき、その下にあるエッチストップ層１０９まで延びた最下部（点線で図示）を備えることもできる。Ｄモード非晶質化領域４１３の深さはＤモードゲートコンタクト４３０形成用に堆積させた金属第１層の厚さでほぼ制御できるが、所望の性能を達成するように選択する。代わりの実施例では、非晶質化領域４１３は障壁層１０７まで延ばすこともできる。
【００６４】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１は、図２のデバイス１０１の製造のための上述のプロセスを僅かに変形することによって形成することができる。図３Ｆおよび図３Ｇを参照すると、第２の誘電体層３０７を覆って第４のフォトレジストマスク３１７を堆積させる。第１の選択的エッチング工程でこの第４のフォトレジストマスク３１７の開孔３１９を通じて第２の誘電体層３０７をエッチングし、それによってＤモードゲート凹み４３２を形成し幅広凹み遷移層２６の上側表面を露出させる。しかし、図３Ｇの構造を作るための上述の工程以降の工程の説明は省略する。次に、Ｄモードゲートコンタクト４３０を、Ｄモードゲート凹み４３２の中であって幅広凹み遷移層２６の露出した上側表面に、第４のフォトレジストマスク３１７の開孔３１９を通じた一連の金属層の堆積によって形成する。
【００６５】
図２および図３ＫのＥモードゲートコンタクト１１１の場合と同様に、図４のＤモードゲートコンタクト４３０は、幅広凹み遷移層２６の露出表面に第１の金属層、すなわち層２６の半導体材料中に（オプションとしてはエッチストップ層６５中に）、Ｄモードトランジスタ４０２のＤモード非晶質化領域４１３を形成するように、非晶質化する金属から選んだ金属から成る第１の金属層を堆積させることによって形成できる。Ｄモードゲートコンタクト４３０の形成において遷移層２６の露出表面に堆積させる第１の金属層に用い得る金属は、例えば、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｏ）およびレニウム（Ｒｅ）などがある。チタンなどから成る拡散／相互混合障壁層は非晶質化対象の第１の金属層の上に堆積させる。Ｅモードゲートコンタクト１１１の残余部分の形成に用いる上記以降の堆積材料は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、これら材料の複合組合せなどの導電性材料から選ぶことができる。
【００６６】
Ｅモードゲートコンタクト１１１の形成方法の場合と同様に、Ｄモードゲートコンタクト４３０の第１の金属層の遷移層２６への固体非晶質化には温度範囲２５０乃至４００℃における熱処理を要する。その熱処理は、単独の加熱工程を通じて、またはトランジスタ製造過程における後続のプロセスを通じて施すことができる。例えば、Ｄモードゲート凹み４３２およびＥモードゲート凹み１１０を充填する窒化シリコンの堆積のためのＰＥＣＶＤプロセスの期間中にこの熱処理は施される。上述のとおり、Ｄモードゲートコンタクト４３０の形成の際に堆積された第１の金属層が半導体中に非晶質化するように注意する必要がある。Ｄモード非晶質化領域４１３およびＥモード非晶質化領域１１３は単一の熱処理工程で同時に形成することもでき、他のゲートコンタクトの堆積の前に形成することもできる。
【００６７】
上述のとおりエッチストップ層１０９および幅広凹み遷移層が組成の互いに僅かに異なるＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層である場合は、図４のＤモードゲートコンタクト４３０は、Ｄモードゲート凹み４３２の底部にある幅広凹み遷移層２６の露出表面に白金の層を初めに堆積させることによって形成できる。この白金の第１層の厚さは５乃至５００Åである。この白金層の上に厚さ５０乃至１０００Åのチタン層を堆積させる。次に、チタン層の上に厚さ５０乃至１０００Åの第２の白金層を堆積させる。最後に、この第２の白金層の上に厚さ５００乃至１０，０００Åの金の層を堆積させる。すなわち、Ｄモードゲートコンタクト４３０の第１層から始めて最終層に至るまでＰｔ−Ｔｉ−Ｐｔ−Ａｕの順で堆積を行う。Ｄモードゲートコンタクト４３０の白金の第１層が遷移層２６（オプションとしてエッチストップ層）に拡散することによって、ＰｔＡｓ（ｘ）（ここでｘは０．５乃至２．０）およびＰｔＧａ（ｙ）（ここでｙは０．５乃至３．０）などの導電性化合物の層が得られる。
【００６８】
図４のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス４０１の特徴は、Ｄモードトランジスタ４０２およびＥモードトランジスタ１０３の両方について、非晶質化領域４１３および１１３とその下にある多層構造１０５の半導体材料との間の界面が埋め込まれていることである。そのために、ゲートなし領域４４並びにＤモードゲート凹み側壁３３およびＥモードゲート凹み側壁３７から生ずる不都合な表面効果を著しく減らすことができ、安定度の高い反復製造可能なＤモードトランジスタ４０２およびＥモードトランジスタ１０３を提供できる。
【００６９】
図５Ａ乃至図５Ｃはこの発明による上記以外のモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス５０１Ａ乃至５０１Ｃをそれぞれ示す。これらデバイス５０１Ａ乃至５０１Ｃは図２のデバイス１０１とよく似ており、同一の構成部分は同一の参照数字をつけて示してある。したがって、以下の説明はデバイス５０１Ａ乃至５０１Ｃと図２のデバイス１０１との相違点に絞って行う。
【００７０】
図５Ａを参照すると、Ｄモードゲートコンタクト３０を、図１の場合のように障壁層１０７そのものでなく、エッチストップ層１０９，すなわち障壁層１０７を覆うエッチストップ層１０９の露出した上側表面に接続してある。図５Ｂを参照すると、Ｅモードゲートコンタクト１１１を、図１の場合のように障壁層１０７そのものでなく、障壁層１０７を覆って形成したエッチストップ層１０９の露出した上側表面に接続してある。非晶質化領域１１３はエッチストップ層１０９を貫通して障壁層１０７の中まで延びている。図３を参照すると、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１の両方を、図１の場合のように障壁層１０７そのものでなく、障壁層１０７を覆って形成したエッチストップ層１０９の露出表面に接続してある。したがって、Ｄモード／ＥモードＦＥＴデバイス５０１Ａ乃至５０１Ｃの製造では、Ｄモードゲート凹みやＥモードゲート凹み１１０などの形成の過程でエッチストップ層１０９を通じたエッチングの工程を省略することになる。上記ゲートコンタクト３０および１１１を障壁層１０７でなくエッチストップ層１０９の上に形成することによって、トランジスタの電気的特性が特定の用途に望ましい方向に変化する。
【００７１】
図６はこの発明のもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス６０１を示す。このデバイス６０１は図２のデバイス１０１とよく似ており、図２と同じ参照数字で示した同じ構成部分を多く備える。デバイス６０１では、Ｅモードゲート凹み１１０の形成のあとであってＥモードゲートコンタクト１１１の第１の金属層の堆積の前に障壁層１０７の中にイオン打込み領域６０３を形成する。例えば、障壁層１０７にＮ型になるように不純物拡散を施した場合は、イオン打込み領域６０３はＰ型である。Ｅモードゲートコンタクト１１１の金属層の堆積のあとであって上述の熱処理のあと、涙滴型イオン打込み領域６０３の中（全体として同領域の中、または少なくとも部分的に同領域の中）に非晶質化領域１１３を形成する。この構成は、例えば、漏洩電流についての性能を高める。
【００７２】
図７はこの発明のさらにもう一つの実施例であるモノリシック集積型Ｄモード／ＥモードＦＥＴデバイス７０１を示す。このデバイス７０１は図２のデバイス１０１とよく似ており、図２と同じ参照数字で示した同じ構成部分を多く備える。これら実施例の間の相違点はデバイス７０１の多層基板７０５ではデバイス１０１の多層基板１０５よりもエピタキシャル層が少ないことである。より詳しく述べると、多層基板７０５は半導体基板１２，それを覆うチャネルおよびスペーサ層１６，およびそれを覆う障壁層１０７を含む。スペーサ層および障壁層１０７はバンドギャップの広い半導体材料で形成する。チャネル層はバンドギャップの狭い半導体材料で形成する。
【００７３】
デバイス７０１のＤモードトランジスタ７０２およびＥモードトランジスタ７０３のソースコンタクト３８およびドレーンコンタクト４０は障壁層１０７の上側表面に形成する。そのあとアニール工程にかけ、ソースコンタクト３８およびドレーンコンタクト４０の金属層がその下の半導体材料と相互混合し、それによってチャネルおよびスペーサ層１６を通じて延びる相互混合領域７０７を形成するようにする。代わりに、ソースコンタクト３８およびドレーンコンタクト４０の金属層の堆積の前にイオン打込み工程を行ってソースコンタクト３８およびドレーンコンタクト４０の下にイオン打込み領域を設けるようにすることもできる。
【００７４】
また、Ｄモードゲートコンタクト３０およびＥモードゲートコンタクト１１１も障壁層１０７の上側表面の上に形成する。Ｅモードゲートコンタクト１１１は、熱処理により障壁層１０７に拡散する第１の金属層（複数の層でもあり得る）を備える形で形成し、障壁層１０７の中に非晶質化領域１１３を形成するようにし、それによって埋込みSchottkyコンタクトを形成する。例えば、Ｅモードゲートコンタクト１１１は第１の白金層３２８とともに形成し、その層３２８にチタン層３２９をオーバーレイすることもできる。
【００７５】
この発明の実施例を上に述べてきたが、この発明の範囲はこれらの例に限られない。この明細書で明示したか黙示に留めたかに関わらず、構成、寸法、材料の種類、製造プロセスなどに多様な変形をこの明細書における開示に基づいて導入することができる。
【産業上の利用可能性】
【００７６】
モノリシック集積型エンハンスメントモード／デプリーションモードＦＥＴデバイスの製造コストの低減および安定度の改善を達成できる。
【図面の簡単な説明】
【００７７】
【図１】慣用のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図２】この発明の一つの実施例であるモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの簡略化した側面断面図。
【図３Ａ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｂ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｃ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｄ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｅ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｆ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｇ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｈ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｉ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｊ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｋ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図３Ｌ】図２のモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの製造プロセスの一つの段階を示す側面断面図。
【図４】この発明のもう一つの実施例であるモノリシック集積型ＤモードＦＥＴ／ＥモードＦＥＴデバイスの側面断面図。
【図５Ａ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図５Ｂ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図５Ｃ】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図６】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【図７】この発明のさらに他の実施例であるＤモードＦＥＴ／ＥモードＦＥＴデバイスの単純化した側面断面図。
【符号の説明】
【００７８】
１，１０１，４０１，５０１Ａ−５０１Ｃ，６０１，７０１ モノリシック集積型Ｄモード／ＥモードＦＥＴデバイス
２ Ｄ（デプリーション）モードＦＥＴ
３，１０３ Ｅ（エンハンスメント）モードＦＥＴ
５，１０５，７０５ 多層構造
６ アイソレーション領域
１２ 半導体基板
１４ バッファ層
１６ チャネルおよびスペーサ層
１８ Ｅモード障壁層
２０ Ｅモードエッチストップ層
２２ Ｄモード障壁層
２４ Ｄモードエッチストップ層
２６ 幅広凹み遷移層
２８ オームコンタクト層
３０，３４ 金属ゲートコンタクト
３８ 金属ソースコンタクト
４０ 金属ドレーンコンタクト
１０７ 障壁層
１０９ エッチストップ層
１１１ Ｅモードゲートコンタクト
１１３ 非晶質化領域
３０１，３０７ 誘電体層
３０３，３０９，３１３，３１７ フォトレジストマスク
３０５，３１５，３１９ 開孔
【特許請求の範囲】
【請求項１】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した第１の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれの前記ソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、前記ＤモードＦＥＴおよびＥモードＦＥＴの各々の前記ゲートコンタクトが前記障壁層に接続されている
集積回路。
【請求項２】
前記ＥモードＦＥＴのゲートコンタクトの下で少なくとも前記障壁層の中に固体非晶質化領域をさらに含む請求項１記載の集積回路。
【請求項３】
前記固体非晶質化領域が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの少なくとも一つを含む少なくとも一つの配合物を含む請求項２記載の集積回路。
【請求項４】
前記固体非晶質化領域が複数の配合物、すなわち白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの一つを含む少なくとも一つの配合物を含む複数の配合物を含む請求項２記載の集積回路。
【請求項５】
前記多層構造が前記障壁層と前記第１の層との間に少なくとも第２のエピタキシャル層をさらに含む請求項２記載の集積回路。
【請求項６】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層に形成した第２の導電型のイオン打込み領域をさらに含み、
前記固体非晶質化領域が前記イオン打込み領域の中にある請求項２記載の集積回路。
【請求項７】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した第１の層とその第１の層を覆って形成した第２の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの前記ソースコンタクトおよびドレーンコンタクトが前記第２の層に接続され、
前記ＤモードＦＥＴの前記ゲートコンタクトが前記第１の層に接続され、前記固体非晶質化領域が前記第１の層の中で前記Ｄモードゲートコンタクトの下にあり、前記ＥモードＦＥＴの前記ゲートコンタクトが前記障壁層に接続され、前記固体非晶質化領域が前記障壁層の中で前記Ｅモードゲートコンタクトの下にある
集積回路。
【請求項８】
前記多層構造が前記第１の層と前記障壁層との間に第３の層、すなわち前記第１の層および前記障壁層とは異なる組成を有する第３の層を含み、
前記Ｄモード固体非晶質化領域が前記第３の層の中にある
請求項７記載の集積回路。
【請求項９】
前記障壁層が第１の導電型を備え、
少なくとも前記障壁層の中で前記Ｅモードゲートコンタクトの下に第２の導電型のイオン打込み領域をさらに含み、
前記Ｅモード固体非晶質化領域が前記イオン打込み領域の中にある
請求項７記載の集積回路。
【請求項１０】
前記Ｄモード固体非晶質化領域および前記Ｅモード固体非晶質化領域が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの少なくとも一つを含む少なくとも一つの配合物を含む請求項７記載の集積回路。
【請求項１１】
前記Ｄモード固体非晶質化領域および前記Ｅモード固体非晶質化領域の少なくとも一方が複数の配合物、すなわち白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの一つを含む少なくとも一つの配合物を含む複数の配合物を含む請求項７記載の集積回路。
【請求項１２】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した少なくとも第１の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴの前記ソースコンタクトおよびドレーンコンタクトが前記チャネル層を覆う前記エピタキシャル層の一つに接続され、
前記ＤモードＦＥＴのゲートコンタクトが前記第１の層および前記障壁層の一方に接続され、
前記ＥモードＦＥＴのゲートコンタクトが前記第１の層および前記障壁層の一方に接続され、
前記固体非晶質化領域が少なくとも前記障壁層の中の前記Ｅモードゲートコンタクトの下にある
集積回路。
【請求項１３】
前記Ｄモードゲートコンタクトが前記第１の層に接続され、前記Ｅモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１４】
少なくとも前記第１の層の中で前記Ｄモードゲートコンタクトの下に位置する第２の固体非晶質化領域をさらに含む請求項１３記載の集積回路。
【請求項１５】
前記ＤモードおよびＥモードソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、前記ＤモードおよびＥモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１６】
前記ＤモードおよびＥモードソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、Ｅモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１７】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層に形成した第２の導電型のイオン打込み領域をさらに含み、
前記Ｅモード固体非晶質化領域が前記イオン打込み領域の中にある請求項１２記載の集積回路。
【請求項１８】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通なチャネル層およびそのチャネル層を覆って形成した障壁層を含む複数のエピタキシャル層をオーバーレイした半導体多層基板を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを前記多層基板の前記エピタキシャル層の一つに形成する過程と、
前記ＤモードＦＥＴのためのゲート凹みおよび前記ＥモードＦＥＴのためのゲート凹みを、前記多層構造の中に、前記障壁層の表面が前記Ｄモードゲート凹みおよび前記Ｅモードゲート凹みの両方の底部で露出する形で形成する過程と、
前記Ｄモードゲート凹みおよび前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、ＤモードゲートコンタクトおよびＥモードゲートを形成するように、複数の金属層を堆積させる過程と
を含み、
前記Ｄモードゲート凹みの中の前記障壁層に接触する形で堆積した第１の金属層が、前記Ｅモードゲート凹みの中の前記障壁層に接触する形で堆積した第１の金属層とは異なる
方法。
【請求項１９】
前記Ｅモードゲート凹みの中の前記障壁層に接触する形で堆積した前記第１の金属層を前記障壁層の中に全面的に非晶質化させる過程をさらに含み、前記Ｄモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の金属層は前記障壁層の中に有意な程度に非晶質化しない請求項１８記載の方法。
【請求項２０】
前記Ｅモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の層が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つを含み、前記Ｄモードゲート凹みの中の前記障壁層と接触する形で堆積した前記第１の層がイリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つではない請求項１９記載の方法。
【請求項２１】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に第２の導電型のイオン打込み領域を形成する過程をさらに含み、
前記Ｅモードゲートコンタクトの前記第１の金属層が前記イオン打込み領域の中に非晶質化する請求項２１記載の集積回路。
【請求項２２】
前記Ｅモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の金属層が白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つを含み、
前記Ｅモードゲート凹みの中の前記第１の金属層の上に、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの前記第１の金属層とは異なる一つから成る第２の金属層を堆積させる過程と、
前記Ｅモードゲートコンタクトの前記第２の金属層を前記障壁層の中に非晶質化させる過程と
をさらに含む請求項１８記載の方法。
【請求項２３】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通なチャネル層、その層を覆って形成した障壁層、その障壁層を覆って形成した第１の層およびその第１の層を覆って形成した第２の層を含む複数のエピタキシャル層をオーバーレイした半導体基板を含む多層構造を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを形成する過程と、
前記ＤモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記第１の層の表面を露出させたゲート凹みをエッチングにより形成する過程と、
前記ＥモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記障壁層の表面を露出させたゲート凹みをエッチングにより形成する過程と、
前記Ｄモードゲート凹みの中の前記第１の層の露出した表面に、前記第１の層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｄモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、前記障壁層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｅモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｄモードゲートコンタクトの前記第１の金属層を、少なくとも前記Ｄモードゲートコンタクトの下の前記第１の層の中に非晶質化領域を形成するように、前記多層構造の中に全面的に非晶質化させる過程と、
前記Ｅモードゲートコンタクトの前記第１の金属層を、少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に非晶質化領域を形成するように、前記多層構造の中に全面的に非晶質化させる過程と
を含む方法。
【請求項２４】
前記多層基板が、前記第１の層および前記障壁層とは異なる材料で構成された第３の層、すなわち前記Ｄモードゲートコンタクトおよび前記Ｅモードゲートコンタクトの下の前記第１の層と前記障壁層との間に位置する第３の層を含み、前記Ｄモードゲートコンタクトの下の前記非晶質化領域が前記第２の層まで延びている請求項２３記載の方法。
【請求項２５】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に第２の導電型のイオン打込み領域を形成する過程をさらに含み、
前記Ｅモードゲートコンタクトの前記第１の金属層が前記障壁層の前記イオン打込み領域の中に非晶質化する請求項２１記載の集積回路。
【請求項２６】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な少なくともチャネル層およびその層を覆って形成した障壁層を含む複数のエピタキシャル層をオーバーレイした半導体基板を含む多層構造を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを形成する過程と、
前記ＥモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記障壁層の表面を露出させたゲート凹みを形成する過程と、
前記多層基板の上に、複数の金属層を、Ｄモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、前記障壁層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｅモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲートコンタクトの前記第１の金属層を、前記多層基板と接触した形で堆積された前記Ｄモードゲートコンタクトの第１の金属層が前記多層基板の中に有意な程度に非晶質化しない状態で、前記障壁層の中に全面的に非晶質化させる過程と
を含む方法。
【請求項２７】
前記ＤモードＦＥＴの前記多層構造の中に、底部で前記障壁層の表面を露出させたゲート凹みを形成する過程
をさらに含み、
前記Ｄモードゲートコンタクトの前記第１の金属が前記障壁層と接触している
請求項２６記載の方法。
【請求項１】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した第１の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれの前記ソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、前記ＤモードＦＥＴおよびＥモードＦＥＴの各々の前記ゲートコンタクトが前記障壁層に接続されている
集積回路。
【請求項２】
前記ＥモードＦＥＴのゲートコンタクトの下で少なくとも前記障壁層の中に固体非晶質化領域をさらに含む請求項１記載の集積回路。
【請求項３】
前記固体非晶質化領域が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの少なくとも一つを含む少なくとも一つの配合物を含む請求項２記載の集積回路。
【請求項４】
前記固体非晶質化領域が複数の配合物、すなわち白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの一つを含む少なくとも一つの配合物を含む複数の配合物を含む請求項２記載の集積回路。
【請求項５】
前記多層構造が前記障壁層と前記第１の層との間に少なくとも第２のエピタキシャル層をさらに含む請求項２記載の集積回路。
【請求項６】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層に形成した第２の導電型のイオン打込み領域をさらに含み、
前記固体非晶質化領域が前記イオン打込み領域の中にある請求項２記載の集積回路。
【請求項７】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した第１の層とその第１の層を覆って形成した第２の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの前記ソースコンタクトおよびドレーンコンタクトが前記第２の層に接続され、
前記ＤモードＦＥＴの前記ゲートコンタクトが前記第１の層に接続され、前記固体非晶質化領域が前記第１の層の中で前記Ｄモードゲートコンタクトの下にあり、前記ＥモードＦＥＴの前記ゲートコンタクトが前記障壁層に接続され、前記固体非晶質化領域が前記障壁層の中で前記Ｅモードゲートコンタクトの下にある
集積回路。
【請求項８】
前記多層構造が前記第１の層と前記障壁層との間に第３の層、すなわち前記第１の層および前記障壁層とは異なる組成を有する第３の層を含み、
前記Ｄモード固体非晶質化領域が前記第３の層の中にある
請求項７記載の集積回路。
【請求項９】
前記障壁層が第１の導電型を備え、
少なくとも前記障壁層の中で前記Ｅモードゲートコンタクトの下に第２の導電型のイオン打込み領域をさらに含み、
前記Ｅモード固体非晶質化領域が前記イオン打込み領域の中にある
請求項７記載の集積回路。
【請求項１０】
前記Ｄモード固体非晶質化領域および前記Ｅモード固体非晶質化領域が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの少なくとも一つを含む少なくとも一つの配合物を含む請求項７記載の集積回路。
【請求項１１】
前記Ｄモード固体非晶質化領域および前記Ｅモード固体非晶質化領域の少なくとも一方が複数の配合物、すなわち白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの一つを含む少なくとも一つの配合物を含む複数の配合物を含む請求項７記載の集積回路。
【請求項１２】
集積回路であって、
多層構造の中にデプリーションモード（Ｄモード）電界効果トランジスタ（ＦＥＴ）およびエンハンスメントモード（Ｅモード）ＦＥＴを含み、
前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した少なくとも第１の層とを含む複数のエピタキシャル層であって前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、
前記ＤモードＦＥＴおよびＥモードＦＥＴの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴの前記ソースコンタクトおよびドレーンコンタクトが前記チャネル層を覆う前記エピタキシャル層の一つに接続され、
前記ＤモードＦＥＴのゲートコンタクトが前記第１の層および前記障壁層の一方に接続され、
前記ＥモードＦＥＴのゲートコンタクトが前記第１の層および前記障壁層の一方に接続され、
前記固体非晶質化領域が少なくとも前記障壁層の中の前記Ｅモードゲートコンタクトの下にある
集積回路。
【請求項１３】
前記Ｄモードゲートコンタクトが前記第１の層に接続され、前記Ｅモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１４】
少なくとも前記第１の層の中で前記Ｄモードゲートコンタクトの下に位置する第２の固体非晶質化領域をさらに含む請求項１３記載の集積回路。
【請求項１５】
前記ＤモードおよびＥモードソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、前記ＤモードおよびＥモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１６】
前記ＤモードおよびＥモードソースコンタクトおよびドレーンコンタクトが前記第１の層に接続され、Ｅモードゲートコンタクトが前記障壁層に接続されている請求項１２記載の集積回路。
【請求項１７】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層に形成した第２の導電型のイオン打込み領域をさらに含み、
前記Ｅモード固体非晶質化領域が前記イオン打込み領域の中にある請求項１２記載の集積回路。
【請求項１８】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通なチャネル層およびそのチャネル層を覆って形成した障壁層を含む複数のエピタキシャル層をオーバーレイした半導体多層基板を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを前記多層基板の前記エピタキシャル層の一つに形成する過程と、
前記ＤモードＦＥＴのためのゲート凹みおよび前記ＥモードＦＥＴのためのゲート凹みを、前記多層構造の中に、前記障壁層の表面が前記Ｄモードゲート凹みおよび前記Ｅモードゲート凹みの両方の底部で露出する形で形成する過程と、
前記Ｄモードゲート凹みおよび前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、ＤモードゲートコンタクトおよびＥモードゲートを形成するように、複数の金属層を堆積させる過程と
を含み、
前記Ｄモードゲート凹みの中の前記障壁層に接触する形で堆積した第１の金属層が、前記Ｅモードゲート凹みの中の前記障壁層に接触する形で堆積した第１の金属層とは異なる
方法。
【請求項１９】
前記Ｅモードゲート凹みの中の前記障壁層に接触する形で堆積した前記第１の金属層を前記障壁層の中に全面的に非晶質化させる過程をさらに含み、前記Ｄモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の金属層は前記障壁層の中に有意な程度に非晶質化しない請求項１８記載の方法。
【請求項２０】
前記Ｅモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の層が、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つを含み、前記Ｄモードゲート凹みの中の前記障壁層と接触する形で堆積した前記第１の層がイリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つではない請求項１９記載の方法。
【請求項２１】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に第２の導電型のイオン打込み領域を形成する過程をさらに含み、
前記Ｅモードゲートコンタクトの前記第１の金属層が前記イオン打込み領域の中に非晶質化する請求項２１記載の集積回路。
【請求項２２】
前記Ｅモードゲート凹みの中の前記障壁層の前記露出した表面に接触する形で堆積した前記第１の金属層が白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムの一つを含み、
前記Ｅモードゲート凹みの中の前記第１の金属層の上に、白金、イリジウム、パラジウム、ニッケル、コバルト、クロム、ルテニウム、オスミウム、ロジウムおよびレニウムのうちの前記第１の金属層とは異なる一つから成る第２の金属層を堆積させる過程と、
前記Ｅモードゲートコンタクトの前記第２の金属層を前記障壁層の中に非晶質化させる過程と
をさらに含む請求項１８記載の方法。
【請求項２３】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通なチャネル層、その層を覆って形成した障壁層、その障壁層を覆って形成した第１の層およびその第１の層を覆って形成した第２の層を含む複数のエピタキシャル層をオーバーレイした半導体基板を含む多層構造を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを形成する過程と、
前記ＤモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記第１の層の表面を露出させたゲート凹みをエッチングにより形成する過程と、
前記ＥモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記障壁層の表面を露出させたゲート凹みをエッチングにより形成する過程と、
前記Ｄモードゲート凹みの中の前記第１の層の露出した表面に、前記第１の層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｄモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、前記障壁層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｅモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｄモードゲートコンタクトの前記第１の金属層を、少なくとも前記Ｄモードゲートコンタクトの下の前記第１の層の中に非晶質化領域を形成するように、前記多層構造の中に全面的に非晶質化させる過程と、
前記Ｅモードゲートコンタクトの前記第１の金属層を、少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に非晶質化領域を形成するように、前記多層構造の中に全面的に非晶質化させる過程と
を含む方法。
【請求項２４】
前記多層基板が、前記第１の層および前記障壁層とは異なる材料で構成された第３の層、すなわち前記Ｄモードゲートコンタクトおよび前記Ｅモードゲートコンタクトの下の前記第１の層と前記障壁層との間に位置する第３の層を含み、前記Ｄモードゲートコンタクトの下の前記非晶質化領域が前記第２の層まで延びている請求項２３記載の方法。
【請求項２５】
前記障壁層が第１の導電型の層であり、
少なくとも前記Ｅモードゲートコンタクトの下の前記障壁層の中に第２の導電型のイオン打込み領域を形成する過程をさらに含み、
前記Ｅモードゲートコンタクトの前記第１の金属層が前記障壁層の前記イオン打込み領域の中に非晶質化する請求項２１記載の集積回路。
【請求項２６】
ＤモードＦＥＴおよびＥモードＦＥＴを含む集積回路を製造する方法であって、
前記ＤモードＦＥＴおよび前記ＥモードＦＥＴに共通な少なくともチャネル層およびその層を覆って形成した障壁層を含む複数のエピタキシャル層をオーバーレイした半導体基板を含む多層構造を準備する過程と、
前記ＤモードＦＥＴおよびＥモードＦＥＴのそれぞれのソースコンタクトおよびドレーンコンタクトを形成する過程と、
前記ＥモードＦＥＴの前記多層構造の中にゲート凹み、すなわち底部において前記障壁層の表面を露出させたゲート凹みを形成する過程と、
前記多層基板の上に、複数の金属層を、Ｄモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲート凹みの中の前記障壁層の露出した表面に、前記障壁層の前記露出した表面に接触した第１の金属層を含む複数の金属層を、Ｅモードゲートコンタクトを形成するように堆積させる過程と、
前記Ｅモードゲートコンタクトの前記第１の金属層を、前記多層基板と接触した形で堆積された前記Ｄモードゲートコンタクトの第１の金属層が前記多層基板の中に有意な程度に非晶質化しない状態で、前記障壁層の中に全面的に非晶質化させる過程と
を含む方法。
【請求項２７】
前記ＤモードＦＥＴの前記多層構造の中に、底部で前記障壁層の表面を露出させたゲート凹みを形成する過程
をさらに含み、
前記Ｄモードゲートコンタクトの前記第１の金属が前記障壁層と接触している
請求項２６記載の方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【公表番号】特表２００７−５１２７０５（Ｐ２００７−５１２７０５Ａ）
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−５４１１９７（Ｐ２００６−５４１１９７）
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５６０９
【国際公開番号】ＷＯ２００５／０５５３２２
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（５９９１５８７０８）トライクウィント セミコンダクター，インコーポレーテッド (5)
【Ｆターム（参考）】
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５６０９
【国際公開番号】ＷＯ２００５／０５５３２２
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（５９９１５８７０８）トライクウィント セミコンダクター，インコーポレーテッド (5)
【Ｆターム（参考）】
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