セルフアラインされたダマシンゲート
基板上のフィン領域、ソース領域、およびドレイン領域をパターン化するステップと、フィン領域中にフィン（３１０）を形成するステップと、フィン領域中にマスク（３２０）を形成するステップと、を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法である。この方法は、ＭＯＳＦＥＴのチャネル領域（３３０）を露出するように、マスク（３２０）をエッチングするステップと、チャネル領域（３３０）中のフィン（３１０）の幅を薄くするようにフィン（３１０）をエッチングするステップと、フィン（３１０）上にゲートを形成するステップと、ゲート、ソース領域およびドレイン領域に対するコンタクトを形成するステップと、をさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体デバイスに関し、より詳しくは、セルフアラインされたダマシンゲートを備えるＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、およびこれらを製造する方法に関する。
【背景技術】
【０００２】
デバイス寸法のスケーリングは、集積回路の性能を上げ、集積回路のコストを減少させる主な要因であった。ゲート酸化膜の厚みおよびソース／ドレイン（Ｓ／Ｄ）の接合深さに関連する制限により、現在のバルクＭＯＳＦＥＴデバイスを０．１μｍプロセス世代を越えてスケーリングすることは、不可能ではないが難しい。したがって、ＦＥＴ性能を改善すべく、新規なデバイス構造および新規な材料が必要とされるであろう。
【０００３】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっているデバイスである。このダブルゲートＭＯＳＦＥＴにおいてはチャネルを制御する２つのゲートが使用されており、短チャネル効果を著しく抑制する。
ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含むダブルゲート構造である。しかしながら、ダブルゲート構造であるＦｉｎＦＥＴは、レイアウトや製造技術において既存のプレーナ型のＭＯＦＥＴと類似する。このＦｉｎＦＥＴはまた、他のダブルゲート構造と比較して、一連のチャネル長、ＣＭＯＳ互換性、および高い記録密度を有する。
【発明の要約】
【０００４】
本発明の実施形態は、トリプルゲートおよびゲートアラウンドＦｉｎＦＥＴデバイスと、これらのデバイスを製造する方法を提供する。
【０００５】
本発明による態様の１つは、基板上のフィン領域、ソース領域、およびドレイン領域をパターン化するステップと、フィン領域中にフィン（３１０）を形成するステップと、フィン領域中にマスクを形成するステップと、を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法、である。
この方法は、ＭＯＳＦＥＴのチャネル領域を露出するように、マスクをエッチングするステップと、チャネル領域中のフィンの幅を薄くするようにフィン（３１０）をエッチングするステップと、フィン上にゲートを形成するステップと、ゲート、ソース領域およびドレイン領域に対するコンタクトを形成するステップと、をさらに含む。
【０００６】
本発明による他の態様の１つは、基板上にフィン（３１０）を形成するステップと、基板上にマスクを形成するステップと、ＭＯＳＦＥＴのチャネル領域を露出するように、マスクをエッチングするステップと、チャネル領域中のフィン（３１０）の幅を薄くするステップと、前記フィン（３１０）の両側上に広がるゲートを形成するステップと、を含む、ＭＯＳＦＥＴを形成する方法、である。
【０００７】
本発明によるさらに異なる態様の１つは、約１００Åから４００Åの幅を有する、基板上に形成されるフィン（３１０）と、フィンの側面上に形成されるゲート絶縁層と、フィンを被覆するように形成されるゲート電極と、を含むＭＯＳＦＥＴである。
【０００８】
この明細書に組み入れられると共に一部を構成している添付の図面は、本発明の実施形態を示し、詳細な説明とともに本発明について説明する。以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態は、セルフアラインされたダマシンゲートを含むＦｉｎＦＥＴデバイス、およびこれらを製造する方法を提供する。
このようなＦｉｎＦＥＴデバイスは、ある種の利点を備えている。例えば、フィン３１０の活性領域だけが最小のチャネル長となっており、これによりソース／ドレイン抵抗が減少する。ゲートはまた、最小のチャネル領域に対してセルフアラインされる。これにより、デバイスの寄生ソース／ドレイン抵抗が著しく減少する。従来のＦｉｎＦＥＴアプローチでは、ゲートからフィン（３１０）へのオーバーレイ誤差を考慮に入れるために、狭いチャネルは通常ゲート長より著しく長くなる。
さらに、ゲート・パターニングは平面基板（例えば、研磨されたダマシン材料)上でされる。積極的な（aggressive）リソグラフィ・スキームの焦点深度はかなり低い傾向があるので、このゲート・パターニングは、リソグラフィのマージンを大きくとれる。また、レジスト・コーティングが平面化した表面上にあるので、微細構成（topograhy）上のレジスト膜厚の変化によるクリティカルディメンションのばらつき（すなわち、ＣＤ変動（CD swing））を回避することができる。
【００１０】
＜ＭＯＳＦＥＴの一例＞
図１は、本発明の実施形態によるＭＯＳＦＥＴを製造するプロセスの一例を示す。図２Ａないし図６Ｃは、図１に記載したプロセスによって製造したＭＯＳＦＥＴの上面図および断面図の一例を示す。
【００１１】
図１および図２Ａないし図２Ｃに示すように、半導体デバイス２００に対する処理から開始することができる。
図２Ａおよび図２Ｂの断面図に示すように、半導体デバイス２００は、シリコン（Si）基板２１０、埋込酸化膜２２０、およびこの埋込酸化膜２２０上のシリコン層２３０を含むＳＯＩ（シリコン・オン・インシュレータ）構造を含んでいてもよい。埋込酸化膜２２０およびシリコン層２３０は、従来の方法により基板２１０上に形成することができる。この埋込酸化膜２２０の厚みは、例えば約１０００Åから１００００Åの範囲としてもよい。シリコン層２３０の厚みは、例えば約４００Åから１５００Åの範囲としてもよい。
厚みを増加すると結果的にデバイスの幅を改善することになるので（すなわち、フィン（３１０）の側壁に沿ってより多くの電流が流れるようになり、これにより、駆動電流がより高くなる（ＭＯＳＦＥＴ中のＩ∝Ｗ／Ｌ））、このシリコンの厚みは、できるだけ厚くしてもよい。
この厚みの増加は、ゲート・リソグラフィ・プロセスのステップを増加させ、リソグラフィマージンを不足させることにもなるので、通常、従来のＦｉｎＦＥＴアプローチにおいて厚いシリコンを使用するのは難しい。
【００１２】
フィンを形成するためにシリコン層２３０が使用されることが認識されるであろう。
代わりに、基板２１０および層２３０は、ゲルマニウムまたはシリコンゲルマニウムのような半導体材料の化合物（combination）を含んでいてもよい。埋込酸化膜２２０は、シリコン酸化物または他の種類の絶縁材料を含んでいてもよい。
【００１３】
シリコン層２３０上に、窒化ケイ素または他の種類の材料を形成してもよく、これは図２Ａおよび図２Ｂに示すように、後の処理においてボトム反射防止膜（ＢＡＲＣ）２４０として機能し得る。
ＢＡＲＣ層２４０の厚みは、約１５０Åから３５０Åの範囲とすることができる。
図２Ａないし図２Ｃに示すように、フォトレジスト２５０またはこれに類するものをたい積してパターン化し、大きなフィン３１０領域と、ソースおよびドレイン領域の形成を促進させてもよい（ステップ１１０）。
フォトレジスト２５０は、その厚みが約１０００Åから４０００Åの範囲となるようにたい積することができる。
図２Ｃは、図２Ａおよび図２Ｂの半導体デバイス２００の上面図である。
図２Ａは、図２Ｃの線Ｘに沿った断面図であり、図２Ｂは、図２Ｃの線Ｙに沿った断面図である。
【００１４】
図３Ａおよび図３Ｂに示すように、フィン３１０を形成すべく、シリコン層２３０をエッチングすることができる（ステップ１２０）。
例えば、シリコン層２３０のうちフォトレジスト２５０の下に位置しない部分は、埋込酸化膜２２０上で終了するエッチングで、エッチングすることができる。その後、フォトレジスト２５０を除去することができる。フィン３１０の幅は、図３Ｂに示すように、約５００Åから８００Åの範囲とすることができる。
【００１５】
図３Ａないし図３Ｃに示すように、ダマシンマスク（damascene mask）をフィン３１０の領域に形成することができる（ステップ１３０）。
例えば、（フィン３１０およびＢＡＲＣ２４０を取り囲むために、）酸化シリコン、窒化ケイ素、SiCOH等のようなダマシン材料３２０を、約８００Åから２２００Åの範囲の厚みになるように半導体デバイス２００上にたい積し、その後、図３Ａおよび図３Ｂに示すように、公知技術を使用して研磨することができる。
ダマシン材料３２０は、後のプロセスにおいてＢＡＲＣとして機能し得る。
その後、図３Ａないし図３Ｃに示すように、ゲートマスクを使用してダマシン材料３２０をエッチングし、ゲート開口部中のチャネル領域３３０を露出させてよい。
図３Ｃに示すように、チャネル領域３３０の幅は、約３００Åから５００Åの範囲とすることができる。
チャネル領域３３０を露出するのに使用されるゲートマスクは、当業者に周知の積極的な（aggressive）リソグラフィおよびパターニング技術を使用して作成される。
【００１６】
その後、図４Ａないし図４Ｃに示すように、フィン３１０の幅を縮小することができる（ステップ１４０）。
１つ以上のエッチング技術を使用して、チャネル領域３３０中のフィン３１０を横方向にエッチングしてよい。例えば、Siの熱酸化を使用することができ、その後希薄ＨＦ溶液に浸される。また、代わりに他の種類のエッチングを使用してもよい。
例えば、酸化物に対するＦ種におけるSiエッチング作用の化学選択性が非常に高い、ダウンストリームのＦプラズマ中でSiをエッチングすることができる。または、HBrベースのプラズマ・ケミストリの横方向のSiエッチング作用を使用してもよい。
【００１７】
図４Ｂに示すように、除去されるシリコンの量は片側当たり約１００Åから２００Åの範囲とすることができる。この結果、フィン３１０の幅は約１００Åから４００Åの範囲となり得る。
図４Ｂに示すように、ＢＡＲＣ２４０は、本発明の実施形態においては残したままとすることができる。他の実施形態においては、ＢＡＲＣ２４０は除去され得る。
図４Ｃは、チャネル領域３３０においてフィン３１０を薄くした後の半導体デバイス２００の上面図である。
【００１８】
その後、図５Ａないし図５Ｃに示すように、ゲートを形成することができる（ステップ１５０）。
例えば、図５Ｂに示すように、公知技術を使用してゲート絶縁材料５１０をたい積するか、フィン３１０の側面にゲート絶縁材料５１０を熱成長させることができる。
ゲート絶縁材料５１０は、例えば二酸化シリコンのような酸化物、シリコンオキシナイトライド、またはHfO2のような高誘電率材料（high K）のような、従来の絶縁材料を含み得る。他の実施形態においては、ゲート絶縁層を形成するのに窒化シリコンまたは他の材料を使用することができる。
ゲート絶縁材料５１０は、約１０Åから２０Åの範囲の厚みで形成することができる。
【００１９】
その後、図５Ａおよび図５Ｂに示すように、半導体デバイス２００上にゲート電極材料５２０をたい積し、研磨することができる。
図５Ａおよび図５Ｂに示すように、ダマシン材料３２０上にあるすべてのゲート材料を除去すべく、（例えば化学機械研磨（ＣＭＰ）により）ゲート電極材料５２０を研磨することができる。
ゲート電極材料５２０に多くの材料を使用することができる。
ゲート電極材料５２０は、例えば多結晶シリコン、またはゲルマニウムまたはシリコンとゲルマニウムの化合物、W、WN、TaN、TiN等の金属のような他の導電材料を含み得る。
図５Ｂに示すように、ゲート電極材料５２０は約７００Åから２１００Åの範囲の厚みで形成することができる。この厚みはダマシン材料３２０の厚みとほぼ等しくてよい（ダマシン材料３２０の厚みの一部は研摩により失われ得る）。
図５Ｃは、ゲート電極５２０が形成された後の、半導体２００の平面図である。図中の点線は、フィン３１０の薄くなった部分を表わす。単純化のため、ゲート絶縁層５１０は図５Ｃには記載しない。
【００２０】
図６Ａないし図６Ｃに示すように、その後、ソース、ドレイン、およびゲートコンタクトを形成する（ステップ１６０）。
ある実施形態の一例においては、図６Ａに示すように、ゲートの両側のフィン３１０上に大きなコンタクト領域を開口する。
ソースコンタクト領域６１０およびドレインコンタクト領域６２０は、フィン３１０上に残された余分な量のダマシン材料３２０をエッチングし、ＢＡＲＣ２４０を除去することによって開口することができる。
また、ゲートコンタクト領域６３０をゲート電極５２０上に形成する。
これらのコンタクト領域６１０ないし６３０を、フィン３１０およびソース／ドレインの実際の寸法より大きく形成することは可能である。
【００２１】
その後、これらの開口部中でCoSi2またはNiSiシリサイデーションのようなシリサイド化が生じ得る。
このCoSi2またはNiSiシリサイデーションは、ポリシリコン（すなわちゲート）またはシリコン（すなわちソース／ドレイン）がある箇所であり、かつフィン領域３１０（広いフィン）の露出した箇所でのみ生じる。
今日の産業が使用している、一般的なセルフアラインされたシリサイド・スキームで実行されるように、反応しないコバルトまたはニッケル（シリコンがない箇所すべて）をエッチングして除去することができる。
【００２２】
他の実施形態においては、ソース／ドレインおよびフィン３１０の上面からダマシン材料３２０およびＢＡＲＣ２４０を除去し得る。
その後、フィン３１０およびゲートの両側に側壁スペーサを形成することができる。
次に、コバルトまたはニッケルのようなシリサイド金属をたい積して、露出したシリコンまたはポリシリコンがある箇所すべて（すなわちゲート上、および露出したフィン・チャネル上）にセルフアラインされたシリサイドを形成することができる。
【００２３】
よって、半導体デバイス２００は結果的に、フィン３１０の両側に形成された、セルフアラインされたダマシンゲートを含み得る。図６Ｃの点線によって示すように、フィン３１０はチャネル領域で薄くされる。
【００２４】
本発明の他の実施形態によれば、スペーサはゲート長をより小さくなるようにダマシンゲートの位置が移る（transfer）ように形成される。
図７Ａないし図７Ｃは、本発明の他の実施形態によりスペーサを形成するプロセスの一例を示している。
図７Ａないし図７Ｃに示すように、ハードマスク７２０を開口し（図７Ａ）、スペーサ７２０を形成し（図７Ｂ）、また、開口部においてダマシンゲートの位置の移りを実行することができる（図７Ｃ）。
ダマシンゲート開口部の内部にスペーサを形成することは、ゲート長の小さいデバイスを形成するために、（上述したように）小スペースのプリンティングを促進することができる。
このスペーサ技術は、フォトリソグラフィによるシュリンクのみを使用する場合よりも小さなスペースを形成することができる。
【００２５】
他の実施形態では、以下に記載するようなダマシンゲートのシュリンク技術が使用される。例えば、同時係属中であり、本発明の譲受人に譲渡された、２００３年６月１２日に出願された「FINFET GATE FORMATION USING REVERSE TRIM AND OXIDE POLISH」（米国特許出願第１０／４５９，５８９号）（ドケット番号H1122）、２００２年１２月１７日に出願された「FINFET GATE FORMATION USING REVERSE TRIM OF DUMMY GATE」（米国特許出願第１０／３２０，５３６号）（ドケット番号H1121）、２００３年８月４日に出願された「ETCH STOP LAYER FOR ETCHING FINFET GATE OVER A LARGE TOPOGRAPHY」（米国特許出願第１０／６３２，９８９号）（ドケット番号H1172）である。これらは参照によって組み込まれている。
【００２６】
さらに他の実施形態においては、上述したポリシリコン・ダマシンプロセスの代わりにメタルゲート電極を使用することができる。
【００２７】
＜他の実施形態＞
従来、処理の間にフィンの側面（すなわち側壁）に生じ得る損傷を取り除くことが必要とされている。
図８Ａないし図８Ｃは、フィン３１０の側壁の損傷を取り除く一般的なプロセスの一例を示している。
半導体デバイス８００は、図８Ａに示すように、フィン層８１０、および基板８３０上に形成されるカバー層８２０を含んでいる。
フィン層８１０は、シリコンまたはゲルマニウム、または半導体材料の化合物を含み得る。
カバー層８２０は、例えば窒化シリコン材料、または製造プロセスの間にフィン層８１０を保護することができるその他の種類の材料を含んでいてもよい。
【００２８】
フィン層８１０およびカバー層８２０は、図８Ｂに示すように、フィン８４０を形成すべく従来のドライエッチング技術を使用してエッチングすることができる。その後、図８Ｃに示すように、フィンの側壁の損傷を取り除くのに従来のウェットエッチング技術を使用してもよい。
ウェットエッチング中に、フィン８４０の幅は片側につき約２０Åから４０Å薄くなり得る。
但し、ウェットエッチングを行う場合、二酸化シリコンに対するシリコンの良好な選択性を得ることは難しいので、シリコンのウェットエッチングを行うと、埋込酸化膜をいくらか失うことになる可能性がある。
【００２９】
従来、ＦｉｎＦＥＴデバイスのモビリティを改善することも必要とされている。図９は、ＦｉｎＦＥＴデバイスのモビリティを改善する一般的なプロセスの一例を示している。
図９に記載するように、パッケージ上にダイアタッチ材料を形成することができる。このダイアタッチ材料は、ＦｉｎＦＥＴチャネルに応力（歪み）を生じさせるように選択され得る。
その後、図９に示すように、ダイをダイアタッチ材料に接着することができる。
シリコンＦｉｎＦＥＴチャネルに生じた引張応力は、結果的に正孔移動度を高め得る。このことは、ＰＭＯＳＦｉｎＦＥＴ性能を著しく改善する助けになる。
ダイアタッチ材料およびダイアタッチプロセスは、シリコン層中の残留応力が引っ張り性（テンシル性）（tensile）を有するようなものであり得る。
例えば、もしパッケージ材料が、（熱）ダイ接着／はんだ／バンプ・プロセスの後に、シリコン層ほど速くシュリンクしなければ、低温に冷やした際、シリコン層に引張応力を生じさせることができるであろう。
【００３０】
＜まとめ＞
本発明の実施形態は、セルフアラインされたゲートマスクで形成されたダマシンゲートを含むＦｉｎＦＥＴデバイスおよびこれらのデバイスを製造する方法を提供する。これらのＦｉｎＦＥＴデバイスはある種の利点を有する。
例えば、フィン３１０の活性領域だけが最小のチャネル長となっており、この最小のチャネルに対してゲートがセルフアラインされており、平面基板（例えば研磨されたダマシン材料）上でゲート・パターニングが実行される。
【００３１】
上述した本発明の例示的な実施形態の記載は、説明を提供するが、網羅的なものではなく、本発明を開示されたそのままの形式に制限することを意図していない。上記教示に照らした変更例や変形例が可能であるとともに、本発明の実施することによって変更例や変形例を得ることができる。
【００３２】
例えば、上記記載においては、本発明についてよく理解できるように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３３】
図１に関する一連のステップ行為を記載したが、ステップの順序は、本発明によるその他の実施形態において変更することができる。また、独立のステップを並行して実行してもよい。
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、行為またステップも本発明に重要または本質的なものとして解釈すべきではない。
さらにここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態におけるＭＯＳＦＥＴを製造するプロセスの一例を示す図。
【図２Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図２Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図２Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図３Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図３Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図３Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図４Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図４Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図４Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図５Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図５Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図５Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図６Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図６Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図６Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図７Ａ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図７Ｂ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図７Ｃ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図８Ａ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図８Ｂ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図８Ｃ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図９】ＦｉｎＦＥＴデバイスのモビリティを改善するプロセスの一例を示す図。
【技術分野】
【０００１】
本発明は一般的に半導体デバイスに関し、より詳しくは、セルフアラインされたダマシンゲートを備えるＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、およびこれらを製造する方法に関する。
【背景技術】
【０００２】
デバイス寸法のスケーリングは、集積回路の性能を上げ、集積回路のコストを減少させる主な要因であった。ゲート酸化膜の厚みおよびソース／ドレイン（Ｓ／Ｄ）の接合深さに関連する制限により、現在のバルクＭＯＳＦＥＴデバイスを０．１μｍプロセス世代を越えてスケーリングすることは、不可能ではないが難しい。したがって、ＦＥＴ性能を改善すべく、新規なデバイス構造および新規な材料が必要とされるであろう。
【０００３】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっているデバイスである。このダブルゲートＭＯＳＦＥＴにおいてはチャネルを制御する２つのゲートが使用されており、短チャネル効果を著しく抑制する。
ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含むダブルゲート構造である。しかしながら、ダブルゲート構造であるＦｉｎＦＥＴは、レイアウトや製造技術において既存のプレーナ型のＭＯＦＥＴと類似する。このＦｉｎＦＥＴはまた、他のダブルゲート構造と比較して、一連のチャネル長、ＣＭＯＳ互換性、および高い記録密度を有する。
【発明の要約】
【０００４】
本発明の実施形態は、トリプルゲートおよびゲートアラウンドＦｉｎＦＥＴデバイスと、これらのデバイスを製造する方法を提供する。
【０００５】
本発明による態様の１つは、基板上のフィン領域、ソース領域、およびドレイン領域をパターン化するステップと、フィン領域中にフィン（３１０）を形成するステップと、フィン領域中にマスクを形成するステップと、を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法、である。
この方法は、ＭＯＳＦＥＴのチャネル領域を露出するように、マスクをエッチングするステップと、チャネル領域中のフィンの幅を薄くするようにフィン（３１０）をエッチングするステップと、フィン上にゲートを形成するステップと、ゲート、ソース領域およびドレイン領域に対するコンタクトを形成するステップと、をさらに含む。
【０００６】
本発明による他の態様の１つは、基板上にフィン（３１０）を形成するステップと、基板上にマスクを形成するステップと、ＭＯＳＦＥＴのチャネル領域を露出するように、マスクをエッチングするステップと、チャネル領域中のフィン（３１０）の幅を薄くするステップと、前記フィン（３１０）の両側上に広がるゲートを形成するステップと、を含む、ＭＯＳＦＥＴを形成する方法、である。
【０００７】
本発明によるさらに異なる態様の１つは、約１００Åから４００Åの幅を有する、基板上に形成されるフィン（３１０）と、フィンの側面上に形成されるゲート絶縁層と、フィンを被覆するように形成されるゲート電極と、を含むＭＯＳＦＥＴである。
【０００８】
この明細書に組み入れられると共に一部を構成している添付の図面は、本発明の実施形態を示し、詳細な説明とともに本発明について説明する。以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態は、セルフアラインされたダマシンゲートを含むＦｉｎＦＥＴデバイス、およびこれらを製造する方法を提供する。
このようなＦｉｎＦＥＴデバイスは、ある種の利点を備えている。例えば、フィン３１０の活性領域だけが最小のチャネル長となっており、これによりソース／ドレイン抵抗が減少する。ゲートはまた、最小のチャネル領域に対してセルフアラインされる。これにより、デバイスの寄生ソース／ドレイン抵抗が著しく減少する。従来のＦｉｎＦＥＴアプローチでは、ゲートからフィン（３１０）へのオーバーレイ誤差を考慮に入れるために、狭いチャネルは通常ゲート長より著しく長くなる。
さらに、ゲート・パターニングは平面基板（例えば、研磨されたダマシン材料)上でされる。積極的な（aggressive）リソグラフィ・スキームの焦点深度はかなり低い傾向があるので、このゲート・パターニングは、リソグラフィのマージンを大きくとれる。また、レジスト・コーティングが平面化した表面上にあるので、微細構成（topograhy）上のレジスト膜厚の変化によるクリティカルディメンションのばらつき（すなわち、ＣＤ変動（CD swing））を回避することができる。
【００１０】
＜ＭＯＳＦＥＴの一例＞
図１は、本発明の実施形態によるＭＯＳＦＥＴを製造するプロセスの一例を示す。図２Ａないし図６Ｃは、図１に記載したプロセスによって製造したＭＯＳＦＥＴの上面図および断面図の一例を示す。
【００１１】
図１および図２Ａないし図２Ｃに示すように、半導体デバイス２００に対する処理から開始することができる。
図２Ａおよび図２Ｂの断面図に示すように、半導体デバイス２００は、シリコン（Si）基板２１０、埋込酸化膜２２０、およびこの埋込酸化膜２２０上のシリコン層２３０を含むＳＯＩ（シリコン・オン・インシュレータ）構造を含んでいてもよい。埋込酸化膜２２０およびシリコン層２３０は、従来の方法により基板２１０上に形成することができる。この埋込酸化膜２２０の厚みは、例えば約１０００Åから１００００Åの範囲としてもよい。シリコン層２３０の厚みは、例えば約４００Åから１５００Åの範囲としてもよい。
厚みを増加すると結果的にデバイスの幅を改善することになるので（すなわち、フィン（３１０）の側壁に沿ってより多くの電流が流れるようになり、これにより、駆動電流がより高くなる（ＭＯＳＦＥＴ中のＩ∝Ｗ／Ｌ））、このシリコンの厚みは、できるだけ厚くしてもよい。
この厚みの増加は、ゲート・リソグラフィ・プロセスのステップを増加させ、リソグラフィマージンを不足させることにもなるので、通常、従来のＦｉｎＦＥＴアプローチにおいて厚いシリコンを使用するのは難しい。
【００１２】
フィンを形成するためにシリコン層２３０が使用されることが認識されるであろう。
代わりに、基板２１０および層２３０は、ゲルマニウムまたはシリコンゲルマニウムのような半導体材料の化合物（combination）を含んでいてもよい。埋込酸化膜２２０は、シリコン酸化物または他の種類の絶縁材料を含んでいてもよい。
【００１３】
シリコン層２３０上に、窒化ケイ素または他の種類の材料を形成してもよく、これは図２Ａおよび図２Ｂに示すように、後の処理においてボトム反射防止膜（ＢＡＲＣ）２４０として機能し得る。
ＢＡＲＣ層２４０の厚みは、約１５０Åから３５０Åの範囲とすることができる。
図２Ａないし図２Ｃに示すように、フォトレジスト２５０またはこれに類するものをたい積してパターン化し、大きなフィン３１０領域と、ソースおよびドレイン領域の形成を促進させてもよい（ステップ１１０）。
フォトレジスト２５０は、その厚みが約１０００Åから４０００Åの範囲となるようにたい積することができる。
図２Ｃは、図２Ａおよび図２Ｂの半導体デバイス２００の上面図である。
図２Ａは、図２Ｃの線Ｘに沿った断面図であり、図２Ｂは、図２Ｃの線Ｙに沿った断面図である。
【００１４】
図３Ａおよび図３Ｂに示すように、フィン３１０を形成すべく、シリコン層２３０をエッチングすることができる（ステップ１２０）。
例えば、シリコン層２３０のうちフォトレジスト２５０の下に位置しない部分は、埋込酸化膜２２０上で終了するエッチングで、エッチングすることができる。その後、フォトレジスト２５０を除去することができる。フィン３１０の幅は、図３Ｂに示すように、約５００Åから８００Åの範囲とすることができる。
【００１５】
図３Ａないし図３Ｃに示すように、ダマシンマスク（damascene mask）をフィン３１０の領域に形成することができる（ステップ１３０）。
例えば、（フィン３１０およびＢＡＲＣ２４０を取り囲むために、）酸化シリコン、窒化ケイ素、SiCOH等のようなダマシン材料３２０を、約８００Åから２２００Åの範囲の厚みになるように半導体デバイス２００上にたい積し、その後、図３Ａおよび図３Ｂに示すように、公知技術を使用して研磨することができる。
ダマシン材料３２０は、後のプロセスにおいてＢＡＲＣとして機能し得る。
その後、図３Ａないし図３Ｃに示すように、ゲートマスクを使用してダマシン材料３２０をエッチングし、ゲート開口部中のチャネル領域３３０を露出させてよい。
図３Ｃに示すように、チャネル領域３３０の幅は、約３００Åから５００Åの範囲とすることができる。
チャネル領域３３０を露出するのに使用されるゲートマスクは、当業者に周知の積極的な（aggressive）リソグラフィおよびパターニング技術を使用して作成される。
【００１６】
その後、図４Ａないし図４Ｃに示すように、フィン３１０の幅を縮小することができる（ステップ１４０）。
１つ以上のエッチング技術を使用して、チャネル領域３３０中のフィン３１０を横方向にエッチングしてよい。例えば、Siの熱酸化を使用することができ、その後希薄ＨＦ溶液に浸される。また、代わりに他の種類のエッチングを使用してもよい。
例えば、酸化物に対するＦ種におけるSiエッチング作用の化学選択性が非常に高い、ダウンストリームのＦプラズマ中でSiをエッチングすることができる。または、HBrベースのプラズマ・ケミストリの横方向のSiエッチング作用を使用してもよい。
【００１７】
図４Ｂに示すように、除去されるシリコンの量は片側当たり約１００Åから２００Åの範囲とすることができる。この結果、フィン３１０の幅は約１００Åから４００Åの範囲となり得る。
図４Ｂに示すように、ＢＡＲＣ２４０は、本発明の実施形態においては残したままとすることができる。他の実施形態においては、ＢＡＲＣ２４０は除去され得る。
図４Ｃは、チャネル領域３３０においてフィン３１０を薄くした後の半導体デバイス２００の上面図である。
【００１８】
その後、図５Ａないし図５Ｃに示すように、ゲートを形成することができる（ステップ１５０）。
例えば、図５Ｂに示すように、公知技術を使用してゲート絶縁材料５１０をたい積するか、フィン３１０の側面にゲート絶縁材料５１０を熱成長させることができる。
ゲート絶縁材料５１０は、例えば二酸化シリコンのような酸化物、シリコンオキシナイトライド、またはHfO2のような高誘電率材料（high K）のような、従来の絶縁材料を含み得る。他の実施形態においては、ゲート絶縁層を形成するのに窒化シリコンまたは他の材料を使用することができる。
ゲート絶縁材料５１０は、約１０Åから２０Åの範囲の厚みで形成することができる。
【００１９】
その後、図５Ａおよび図５Ｂに示すように、半導体デバイス２００上にゲート電極材料５２０をたい積し、研磨することができる。
図５Ａおよび図５Ｂに示すように、ダマシン材料３２０上にあるすべてのゲート材料を除去すべく、（例えば化学機械研磨（ＣＭＰ）により）ゲート電極材料５２０を研磨することができる。
ゲート電極材料５２０に多くの材料を使用することができる。
ゲート電極材料５２０は、例えば多結晶シリコン、またはゲルマニウムまたはシリコンとゲルマニウムの化合物、W、WN、TaN、TiN等の金属のような他の導電材料を含み得る。
図５Ｂに示すように、ゲート電極材料５２０は約７００Åから２１００Åの範囲の厚みで形成することができる。この厚みはダマシン材料３２０の厚みとほぼ等しくてよい（ダマシン材料３２０の厚みの一部は研摩により失われ得る）。
図５Ｃは、ゲート電極５２０が形成された後の、半導体２００の平面図である。図中の点線は、フィン３１０の薄くなった部分を表わす。単純化のため、ゲート絶縁層５１０は図５Ｃには記載しない。
【００２０】
図６Ａないし図６Ｃに示すように、その後、ソース、ドレイン、およびゲートコンタクトを形成する（ステップ１６０）。
ある実施形態の一例においては、図６Ａに示すように、ゲートの両側のフィン３１０上に大きなコンタクト領域を開口する。
ソースコンタクト領域６１０およびドレインコンタクト領域６２０は、フィン３１０上に残された余分な量のダマシン材料３２０をエッチングし、ＢＡＲＣ２４０を除去することによって開口することができる。
また、ゲートコンタクト領域６３０をゲート電極５２０上に形成する。
これらのコンタクト領域６１０ないし６３０を、フィン３１０およびソース／ドレインの実際の寸法より大きく形成することは可能である。
【００２１】
その後、これらの開口部中でCoSi2またはNiSiシリサイデーションのようなシリサイド化が生じ得る。
このCoSi2またはNiSiシリサイデーションは、ポリシリコン（すなわちゲート）またはシリコン（すなわちソース／ドレイン）がある箇所であり、かつフィン領域３１０（広いフィン）の露出した箇所でのみ生じる。
今日の産業が使用している、一般的なセルフアラインされたシリサイド・スキームで実行されるように、反応しないコバルトまたはニッケル（シリコンがない箇所すべて）をエッチングして除去することができる。
【００２２】
他の実施形態においては、ソース／ドレインおよびフィン３１０の上面からダマシン材料３２０およびＢＡＲＣ２４０を除去し得る。
その後、フィン３１０およびゲートの両側に側壁スペーサを形成することができる。
次に、コバルトまたはニッケルのようなシリサイド金属をたい積して、露出したシリコンまたはポリシリコンがある箇所すべて（すなわちゲート上、および露出したフィン・チャネル上）にセルフアラインされたシリサイドを形成することができる。
【００２３】
よって、半導体デバイス２００は結果的に、フィン３１０の両側に形成された、セルフアラインされたダマシンゲートを含み得る。図６Ｃの点線によって示すように、フィン３１０はチャネル領域で薄くされる。
【００２４】
本発明の他の実施形態によれば、スペーサはゲート長をより小さくなるようにダマシンゲートの位置が移る（transfer）ように形成される。
図７Ａないし図７Ｃは、本発明の他の実施形態によりスペーサを形成するプロセスの一例を示している。
図７Ａないし図７Ｃに示すように、ハードマスク７２０を開口し（図７Ａ）、スペーサ７２０を形成し（図７Ｂ）、また、開口部においてダマシンゲートの位置の移りを実行することができる（図７Ｃ）。
ダマシンゲート開口部の内部にスペーサを形成することは、ゲート長の小さいデバイスを形成するために、（上述したように）小スペースのプリンティングを促進することができる。
このスペーサ技術は、フォトリソグラフィによるシュリンクのみを使用する場合よりも小さなスペースを形成することができる。
【００２５】
他の実施形態では、以下に記載するようなダマシンゲートのシュリンク技術が使用される。例えば、同時係属中であり、本発明の譲受人に譲渡された、２００３年６月１２日に出願された「FINFET GATE FORMATION USING REVERSE TRIM AND OXIDE POLISH」（米国特許出願第１０／４５９，５８９号）（ドケット番号H1122）、２００２年１２月１７日に出願された「FINFET GATE FORMATION USING REVERSE TRIM OF DUMMY GATE」（米国特許出願第１０／３２０，５３６号）（ドケット番号H1121）、２００３年８月４日に出願された「ETCH STOP LAYER FOR ETCHING FINFET GATE OVER A LARGE TOPOGRAPHY」（米国特許出願第１０／６３２，９８９号）（ドケット番号H1172）である。これらは参照によって組み込まれている。
【００２６】
さらに他の実施形態においては、上述したポリシリコン・ダマシンプロセスの代わりにメタルゲート電極を使用することができる。
【００２７】
＜他の実施形態＞
従来、処理の間にフィンの側面（すなわち側壁）に生じ得る損傷を取り除くことが必要とされている。
図８Ａないし図８Ｃは、フィン３１０の側壁の損傷を取り除く一般的なプロセスの一例を示している。
半導体デバイス８００は、図８Ａに示すように、フィン層８１０、および基板８３０上に形成されるカバー層８２０を含んでいる。
フィン層８１０は、シリコンまたはゲルマニウム、または半導体材料の化合物を含み得る。
カバー層８２０は、例えば窒化シリコン材料、または製造プロセスの間にフィン層８１０を保護することができるその他の種類の材料を含んでいてもよい。
【００２８】
フィン層８１０およびカバー層８２０は、図８Ｂに示すように、フィン８４０を形成すべく従来のドライエッチング技術を使用してエッチングすることができる。その後、図８Ｃに示すように、フィンの側壁の損傷を取り除くのに従来のウェットエッチング技術を使用してもよい。
ウェットエッチング中に、フィン８４０の幅は片側につき約２０Åから４０Å薄くなり得る。
但し、ウェットエッチングを行う場合、二酸化シリコンに対するシリコンの良好な選択性を得ることは難しいので、シリコンのウェットエッチングを行うと、埋込酸化膜をいくらか失うことになる可能性がある。
【００２９】
従来、ＦｉｎＦＥＴデバイスのモビリティを改善することも必要とされている。図９は、ＦｉｎＦＥＴデバイスのモビリティを改善する一般的なプロセスの一例を示している。
図９に記載するように、パッケージ上にダイアタッチ材料を形成することができる。このダイアタッチ材料は、ＦｉｎＦＥＴチャネルに応力（歪み）を生じさせるように選択され得る。
その後、図９に示すように、ダイをダイアタッチ材料に接着することができる。
シリコンＦｉｎＦＥＴチャネルに生じた引張応力は、結果的に正孔移動度を高め得る。このことは、ＰＭＯＳＦｉｎＦＥＴ性能を著しく改善する助けになる。
ダイアタッチ材料およびダイアタッチプロセスは、シリコン層中の残留応力が引っ張り性（テンシル性）（tensile）を有するようなものであり得る。
例えば、もしパッケージ材料が、（熱）ダイ接着／はんだ／バンプ・プロセスの後に、シリコン層ほど速くシュリンクしなければ、低温に冷やした際、シリコン層に引張応力を生じさせることができるであろう。
【００３０】
＜まとめ＞
本発明の実施形態は、セルフアラインされたゲートマスクで形成されたダマシンゲートを含むＦｉｎＦＥＴデバイスおよびこれらのデバイスを製造する方法を提供する。これらのＦｉｎＦＥＴデバイスはある種の利点を有する。
例えば、フィン３１０の活性領域だけが最小のチャネル長となっており、この最小のチャネルに対してゲートがセルフアラインされており、平面基板（例えば研磨されたダマシン材料）上でゲート・パターニングが実行される。
【００３１】
上述した本発明の例示的な実施形態の記載は、説明を提供するが、網羅的なものではなく、本発明を開示されたそのままの形式に制限することを意図していない。上記教示に照らした変更例や変形例が可能であるとともに、本発明の実施することによって変更例や変形例を得ることができる。
【００３２】
例えば、上記記載においては、本発明についてよく理解できるように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３３】
図１に関する一連のステップ行為を記載したが、ステップの順序は、本発明によるその他の実施形態において変更することができる。また、独立のステップを並行して実行してもよい。
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、行為またステップも本発明に重要または本質的なものとして解釈すべきではない。
さらにここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態におけるＭＯＳＦＥＴを製造するプロセスの一例を示す図。
【図２Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図２Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図２Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図３Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図３Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図３Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図４Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図４Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図４Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図５Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図５Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図５Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図６Ａ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図６Ｂ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの断面図の一例を示す図。
【図６Ｃ】図１に記載したプロセスによって製造されたＭＯＳＦＥＴの上面図の一例を示す図。
【図７Ａ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図７Ｂ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図７Ｃ】本発明の他の実施形態によってスペーサを形成するプロセスを示す図。
【図８Ａ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図８Ｂ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図８Ｃ】フィン３１０の側壁損傷を除去するプロセスの一例を示す図。
【図９】ＦｉｎＦＥＴデバイスのモビリティを改善するプロセスの一例を示す図。
【特許請求の範囲】
【請求項１】
基板上にフィン（３１０）を形成するステップと、
前記基板上にマスク（３２０）を形成するステップと、
前記ＭＯＳＦＥＴ（２００）のチャネル領域（３３０）を露出するように、前記マスク（３２０）をエッチングするステップと、
前記チャネル領域（３３０）中の前記フィン（３１０）の幅を薄くするステップと、
前記フィン（３１０）の両側上に広がるゲートを形成するステップと、
を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法。
【請求項２】
フィン領域、ソース領域、およびドレイン領域をパターン化するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記基板上にシリサイド材料を形成するステップと、
前記シリサイド材料によってドレインコンタクト、ゲートコンタクト、およびソースコンタクトを形成するステップと、をさらに含む、請求項２記載の方法。
【請求項４】
前記マスクを形成するステップは、前記基板上にダマシン材料をたい積するステップを含む、請求項１記載の方法。
【請求項５】
ゲート領域を形成するように、ダマシン材料をエッチングするステップと、
前記フィン（３１０）の側面上にゲート絶縁層（５１０）を形成するステップと、
ゲート電極材料（５２０）をたい積して、前記ゲート領域を少なくとも部分的に充てんするステップと、を含む、請求項４記載の方法。
【請求項６】
前記フィン（３１０）の幅を薄くするステップは、前記フィン（３１０）の幅から片側当たり約１００Åから２００Åを除去するステップを含む、請求項１記載の方法。
【請求項７】
約１００Åから４００Åの幅を有する、基板上に形成されるフィン（３１０）と、
前記フィン（３１０）の側面上に形成されるゲート絶縁層（５１０）と、
前記フィン（３１０）を被覆するように形成されるゲート電極（５２０）と、
によって特徴づけられる、
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）。
【請求項８】
前記ゲート電極（５２０）は、前記フィン（３１０）の第１側面および第２側面上に形成される、互いに位置調整された第１ゲート領域および第２ゲート領域を含んでおり、
前記ＭＯＳＦＥＴ（２００）は、ソース領域およびドレイン領域をさらに含んでいる、請求項７記載のＭＯＳＦＥＴ（２００）。
【請求項９】
基板上に、フィン領域、ソース領域およびドレイン領域をパターン化するステップと、
前記フィン領域にフィン（３１０）を形成するステップと、
前記フィン領域にマスク（３２０）を形成するステップと、
前記ＭＯＳＦＥＴ（２００）のチャネル領域（３３０）を露出するように、前記マスク（３２０）をエッチングするステップと、
前記フィン（３１０）をエッチングして、前記チャネル領域（３３０）の前記フィン（３１０）の幅を薄くするステップと、
前記フィン（３１０）上にゲートを形成するステップと、
前記ゲート、ソース領域およびドレイン領域に、コンタクト（６１０）（６２０）（６３０）を形成するステップと、
を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法。
【請求項１０】
前記マスクを形成するステップは、前記基板上にダマシン材料（３２０）をたい積するステップを含む、請求項９記載の方法。
【請求項１１】
前記ゲートを形成するステップは、
ゲート領域を形成するように、ダマシン材料（３２０）をエッチングするステップと、
前記フィン（３１０）の側面上にゲート絶縁層（５１０）を形成するステップと、
ゲート電極材料（５２０）をたい積して、前記ゲート領域を少なくとも部分的に充てんするステップと、を含む、請求項１０記載の方法。
【請求項１２】
前記フィン（３１０）をエッチングするステップは、前記フィン（３１０）の幅から片側当たり約１００Åから２００Åを除去するステップを含む、請求項９記載の方法。
【請求項１】
基板上にフィン（３１０）を形成するステップと、
前記基板上にマスク（３２０）を形成するステップと、
前記ＭＯＳＦＥＴ（２００）のチャネル領域（３３０）を露出するように、前記マスク（３２０）をエッチングするステップと、
前記チャネル領域（３３０）中の前記フィン（３１０）の幅を薄くするステップと、
前記フィン（３１０）の両側上に広がるゲートを形成するステップと、
を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法。
【請求項２】
フィン領域、ソース領域、およびドレイン領域をパターン化するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記基板上にシリサイド材料を形成するステップと、
前記シリサイド材料によってドレインコンタクト、ゲートコンタクト、およびソースコンタクトを形成するステップと、をさらに含む、請求項２記載の方法。
【請求項４】
前記マスクを形成するステップは、前記基板上にダマシン材料をたい積するステップを含む、請求項１記載の方法。
【請求項５】
ゲート領域を形成するように、ダマシン材料をエッチングするステップと、
前記フィン（３１０）の側面上にゲート絶縁層（５１０）を形成するステップと、
ゲート電極材料（５２０）をたい積して、前記ゲート領域を少なくとも部分的に充てんするステップと、を含む、請求項４記載の方法。
【請求項６】
前記フィン（３１０）の幅を薄くするステップは、前記フィン（３１０）の幅から片側当たり約１００Åから２００Åを除去するステップを含む、請求項１記載の方法。
【請求項７】
約１００Åから４００Åの幅を有する、基板上に形成されるフィン（３１０）と、
前記フィン（３１０）の側面上に形成されるゲート絶縁層（５１０）と、
前記フィン（３１０）を被覆するように形成されるゲート電極（５２０）と、
によって特徴づけられる、
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）。
【請求項８】
前記ゲート電極（５２０）は、前記フィン（３１０）の第１側面および第２側面上に形成される、互いに位置調整された第１ゲート領域および第２ゲート領域を含んでおり、
前記ＭＯＳＦＥＴ（２００）は、ソース領域およびドレイン領域をさらに含んでいる、請求項７記載のＭＯＳＦＥＴ（２００）。
【請求項９】
基板上に、フィン領域、ソース領域およびドレイン領域をパターン化するステップと、
前記フィン領域にフィン（３１０）を形成するステップと、
前記フィン領域にマスク（３２０）を形成するステップと、
前記ＭＯＳＦＥＴ（２００）のチャネル領域（３３０）を露出するように、前記マスク（３２０）をエッチングするステップと、
前記フィン（３１０）をエッチングして、前記チャネル領域（３３０）の前記フィン（３１０）の幅を薄くするステップと、
前記フィン（３１０）上にゲートを形成するステップと、
前記ゲート、ソース領域およびドレイン領域に、コンタクト（６１０）（６２０）（６３０）を形成するステップと、
を含む、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）（２００）を形成する方法。
【請求項１０】
前記マスクを形成するステップは、前記基板上にダマシン材料（３２０）をたい積するステップを含む、請求項９記載の方法。
【請求項１１】
前記ゲートを形成するステップは、
ゲート領域を形成するように、ダマシン材料（３２０）をエッチングするステップと、
前記フィン（３１０）の側面上にゲート絶縁層（５１０）を形成するステップと、
ゲート電極材料（５２０）をたい積して、前記ゲート領域を少なくとも部分的に充てんするステップと、を含む、請求項１０記載の方法。
【請求項１２】
前記フィン（３１０）をエッチングするステップは、前記フィン（３１０）の幅から片側当たり約１００Åから２００Åを除去するステップを含む、請求項９記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【公表番号】特表２００７−５１１０７１（Ｐ２００７−５１１０７１Ａ）
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願番号】特願２００６−５３８０３５（Ｐ２００６−５３８０３５）
【出願日】平成１６年１０月８日（２００４．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３３２５１
【国際公開番号】ＷＯ２００５／０４８３３９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願日】平成１６年１０月８日（２００４．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３３２５１
【国際公開番号】ＷＯ２００５／０４８３３９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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