【課題】エクステンション部に関し、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分に小さくする。
【解決手段】Ｐウェル３ｎおよびＮウェル３ｐに、ゲート絶縁膜４ｎ，４ｐを介してゲート電極５ｎ，５ｐが形成され、Ｐウェル３ｎおよびＮウェル３ｐのチャネルが形成される領域に各々接し互いに離れた第１エピタキシャル成長層により、２つのエクステンション部１２ｎと１２ｎ（１２ｐと１２ｐ）が形成されている。エクステンション部の対向端から互いに離反する向きにさらに離れた位置の第１エピタキシャル成長層上に、第２エピタキシャル成長層が形成され、これによりＰＭＯＳとＮＭＯＳの各々の側で２つのソース・ドレイン領域１０ｎと１０ｎ（１０ｐと１０ｐ）が形成されている。この構造では深くまで不純物を導入するイオン注入を用いないので、その活性化アニールによりエクステンション部内の不純物が基板側に熱拡散することがない。
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【課題】 良好なショットキー特性を有する電極を備えた半導体素子を提供する。また、良好なショットキー特性を有するゲート電極を備えた電界効果トランジスタを提供する。
【解決手段】 ｎ型ＧａＮ層３の上に形成されたショットキー電極６は、ＷＮ_ｘ層４を有し、ｎ型ＧａＮ層３とＷＮ_ｘ層４とが接触する面において、ｎ型ＧａＮ層３の結晶面は六方晶の（０００１）面であり、ＷＮｘ層４の結晶面は（１１１）面に配向している。ＷＮ_ｘ層４は、Ｚｒ、Ｈａ、Ｎｂ、Ｔａ、ＭｏおよびＷよりなる群から選ばれる少なくとも１種の元素と、窒素および炭素の少なくとも一方の元素とからなる塩化ナトリウム型構造の電極層であればよい。また、電極層の格子定数は、ｎ型ＧａＮ層３におけるａ軸格子定数を２^{（１／２）}倍した値の０．９５倍〜１．０５倍であることが好ましい。 （もっと読む）

【課題】 高ｋ誘電体及び界面層を含むゲート・スタック上に、熱的に安定した新しい金属化合物を提供すること。
【解決手段】 高ｋ誘電体及び界面層を含むゲート・スタック上に、約４．０ｅＶから約４．５ｅＶまで、好ましくは約４．３ｅＶの仕事関数を有する、熱的に安定したｎ型金属であるＨｆＳｉＮを含む金属化合物である。さらに、（約１０００℃のオーダーの）高温でＨｆＳｉＮ／高ｋ誘電体／界面層のスタックをアニールした後、界面層が減少され、よって、ゲート・スタックは、ＴａＳｉＮを用いて達成することができない、非常に薄い等価酸化物厚（伝統的には、１２Å）をもたらす。 （もっと読む）

【課題】 ＣＭＯＳデバイスの自己形成金属シリサイド化ゲートを提供すること。
【解決手段】 シリサイドが自己形成され（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成され）、シリコン材料のＣＭＰ又はエッチ・バックを必要としない、金属シリサイド・ゲートをＦＥＴデバイスに形成するためのプロセス。第１のシリコン材料層（３）（ポリシリコン又はアモルファス・シリコン）が、ゲート誘電体（２）の上に形成され、次いで、金属層（４）が第１のシリコン材料層（３）の上に形成され、金属層（４）の上に第２のシリコン材料層（５）が形成される。その後、ソース／ドレイン活性化アニールのような高温（７００℃より高い）処理ステップが実施され、このステップは、金属層（４）の金属を第１のシリコン材料層（１３）におけるシリコン材料と反応させることにより、ゲート誘電体（２）の上にシリサイド層（３０）を形成するのに有効である。第２の高温処理ステップ（ソース／ドレインのシリサイド化のような）を実施することができ、これは第２のシリコン材料層（５）におけるシリコン材料から第２のシリサイド層（５０）を形成するのに有効である。シリサイド層の厚さは、高温処理において、第１のシリコン材料層の実質的にすべて及び第２のシリコン材料層の少なくとも一部が、シリサイド材料で置き換えられるような厚さである。従って、完全シリサイド化ゲート構造体を生成することができる。 （もっと読む）

【課題】従来のＣＭＰプロセスを用いることなく、高アスペクト比の開口を有する接続孔にも良好な埋め込みが可能である半導体装置の作製方法を提供する。また、従来よりも少ない工程数で、配線形成が可能な方法を提供することを目的とする。更には、高集積化された半導体装置の歩留まり高い作製方法を提案する。
【解決手段】複数の空孔を有する絶縁膜表面に撥水表面を有する膜を形成し、撥水表面を有する膜の一部に光を照射して、親水表面を有する領域を形成した後、親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを特徴とする。 （もっと読む）

【課題】 ナノチューブ及びナノワイヤのような一次元ナノ構造体を含むＣＭＯＳデバイスを製造するための自己整合プロセスを提供すること。
【解決手段】 半導体構造体は、少なくとも１つのゲート領域が上に配置され、少なくとも１つのゲート領域が少なくとも１つの一次元ナノ構造体の層を含む、基板と、基板の表面上に配置され、少なくとも１つの一次元ナノ構造体の層の縁と整合される、金属カーバイド・コンタクトと、を含む。 （もっと読む）

【課題】 パッド電極下に能動層が配置されている場合においても、パッド電極下における密着性を確保しつつ、バリアメタル構造を能動面上に安定して形成できるようにする。
【解決手段】 不純物拡散層５ａ、５ｂの表面が覆われるようにして層間絶縁膜６上にバリアメタル膜８を形成し、フォトリソグラフィー技術を用いることにより、開口部７が覆われるようにしてパッド電極１６下に配置されるバリアメタル膜８の表面を露出させるレジストパターンＲを形成し、レジストパターンＲをマスクとして、バリアメタル膜８をエッチングすることにより、パッド電極１６下に配置される層間絶縁膜６上のバリアメタル膜８を除去し、バリアメタル膜８を介してゲート電極４および不純物拡散層５ａ、５ｂに接続された配線層９を層間絶縁膜６上に形成し、ゲート電極４および不純物拡散層５ａ、５ｂ上に配置されたパッド電極１６を形成する。 （もっと読む）

【課題】簡単な工程でＮｉシリサイドを形成する。
【解決手段】基板上に半導体膜を形成し、前記基板を加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を１０ｎｍ以上成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。 （もっと読む）

炭化ケイ素デバイスのためのエッジ終端構造は、炭化ケイ素ベースの半導体接合に近接し、この半導体接合から間隔をおいて配置された、炭化ケイ素層中の複数の同心円のフローティングガードリングを有する。酸化膜などの絶縁層が、これらのフローティングガードリング上に設けられ、炭化ケイ素表面電荷補償領域が、これらのフローティングガードリング間に設けられ、この絶縁層に隣接している。かかるエッジ終端構造の製造方法もまた提供される。
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【課題】 優れた特性を有するとともに信頼性が向上し、またＳｉＣウエハを用いることができると。
【解決手段】 ＳｉＣチップ９には、複数個のショットキーバリアダイオードのユニット１０が形成され、各ユニット１０は独立した外部出力電極４を持っている。ＳｉＣチップ９に形成されたユニット１０のうち良品ユニットの外部出力電極４のみに、バンプ１１（直径が数１０〜数１００μｍ）が形成され、耐圧がなかったりリーク電流が多かったりする不良品ユニットの外部出力電極４の上にはバンプは形成されていない。不良品ユニットにはバンプが形成されていないので、ショットキーバリア側電極３は外部出力電極４からバンプ１１、配線基板１２の配線層１３、外部リード１３ａへと外部と並列接続され、良品のユニット１０の外部出力電極４のみが並列に接続されている。 （もっと読む）

【課題】製造工程が容易で且つ充分な耐圧特性を得ることが可能なＪＴＥ構造を得る。
【解決手段】半導体装置は、ＳｉＣ基板１に形成されたｎ型のドリフト層２にショットキ接続するアノード電極３とその外周部に形成されたＪＴＥ領域６を有する。ＪＴＥ領域６は、ドリフト層２の上部におけるアノード電極３のエッジの下を含む領域に形成された第１のｐ型領域６ａと、その外側に形成され第１のｐ型領域６ａよりも不純物面濃度が低い第２のｐ型領域６ｂとから成る。第２のｐ型領域６ｂは、アノード電極３のエッジから１５μｍ以上外側に配設される。第１のｐ型領域６ａの不純物面濃度は、１．８×１０¹³〜４×１０¹³ｃｍ^-2であり、第２のｐ型領域６ｂの不純物面濃度は、１×１０¹³〜２．５×１０¹³ｃｍ^-2である。 （もっと読む）

（ａ）再配置可能なアパーチャマスクを基板の近くに配置する工程と、（ｂ）基板の部分を表面改質処理に選択的に曝す工程であって、曝された部分が、アパーチャマスクの１つ以上のアパーチャによって画定される工程とによって表面改質をパターン化する方法。 （もっと読む）

【課題】新規なトランジスタを提供する。
【解決手段】ソース電極７０８、ドレイン電極７０９、ゲート電極７１２、及び電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物を含む活性層を備え、且つ該ゲート電極と、該ソース及びドレイン電極が自己整合していることを特徴とする。 （もっと読む）

【課題】基板裏面の略全面を覆うコンタクト電極膜の成膜後に高温処理を必要とする場合であれ、基板の膜厚によることなく同処理の加熱に起因する基板の反りを抑制することのできる半導体基板およびその製造方法を提供する。
【解決手段】この半導体基板は、基板１の表面に所望の半導体素子を形成するための領域を有し、基板裏面側には略全面にわたって同面を被覆するコンタクト電極膜２が設けられる。そして、コンタクト電極膜２は、そのコンタクト領域が基板裏面の略全面にわたって細分化される態様でパターニングされ、詳しくは基板裏面の略全面にわたる多数の正方形からなる集合パターンをもって形成される。 （もっと読む）

【課題】アクティブマトリクス型の半導体装置のゲート電極とゲート配線の配置を工夫することにより、画面の大面積化を可能とする。
【解決手段】表示領域に設けられた画素ＴＦＴが含むゲート電極は、第１の導電層により形成されている。また、表示領域に設けられたゲート配線は、第２の導電層で形成されている。ゲート電極はゲート配線と接続部で電気的に接触している。接続部は、画素ＴＦＴが含む半導体層の外側に設けられている。 （もっと読む）

【課題】 後続するコンタクト・ホール工程で使用される層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。
【解決手段】 エッチング停止層は、１０Ω−ｃｍより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において５Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。 （もっと読む）

【課題】基板強度を保持しつつオン抵抗を低減し得る半導体装置を提供する。
【解決手段】網目状の凸部により形成された複数の凹部を裏面に有し、第１の不純物濃度を有する半導体からなる支持体２１と、前記支持体の前記裏面に対向する表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する半導体層３と、前記半導体層３に形成された半導体素子とを具備することを特徴とする。 （もっと読む）

半導体デバイスを作成する方法に関する。該方法は、基板上で二酸化ケイ素層に窒素を加えて窒化二酸化ケイ素層を形成することを含む。窒化二酸化ケイ素層の上に犠牲層を形成したのち、犠牲層が除去されて溝が生成される。窒化二酸化ケイ素層の上で溝の中に高誘電率ゲート誘電体層が形成され、該高誘電率ゲート誘電体層の上に金属ゲート電極が形成される。

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【課題】アクティブマトリクス型の半導体装置のゲート電極とゲート配線の配置を工夫することにより、画面の大面積化を可能とする。
【解決手段】表示領域に設けられた画素ＴＦＴが含むゲート電極は、第１の導電層により形成されている。また、表示領域に設けられたゲート配線は、第２の導電層で形成されている。ゲート電極はゲート配線と接続部で電気的に接触している。接続部は、画素ＴＦＴが含む半導体層の外側に設けられている。 （もっと読む）

【課題】
半導体ウェーハなどの熱処理工程で使用する、１０００℃以上まで使用可能な小型の炉体と、これを用いて小型で省スペースに優れる枚葉式熱処理システムを提供する。
【解決手段】
蓄熱板と、蓄熱板の裏側に配置する加熱ヒーターと、さらに前記加熱ヒーターの裏側に配置する熱遮蔽体とで加熱ユニットを構成し、前記加熱ユニットと大略同一構造のもう一つの加熱ユニットを、互いに蓄熱板が対向するようにして間隔をあけて配置し、前記蓄熱板間の間隙に被加熱物を配置して加熱処理をすることを特徴とする炉体ユニットを用いて熱処理システムを構成する。
炉体ユニットには、大規模な断熱材などが存在せず、小型化が可能となる。 （もっと読む）