【課題】 本発明は、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。
【解決手段】 ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くし、ドレイン電極あるいはソース・ドレイン電極の根元をテーパー状にすることにより、電気抵抗の増大を抑制し、かつ歩留まりを向上した薄膜トランジスタアレイ。 （もっと読む）

【課題】垂直トランジスタを用いたＣＭＯＳインバータ回路の形成面積を小さくする。
【解決手段】半導体基板１上に絶縁分離帯２により画定された素子形成領域５にｐ型及びｎ型不純物領域１ｐ、１ｎを形成し、それらをドレイン領域としその上に立設されたナノワイヤ３をチャネルとするｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２が設けられる。素子形成領域５の表面には不純物領域１ｐ、１ｎとオーミック接合する接続領域４が形成され、トランジスタＴｒ１、Ｔｒ２の外側で出力信号用ビア１６と接続する。また、トランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続するゲート電極配線１５には、入力信号用のビア１７が接続する。このＣＭＯＳ回路は、２つのトランジスタと２個のビアの形成領域があれば形成できる。 （もっと読む）

【課題】材料費、工程数を低減しその結果歩留まりを向上させ、コストを低減する。
【解決手段】薄膜トランジスタと、薄膜トランジスタと電気的に接続される電極１０４を有する光制御素子と、を備えた光制御装置であって、薄膜トランジスタの半導体領域１０２と画素電極１０４とが同一の半導体層からなり、同一の半導体層はＩｎ，Ｇａ，Ｚｎから選択される元素の少なくとも一つを含む酸化物からなる非晶質層である。半導体層の画素電極となる部分は、半導体領域よりも抵抗率が低い。また、保持電荷蓄積容量部にも抵抗率の低い領域を用いることができる。加えて、電極を延設し配線として用いることもできる。光制御素子はエレクトロルミネッセンス素子、液晶セル、電気泳動型粒子セル等を用いることができる。 （もっと読む）

【課題】 ナノ構造体の長手方向軸に沿った均一なドーパント濃度、及びナノ構造体の半径方向における示差的なドーパント濃度によって特徴付けられるドーピング・プロファイルを有する三次元のナノ構造体を提供すること。
【解決手段】 長手方向軸に沿って配列される複数の部分を含む半導体構造体が提供される。好ましくは、半導体構造体は、中間区域と、中間区域の対向する端部に配置された２つの末端区域とを含む。第１のドーパント濃度を有する半導体コアは、好ましくは、中間区域及び２つの末端区域を貫通して長手方向軸に沿って延びる。第２の、より高いドーパント濃度を有する半導体シェルは、好ましくは、半導体構造体の２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まない。半導体構造体が１００ｎｍを超えない断面寸法を有するナノ構造体であることが、特に好ましい。 （もっと読む）

【課題】電極と活性層が接する状態における一方のエッチングによるパターニングにおいて、活性層を削るなどのオーバーエッチ等によるダメージを活性層に生ずること無くソース／ドレイン電極層のエッチングを行うこと。
【解決手段】活性層にアルカリ耐性を有する材料を採用し、ソース／ドレイン電極にアルカリに溶解する性質を有する材料を採用し、ソース／ドレイン電極のパターニングの際に、アルカリ性のエッチャントを用いてエッチングをすることで、下層の活性層にダメージを与えること無く上層のソース／ドレイン電極をエッチングによりパターニングすることが可能になる。 （もっと読む）

【課題】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたデュアル・ゲートを形成する方法を提供すること。
【解決手段】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたゲートを形成する方法が開示される。本開示は、ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成し、次に、フィンの一方の上のポリシリコン・ゲルマニウム層を除去する方法を提供する。本開示は、さらに、両方のフィンの上に金属層を形成することと、ＦｉｎＦｅｔデバイスをアニールして、ＦｉｎＦｅｔデバイスの各々のフィンの上に完全にシリサイド化されたゲートを形成することとを含む。 （もっと読む）

【課題】熱にも可視光にも強いZnO系ダイオードを提供する。
【解決手段】本発明によるZnO系ダイオードでは活性層が第１電極と第２電極との間に挟まれている。第１電極と第２電極とが活性層の上に設置されていても良い。活性層はM_xIn_1-xZnOを含む。ここで、Mは３族元素を表し、xはその成分比を表す。第１電極は活性層より仕事関数が小さく、第２電極は活性層より仕事関数が大きい。活性層に含まれる３族元素Mは好ましくは、Ga、Al、Tiのいずれかである。活性層に含まれる３族元素Mの成分比xは好ましくは0.2〜0.8である。第１電極は好ましくは、Ti、Al、Ca、Liの少なくともいずれかを含む。第２電極は好ましくは、Pt、Mo、W、Irの少なくともいずれかを含む。 （もっと読む）

【課題】イオン化エネルギーが十分に小さな不純物（アクセプターもしくはドナー）が存在せず、ｐ型もしくはｎ型半導体を作ることが出来ないワイドギャップ半導体に対して、正孔または電子を注入することが可能な電極構造を提供する。
【解決手段】イオン化エネルギーが０．２〜１ｅＶの不純物がドープされたワイドギャップ半導体と、不純物イオンの結合エネルギーよりも小さな仕事関数を有し、かつ、ワイドギャップ半導体と接合される金属層と、を備え、外部電場を印加されることにより金属層からワイドギャップ半導体へ正孔が注入される電極構造。 （もっと読む）

【課題】良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、第２絶縁層１４と、半導体層１５と、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、バイアス電極２４と、を備える。バイアス電極２４と第１導電層１３によって半導体層１５の基板側の界面にバイアス電圧を印加することによりオフ電流の低減や閾値電圧などの不安定性を抑止することができ、薄膜半導体装置１０は良好な電気的特性を備える。 （もっと読む）

【課題】製造コストが低く高速応答性の良好な電子素子を提供することを課題とする。
【解決手段】基板１の上にライン状の第１電極の上面２ａに絶縁層３を形成する。この絶縁層３は、電極層２を形成するためのエッチング処理で用いるレジストを除去せずに残したものである。電極層２の側面２ｂから、絶縁層３の上面を経て、電極層２の側面２ｃにわたって、絶縁層４を形成する。絶縁層４の上には導電層５を形成する。電極層２の側面２ｂの側の絶縁部Ｂに平面視隣接して電極層６を形成し、同様に側面２ｃの側に電極層７を形成する。絶縁部Ｂを覆う領域に半導体層８を形成する。絶縁部Ａの比誘電率及び膜厚は、この絶縁部Ａを絶縁部Ｂと同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなるように設定する。 （もっと読む）

本発明は、半導体デバイス（１）の製造中に、少なくとも一つの半導体デバイス層（４）から該半導体デバイス層（４）を用いて不純物を除去する方法を提供し、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層（４）を準備した後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００℃以下の温度で、５分以下の時間により決定される低サーマルバジェットを有する。上記方法は、半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）に直接又は間接に接触して少なくとも部分的に設けられ、これにより、不純物は、少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散することができる。本発明は、また、発明の実施態様による不純物の除去方法を用いて半導体デバイスを形成する方法を提供し、及びそれにて得られる半導体デバイスを提供する。
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【課題】トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電流、トンネルバリアの大きな抵抗に関する欠点を有する。
【解決手段】より高いオン電流を達成するために、他のシリコン（Ｓｉ）チャネル中にゲルマニウム（Ｇｅ）トンネルバリアを備えたナノワイヤベースのＴＦＥＴが用いられる。ナノワイヤは、シリコンとゲルマニウムの間の格子不整合が、高い欠陥のある界面とならないように導入される。従来のＭＯＳＦＥＴ構造に比較して、静的電力の低減と共に動的電力の低減が得られる。これにより、多層ロジックは、ナノワイヤＳｉ／ＧｅＴＦＥＴを用いることで、非常に高いオンチップトランジスタ密度となる。 （もっと読む）

【課題】新規なナノワイヤ構造を提供し、電子デバイスに応用する。
【解決方法】本発明のナノワイヤ１０１は、第１の材料から形成された結晶性半導体のナノワイヤ本体１０４と、前記半導体を構成する元素を一部に含む第２の材料から形成され、ナノワイヤ本体１０４の表面の少なくとも一部に位置する複数の微粒子１０３とを備え、ナノワイヤ本体１０４の表面が平滑である。 （もっと読む）

【課題】 完全シリサイド化ゲート電極及びその作成方法を提供する。
【解決手段】 本発明は、ゲート電極を完全にシリサイド化（ＦＵＳＩ）することにより、１つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。ＦＵＳＩの選択的な形成は、従来のｎ＋及びｐ＋ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化（ＦＵＳＩ）ゲート電極を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスからなる。シリコン層及びＧｅ含有層からなるゲート電極が、Ｇｅ含有層の選択的除去プロセスと組み合せて用いられる。Ｇｅ含有層は、ＦＵＳＩの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。ＦＵＳＩの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるＧｅ含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。 （もっと読む）

【課題】半導体ナノワイヤを用い良好なトランジスタ特性を有する新規な電界効果トランジスタの構造を提供する。
【解決手段】本発明の一例である電界効果トランジスタは、基板４０、ゲート電極４１、ゲート絶縁膜４２がこの順に配置され、ゲート絶縁膜４２の上に半導体ナノワイヤ４５とソース電極４３・ドレイン電極４４が設けられている。半導体ナノワイヤ４５とソース電極４３・ドレイン電極４４とのコンタクト領域において、半導体ナノワイヤ４５の表面をソース電極４３・ドレイン電極４４の構成材料が覆っている。 （もっと読む）

【課題】高出力及び高輝度、高寿命の半導体発光素子を提供する。
【解決手段】第１／第２導電型半導体層上に其々第１／第２電極を、同一面側に備えた半導体発光素子であり、第１電極は、第１台座部とこれを基点として同方向に延びる２以上の第１延伸部とを備え、第２電極は、第２台座部とこれから第１台座部に近づくように第１延伸部と略同方向に延びる第２延伸部とを備え、２以上の第１延伸部は、其々同方向部分に、第２電極における第１台座部から最も遠い端部を越えて素子外周方向に配置された終端部を有し、一方の第１延伸部は同方向部分に第１台座部が設けられ、他方の第１延伸部は同方向部分で、第１電極と第２電極との間隔が最短となるように配置され、第２延伸部は、他方の第１延伸部の同方向部分と第２台座部との最短間隔及び他方の第１延伸部の同方向部と第２延伸部との最短間隔が同じになるように第２台座部から延伸してなる半導体発光素子。 （もっと読む）

【課題】シリサイド・コンタクトとその上のメタライゼーションとの間の接触抵抗を低減する方法及び構造体を提供する。
【解決手段】上に配置される少なくとも１つの電界効果トランジスタを含み、前記少なくとも１つの電界効果トランジスタに隣接して配置されるシリサイド・コンタクト領域１６Ａ，１６Ｂ，１６Ｃを含む、半導体基板１２と、前記半導体基板上に配置され、前記少なくとも１つの電界効果トランジスタの上に延び、前記シリサイド・コンタクト領域を露出させるコンタクト開口部２０を有する絶縁中間層１８と、前記コンタクト開口部内の金属ゲルマニウム化物含有コンタクト材料２４とを備える。 （もっと読む）

【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

【課題】II-VI族半導体素子において、多層コンタクト層の最表面ＢｅＴｅ層の酸化を防止する。
【解決手段】II-VI族半導体素子は、半導体層１０のスタックを含む。オーミク接触３４が提供され、このスタックに電気的に結合する。このオーミック接触は、酸化性物質に暴露されるときに、ある酸化速度を有する。パッシベーションキャップ層４２は、オーミック接触の上に重なり、オーミック接触の酸化速度よりも小さい酸化速度を有する。 （もっと読む）

【課題】シリコン・ナイトライド・キャップを用いて内因性応力を加えられたシリサイドを有するＣＭＯＳデバイスを形成するための構造および方法を提供する。
【解決手段】最初に、ＦＥＴのＳ／Ｄ領域の上にシリサイド金属Ｍを含む金属層を形成した後、第一のアニール工程を行って第一の相の金属シリサイド（ＭＳｉ_ｘ）を含むＳ／Ｄ金属シリサイド層を形成する。次に、ＦＥＴの上にシリコン・ナイトライド層を形成した後、第二のアニール工程を行う。第二のアニール工程の間に、金属シリサイドは、第一の相（ＭＳｉ_ｘ）から第二の相（ＭＳｉ_ｙ）、ここで×＜ｙ、へ変換される。金属シリサイド変換によって、ＦＥＴのＳ／Ｄ金属シリサイド層の中で体積収縮または膨張のどちらかが引き起こされ、その結果、シリコン・ナイトライド層によって閉じ込められているＳ／Ｄ金属シリサイド層の中では、内因性の引張り応力または圧縮応力が発生する。 （もっと読む）