トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）

ケイ素前駆体の組み合わせを用いたエピタキシャルに配向したナノワイヤを成長させる方法、および配向したナノワイヤを成長させるためのパターン形成された基板の使用を含む、ナノワイヤを成長させ、ドープし、収集するシステムおよび方法が提供される。犠牲成長層を使用することによってナノワイヤの質が向上する。ナノワイヤを１つの基板から別の基板に移動する方法も提供される。本発明のプロセスで使用される基板材料は、結晶またはアモルファスであってよい。 （もっと読む）

【課題】しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ
下にバックゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】第２半導体層１２及び第１半導体層１１を貫通して半導体基板１を露出させ
る溝３１を形成し、第２半導体層１２を支持する支持体４１を溝３１内に形成する。次に
、支持体４１によって支持されている第２半導体層１２下から第１半導体層１１を露出さ
せる溝３５を形成する。そして、溝３５を介して第１半導体層１１をエッチングすること
によって、半導体基板１と第２半導体層１２との間に空洞部３７を形成する。次に、空洞
部３７内の上下の面にそれぞれ絶縁膜４３を形成する。その後、空洞部３７内に機能性液
体３９を導入して当該空洞部３７内を該機能性液体３９から形成される金属層又は半導体
層で埋め込む。 （もっと読む）

【課題】 温度条件等を変えずに、炭素等の不純物が少なく、且つ欠陥が少ない良好な膜質の絶縁膜を得る。
【解決手段】 基板上にプラズマＣＶＤ法を用いて行う絶縁膜の成膜方法であって、前記プラズマＣＶＤ法において、絶縁膜の原料となる第一ガスと酸素を構成元素に含む第二ガスを用い、且つ該第一ガスを一定の時間間隔を設けて供給することを特徴とする絶縁膜の成膜方法である。 （もっと読む）

本発明は、導電または絶縁基板上に成長されるナノ構造体およびそれを作る方法を提供する。請求項の方法によって成長されるナノ構造体は、電子装置における相互接続および／または熱の散逸体に適切である。
（もっと読む）

半導体デバイス（６１）及び方法（８０〜８９、１００）には、２つのパッシベーション層（５６、５９）が設けられている。半導体層（３４）が基板（３２）上に形成され、第一のパッシベーション層（ＰＬ−１）（５６）によって覆われている。ＰＬ−１（５６）及び半導体層（３４）の一部（３４１）がエッチングされて、デバイス・メサ（３５）が形成される。第二のパッシベーション層（ＰＬ−２）（５９）がＰＬ−１（５６）及びメサ（３５）の露出端部（４４）を覆って形成される。ビア（９０、９２、９３）が、ＰＬ−１（５６）及びＰＬ−２（５９）を貫通してソース（４０）、ドレイン（４２）、及びゲートが形成されるべき半導体層（３４）にまで、エッチングにより開けられる。導体（４１、４３、３９）が、ソース−ドレイン（４０、４２）のオーミック接続及びゲートのショットキー接続（３９）を得るために、ビア（９０、９２、９３）内に付設される。メサ（３５）の端部（４４）を覆う相互接続部（４５、４７）が、他の回路構成要素を結合する。ＰＬ−１（５６）がゲート近傍の有害な表面準位（５２）を回避し、ＰＬ−２（５９）が、メサ（３５）の端部（４４）を覆い被さっている相互接続部（４５、４７）から絶縁して、漏洩電流（４６）を回避する。透明半導体（３４）使用時に位置合わせを容易にするために、望ましくは、不透明アラインメントマーク（６８）がデバイス（６１）と同時に形成される。
（もっと読む）

【課題】酸化亜鉛系材料を用いたｐ型半導体層に対し、良好なオーミック接触を得ることができる半導体素子を提供する。
【解決手段】半導体素子は、酸化亜鉛系材料を用いたｐ型半導体層１０３と、ｐ型半導体層１０３上に形成されたｐ側電極１０５とを備える。ｐ型半導体層１０３とｐ側電極１０５との界面（中間層１０４）には、主要な構成元素として５Ｂ族元素が含まれる。 （もっと読む）

【課題】 導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。
【解決手段】 例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。 （もっと読む）

第１電極層が接触し且つ第２電極層が誘電体層(8)により分離されている半導体層を含む多層半導体デバイスのための電極構造体を製造する方法は、デバイス内の支持層の選択されたエリアのみにパターン化材料(20)を付与して、第１電極層の構成体を画成するステップと、パターン化材料(20)に応答するようにされた触媒(24)を前記支持層に付与するステップと、支持層に導電性材料(26)を付与して、第１電極層を形成するステップと、を備え、前記支持層、パターン化材料(20)、及び触媒(24)が協働して、触媒(24)が付与された支持層の選択されたエリアのみに導電性材料(26)が堆積されるようにする。薄膜トランジスタ(2)は、エポキシド材料を含むゲート絶縁層(8)を有する。 （もっと読む）

【課題】 分極による正及び負の両方の固定電荷を積極的に利用し、それにより形成される分極接合を利用した整流ダイオードを提供すること。
【解決手段】 ２種類以上の半導体を、少なくとも２個以上の半導体のヘテロ接合を形成するように３層以上積層した積層構造を有し、上記ヘテロ接合の界面に分極により発生する正及び負の固定電荷により、第一の導電型のキャリア及び第二の導電型のキャリアを同時に発生させるようにした分極接合を有する整流ダイオードにおいて、該積層構造の一方の側端に上記第一の導電型のキャリアに対してショットキー特性を有する第一の電極と、他方の側端に上記第一の導電型のキャリアに対してオーミック特性を有する第二の電極とを備えた整流ダイオードである。 （もっと読む）

【課題】 高ｋの金属誘電体スタックからなるゲート電極構造により、ＣＭＯＳのゲートポリシリコンの空乏化を阻止する。
【解決手段】 本発明によると、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、該Ｓｉ含有電極上の第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。 （もっと読む）

【課題】高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。
【解決手段】仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。上式で、Ｍは元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。 （もっと読む）

【課題】 抵抗メモリ装置の電流リミッタとして利用可能な金属／半導体／金属の背中合わせ構造の双方向ショットキーダイオードの形成方法を提供する。
【解決手段】 基板１０２を提供する工程と、基板上に第１仕事関数を有する金属下部電極１０４を形成する工程と、金属下部電極上に第１仕事関数よりも小さい第２仕事関数を有する半導体層１０６を形成する工程と、半導体層上に第２仕事関数よりも大きい第３仕事関数を有する金属上部電極１０８を形成する工程とを備える。好ましくは、金属上部電極及び金属下部電極は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＮ、Ｔａ、Ｒｕ、ＴａＮ等の材料で形成し、更に好ましくは、金属上部電極と金属下部電極は、同じ仕事関数を有する同じ材料で形成する。半導体層は、非晶質シリコン、多結晶シリコン、ＩｎＯｘ、ＺｎＯ等の材料で形成する。 （もっと読む）

【課題】ＰチャンネルトランジスタとＮチャンネルトランジスタとを異なる半導体層上に混載することにより、伝播遅延の増大を抑制しつつ、全体のプロセス長さを大幅に短縮する。
【解決手段】半導体基板１１上にＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）を形成した後、凹部３２が形成された絶縁膜３１をＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にＰチャンネルトランジスタ（Ｎチャンネルトランジスタ）を形成する。 （もっと読む）

【課題】 性能が強化されたｆｉｎＦＥＴ構造体、及び、ｆｉｎＦＥＴ構造体を製造する方法を提供すること。
【解決手段】 半導体構造体及びその製造方法が、基板の上に配置された半導体フィンを含む。半導体フィンの上にゲート電極が配置される。ゲート電極は、半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。基板内の台座の上に半導体フィンを位置合わせすることもできる。半導体デバイス性能を強化するために、半導体構造体が、望ましい応力条件下でアニールされる。 （もっと読む）

【課題】より高機能、高信頼性の半導体装置、及びそのような半導体装置を工程、装置を複雑化することなく低コストで、歩留まりよく作製できる技術を提供することを目的とする。
【解決手段】第１の導電層及び第２の導電層の少なくとも一方をインジウム、錫、鉛、ビスマス、カルシウム、マンガン、及び亜鉛のうち一種又は複数種を含んで形成する、又は第１の導電層及び第２の導電層の少なくとも一方と、有機化合物層との界面において酸化処理を行う。第１の基板上に剥離層を介して設けられる第１の導電層、有機化合物層、及び第２の導電層は、剥離層より第１の基板より剥離され第２の基板に転置することができる。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図る。
【解決手段】半導体基板１１上に集積回路を形成した後、凹部３２が形成された絶縁膜３１を集積回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に外部インターフェース回路を形成する。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形成する。
【解決手段】半導体基板１１上に第１半導体層１２および第２半導体層１３を形成した後、第１半導体層１２をエッチング除去することで半導体基板１１と第２半導体層１３との間に空洞部２０を形成し、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成してから、空洞部２０内に埋め込み導電体層３０を形成する。 （もっと読む）

【課題】コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。
【解決手段】エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成し、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成した後、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。 （もっと読む）

【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。 （もっと読む）