【課題】それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 （もっと読む）

【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するＣＭＩＳＦＥＴを提供する。
【解決手段】ｎＭＩＳＦＥＴは、半導体基板１０の表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置されたＭ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層２０と、第２金属酸化物層２４と、第２金属酸化物層２４上に配置された第１導電層２８とを備え、ｐＭＩＳＦＥＴは、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置されたＭ３_zＭ４_wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層２２と、第４金属酸化物層２６と、第４金属酸化物層２６上に配置された第２導電層３０とを備える半導体装置およびその製法。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】ゲート電極層の除去に伴うトランジスタの性能の低下を抑制すること。
【解決手段】第１及び第２導電型のトランジスタをそれぞれ基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたってゲート絶縁膜と犠牲層とを堆積し、前記第１領域から前記犠牲層を除去し、前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に第１のゲート電極層を堆積し、前記第２領域から前記第１のゲート電極層と前記犠牲層とを除去し、前記第２領域に露出した前記ゲート絶縁膜上に第２のゲート電極層を堆積し、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

【課題】ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。
【解決手段】本発明の一実施形態に係るＣＭＯＳ回路は、ｎＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘ（但し０．２１≦ｘ≦０．３３）で表されるランタンアルミニウム合金を用いたゲート電極２１、及びソース及びドレイン領域３５とを具備し、ｐＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘＮｙＨｚ（但し０．２１≦ｘ≦０．３３、０．１５≦ｙ≦０．５、０≦ｚ≦０．１）で表されるランタンアルミニウム合金を用いたゲート電極２１を具備する。 （もっと読む）

【課題】Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上１００にゲート絶縁膜１０２を形成する第１の工程と、ゲート絶縁膜１０２上に、ゲート電極１０４を構成する導電体膜１０３を、有機材料を用いた形成法によって形成する第２の工程と、導電体膜１０３が形成されたシリコン基板１００を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、第３の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜１０４を構成する金属材料が還元される分圧であることを特徴とする。 （もっと読む）

【課題】 TFTの層間絶縁膜の下層にあって膜厚が薄いポリシリコン膜からなるソース領域やドレイン領域に到達するコンタクトホールを開口する際に、ポリシリコン膜を突き抜けてしまうとコンタクトホール底部にポリシリコン膜が残存しないため、接続抵抗が増大してしまう。また、保持容量の下部電極がポリシリコン膜からなる場合、該膜を低抵抗化するために高ドーズのドーピングプロセスが必要であるため、生産性を著しく低下させていた。
【解決手段】 基板１上で島状に形成されたポリシリコン膜３におけるソース領域３ａおよびドレイン領域３ｂの少なくとも一部を覆う金属膜４を形成してから、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７を形成し、金属膜４の上部にコンタクトホール８を開口する。さらに、金属膜４を形成する際に、保持容量の位置まで延在させることにより、金属膜４を保持容量の下部電極となす。 （もっと読む）

【課題】 ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。また、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素は周期律表における同族金属元素とする。 （もっと読む）

【課題】絶縁破壊電界が高く、熱伝導率が極めて良好で放熱性に優れ、化学的にも安定であり、またバンドギャップが大きいというダイヤモンド半導体の特性を最大限に活用するために、ダイヤモンドデバイスの電界集中による電極の破壊電圧を抑制するためのダイヤモンド電極構造を備えたデバイス及びその製造方法を提供する。
【解決手段】半導体ダイヤモンドの表面と電極の表面が同一面となるように、半導体ダイヤモンドに設けた溝に電極が埋め込まれた構造を有することを特徴とするダイヤモンドデバイスの電界集中による電極の破壊電圧を抑制するためのダイヤモンド電極構造を備えたデバイス。 （もっと読む）

【課題】良好な電極能を有しつつ低コストで、且つ圧電体に対する充分な吸着性を有する圧電素子、及びそれを備える液滴吐出ヘッドを提供することを目的とする。
【解決手段】共通電極４６（下部電極）、圧電体４８、及び信号電極５０（上部電極）がこの順で積層して構成された圧電素子３４において、共通電極４６及び／又は信号電極５０の構成層の少なくとも１層として、Ｔａ，Ｖ，Ｎｂ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，及びＨｆの金属、前記金属の元素を１種以上含む合金、前記金属の元素を１種以上含む窒化物、前記金属の元素を１種以上含む珪化物、並びに、前記金属の元素を１種以上含む硼化物から選択される少なくとも１種で構成される電気伝導層の少なくとも１層を適用する。これにより、良好な電極能を有しつつ低コストで、且つ剥がれ難い電極を持つ圧電素子３４となる。 （もっと読む）

【課題】 ２種類以上の電源電圧に対応するように複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、微細化を進めても高性能を維持することが可能なゲート構造を提供する。
【解決手段】 半導体基板１に形成され、高誘電体材料を用いたゲート絶縁膜９を備えたＭＯＳＦＥＴと高誘電体材料を含まないゲート絶縁膜１０を備えたＭＯＳＦＥＴを有し前記高誘電体材料を用いたゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極がシリサイドもしくは金属で構成され、前記高誘電体材料を含まないゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されている。１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり微細化を進めて素子性能低下を避ける。 （もっと読む）

【課題】 簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
【解決手段】 第一の発明の半導体装置は、相補型であり、半導体基板、ｐ型半導体装置およびｎ型半導体装置を具備する。ｐ型半導体装置は、半導体基板上のｎ型半導体層と、ｎ型半導体層上面に形成され、ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、ｐ型ドーパント拡散領域をゲート長方向に挟み、ｐ型ドーパント拡散領域に比して深くｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。 （もっと読む）

【課題】
従来のメタルゲート技術では、nMOSFET及びpMOSFETのゲート電極が異なる金属で形成さ
れ、製造プロセスが複雑化するという問題があった。本発明では、nMOSFETとpMOSFETで同
一のメタルゲート有し、集積化容易なCMOS半導体装置を提供する。
【解決手段】
nMOSFET、pMOSFETから形成される半導体装置において、nMOSFET、pMOSFETの前記金属ゲ
ート電極は、Ti、Zr、Hf、Ta及びLa等の希土類金属元素、もしくはこれら金属のボライド
、シリサイド、ジャーマナイド化合物のいずれか一つの同一の金属材料からなり、nMOSFE
T及びpMOSFETの前記絶縁膜の少なくとも金属電極側は異なる絶縁膜材料としたことを特徴
とする。 （もっと読む）

後に酸素含有環境に晒されるときに下地の金属層の特性及び形態を維持する不動態化された金属層を形成する方法が提供される。当該方法は、処理チャンバー（１）内に基板（５０、３０２、４０３、５１０）を設置する工程、化学的気相堆積法にて基板（５０、３０２、４０３、５１０）上にレニウム金属層（３０４、４０８、５８０）を堆積するために、レニウム−カルボニル前駆体を含有する処理ガスに基板（５０、３０２、４０３、５１０）を晒す工程、及びレニウム金属表面でのレニウム含有ノジュール（３０６）の酸素誘起成長を抑制するために、レニウム金属層（３０４、４０８、５８０）上にパッシベーション層（４１４、５９０）を形成する工程を有する。
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【課題】低温プロセスで、アスペクト比の高い微細なホール、トレンチ等の上部でオーバーハングが発生することなく、カバレージ良くＺｒＢ_２膜等のバリア膜を形成する方法の提供。
【解決手段】基板を５０〜４５０℃に加熱し、Ｚｒ(ＢＨ_４)_４ガスを０．１〜１０秒の間、０．５〜２００ｓｃｃｍの流量で導入し、真空チャンバー内の圧力がＺｒ(ＢＨ_４)_４の導入時の圧力に比べ１／５以下になった時点で原料の吸着工程を終了し、チャンバー内へ触媒室で励起されたＨ_２ガス及び／又はＮＨ_３ガスからなる反応ガスを０．１〜１０秒の間、２０〜１０００ｓｃｃｍの流量で導入し、チャンバー内の圧力が、反応ガス導入時の圧力に比べ１／５以下になった時点で反応工程を終了させて、バリア膜を得る。 （もっと読む）

拡散バリア膜と金属膜との間の接着性を改善するための方法が提唱される。拡散バリア膜及び金属膜の両方は、いずれかのシークエンスで、半導体基板上へ堆積される。拡散バリア膜又は金属膜のいずれか一方である第一膜（第一膜は、基板の表面領域の少なくとも一部で暴露される）を有する基板は、酸素含有リアクタントに暴露され、第一膜の露出部分に酸素含有基又は酸素原子の約１の単層の表面終端を生成する。次いで、第二膜（これは、拡散バリア膜及び金属膜のうち他方である）が基板上に堆積される。さらに、酸素架橋構造が提唱され、該構造は、拡散バリア膜及び該拡散バリア膜との界面を有する金属膜を含む（ここで、界面は、酸素原子の単層を含有する）。
【課題】
【解決手段】
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【課題】 吸着及び反応工程のプロセス条件を独立して設定でき、膜質のよい薄膜を得ることができ、成膜プロセスのサイクルタイムを早くできるように構成され、その上、製作コストの低い成膜装置の提供。
【解決手段】 基板ステージと、ベルジャー形容器と、成膜対象物搬送手段と、ガス導入手段とを備え、成膜プロセス実施時に、基板ステージと容器とで真空チャンバーを形成し、真空チャンバーの空間内にガス導入手段を介して原料ガス、反応ガスが導入され、成膜対象物上に原料ガスを吸着させる吸着工程及び吸着された原料ガスと反応ガスとを反応させる反応工程のいずれかを行うことができるように構成してなる。 （もっと読む）

一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

１以上の物質層のバリヤ層を原子層堆積により堆積させるために基板を処理する方法が提供される。一態様においては、金属含有化合物の１以上のパルスと窒素含有化合物の１以上のパルスを交互に導入することにより基板表面の少なくとも一部上に金属窒化物バリヤ層を堆積させるステップと、金属含有化合物の１以上のパルスと還元剤の１以上のパルスを交互に導入することにより金属窒化物バリヤ層の少なくとも一部上に金属バリヤ層を堆積させるステップとを含む基板を処理する方法が提供される。金属窒化物バリヤ層及び/又は金属バリヤ層の堆積前に基板表面上で浸漬プロセスが行われてもよい。 （もっと読む）