半導体装置
【課題】それぞれが適した閾値を有するフィン型MOSFETとプレーナ型MOSFETが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、を有する。
【解決手段】本発明の一態様に係る半導体装置は、第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
近年、閾値のばらつきが小さいフィン型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)をSRAM(Static Random Access Memory)に用い、その他の回路には、従来技術の適用が可能なプレーナ型MOSFETを用いた混載型集積回路が提案されている(例えば、特許文献1参照)。
【非特許文献1】H. Kawasaki et al., Symp. on VLSI Tech., pp86-87, 2006.
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、それぞれが適した閾値を有するフィン型MOSFETとプレーナ型MOSFETが混載され、且つ少ない工程で製造することができる半導体装置を提供することにある。
【課題を解決するための手段】
【0004】
本発明の一態様は、第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、を有することを特徴とする半導体装置を提供する。
【0005】
また、本発明の他の一態様は、第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の金属含有層、前記第1の金属含有層上に形成されたバリアメタル、および前記バリアメタル上に形成された第1の半導体層を含む第1のゲート電極と、を有するプレーナ型MOSFETと、前記第1のゲート絶縁膜と同一の材料からなる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された前記バリアメタルと同一の材料からなる第2の金属含有層、および前記第2の金属含有層上に形成された第2の半導体層を含む第2のゲート電極と、を有するフィン型MOSFETと、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【0006】
本発明によれば、それぞれが適した閾値を有するフィン型MOSFETとプレーナ型MOSFETが混載され、且つ少ない工程で製造することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0007】
通常、プレーナ型MOSFETにおいては、閾値を小さくするために、フェルミレベルがSiのバンドエッジ付近にある材料をゲート電極の材料に用いる。一方、フィン型MOSFETは、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFETと比較して、ゲート電圧の印加に対する応答性が高い。
【0008】
そのため、プレーナ型MOSFETとフィン型MOSFETを半導体装置に混載する場合、フィン型MOSFETのゲート電極をプレーナ型MOSFETのゲート電極と同一の材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。そのため、従来の技術によれば、フィン型MOSFETとプレーナ型MOSFETのゲート電極を異なるフェルミレベルを有する材料で作り分ける必要があり、製造工程が複雑化するという問題がある。
【0009】
さらに、ゲート電極としてメタルゲート電極を用いる場合は、ゲート電極をフィン型MOSFETとプレーナ型MOSFETで作り分けるために、一方のトランジスタにおいて、ゲート電極を剥離して別のゲート電極に置き換える工程を行うため、ゲート絶縁膜がダメージを受けてしまうという問題がある。
【0010】
〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の斜視図である。また、図2は、図1に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図である。
【0011】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0012】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0013】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0014】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成されたバリアメタル22bと、バリアメタル22b上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0015】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0016】
半導体基板2には、Si基板等が用いられる。
【0017】
素子分離領域3は、例えば、SiO2等の絶縁材料からなり、STI(Shallow Trench Isolation)構造を有する。
【0018】
ゲート電極12の金属含有層12a、およびゲート電極22の金属含有層22aは、メタルゲート電極として働いてゲート電極12、22の空乏化を防ぐ層であり、フェルミレベルがSiのバンドエッジに近い金属含有材料からなる。金属含有層12a、22aがn型の導電型を有する場合は、フェルミレベルがSiの伝導帯の下端に近いTaC、HfB等の材料を用いることができる。また、金属含有層12a、22aがp型の導電型を有する場合は、フェルミレベルがSiの価電子帯の上端に近いWN、RuO等の材料を用いることができる。また、金属含有層12a、22aは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。
【0019】
ゲート電極12の半導体層12c、およびゲート電極22の半導体層22cは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層12c、22cがn型の導電型を有する場合は、導電型不純物として、As、P等のn型不純物イオンが用いられる。一方、p型の導電型を有する場合は、B、BF2等のp型不純物イオンが用いられる。半導体層12c、22cを形成することにより、従来の多結晶Siゲート電極プロセスとの整合性を向上させることができる。
【0020】
ゲート電極12のバリアメタル12b、およびゲート電極22のバリアメタル22bは、半導体層12c、22cと反応しにくい性質を有する材料からなり、金属含有層12a、22aと半導体層12c、22cが反応することを防ぐ。バリアメタル12b、22bは、例えば、Ta、Ti、W、Ru、Co等の金属、あるいはこれらの金属の化合物であるTaN、TiN等からなる。また、バリアメタル12b、22bは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。なお、バリアメタル12b、22bは必須ではない。
【0021】
なお、ゲート電極12、22には、バリアメタル12b、22bは必須ではない。また、ゲート電極12、22は、それぞれ金属含有層12a、22aのみを有する構成であってもよい。また、ゲート電極12、22は、それぞれ半導体層12c、22cのみを有する構成であってもよい。
【0022】
ゲート絶縁膜21は、金属含有層22aにフェルミレベルピニングを発生させる性質を有する。ここで、フェルミレベルピニングとは、ゲート電極中の原子とゲート絶縁膜中の原子が結合する等の理由により、ゲート電極のフェルミレベルがSiのミッドギャップ付近に固定される現象をいう。本実施の形態においては、ゲート絶縁膜21により金属含有層22aのフェルミレベルがSiのミッドギャップ付近に固定される。
【0023】
ゲート絶縁膜21は、例えば、HfSiON、HfSiO、HfON、HfO等のHf系酸化物、ZrSiON、ZrSiO、ZrON、ZrO等のZr系酸化物からなるHigh−k絶縁膜である。
【0024】
ゲート絶縁膜11は、金属含有層12aにフェルミレベルピニングを発生させない性質を有する。ここで、金属含有層12aにフェルミレベルピニングを発生させない性質とは、金属含有層12aのフェルミレベルをSiのミッドギャップ付近に固定しない性質を意味し、金属含有層12aのフェルミレベルが全く移動しないということを意味するものではない。
【0025】
ゲート絶縁膜11は、SiO2、SiN、SiON等の本来フェルミレベルピニングを発生させる性質を有さない材料を用いてもよいが、製造工程を簡略化するために、ゲート絶縁膜21の材料と同一の材料に不純物を注入して金属含有層12aにフェルミレベルピニングを発生させる性質を抑えた材料を用いることが好ましい。
【0026】
ここで、フェルミレベルピニングを発生させる性質を有する材料がHfSiON、HfSiO、HfO等のHf系酸化物からなる場合は、La、Zr、Al等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。また、フェルミレベルピニングを発生させる性質を有する材料がZrSiON、ZrSiO、ZrO等のZr系酸化物からなる場合は、La、Al等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。
【0027】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0028】
プレーナ型MOSFET10の金属含有層12aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層12aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜11に不純物を注入して、金属含有層12aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0029】
一方、フィン型MOSFET20は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFET10と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型MOSFET20の金属含有層22aを、プレーナ型MOSFET10の金属含有層12aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0030】
そこで、金属含有層22aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜21をフィン型MOSFET20に用いて、敢えて金属含有層22aにフェルミレベルピニングを発生させることにより、金属含有層22aのフェルミレベルをSiのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型MOSFET20は好ましい閾値を有することとなる。
【0031】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0032】
(半導体装置の製造)
図3A(a)〜(c)、図3B(d)〜(f)、図3C(g)〜(i)、図3D(j)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図2が示す断面に対応する。
【0033】
まず、図3A(a)に示すように、例えば、フォトリソグラフィとRIE(Reactive Ion Etching)により半導体基板2をパターニングし、フィン23と、素子分離領域3を形成するための溝を形成する。
【0034】
次に、図3A(b)に示すように、CVD(Chemical Vapor Deposition)法等により酸化膜を堆積させた後、これをCMP(Chemical Mechanical Polishing)により平坦化して、素子分離領域3を形成する。
【0035】
素子分離領域3を形成した後、イオン注入法により導電型不純物をプレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rに注入し、ウェル(図示しない)を形成する。その後、RTA(Rapid Thermal Annealing)等の熱処理を行い、ウェル内の導電型不純物を活性化させる。
【0036】
ここで、n型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてB等のp型不純物を注入し、p型ウェルを形成する。一方、p型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてP等のn型不純物を注入し、n型ウェルを形成する。
【0037】
次に、図3A(c)に示すように、CVD法、プラズマ窒化法等により、プレーナ型MOSFET領域10Rの半導体基板2の表面、およびフィン型MOSFET領域20Rのフィン23の表面を覆うように絶縁膜5を形成する。絶縁膜5は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するHf系酸化物等の絶縁膜からなる。
【0038】
次に、図3B(d)に示すように、イオン注入法等により、半導体基板2の表面に垂直な方向から絶縁膜5に不純物を注入する。この絶縁膜5の不純物が注入された部分を絶縁膜4とする。絶縁膜4においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜5のフィン23の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
【0039】
なお、フィン型MOSFET領域20R上にマスクを形成し、プレーナ型MOSFET領域10Rの絶縁膜5にのみ選択的に不純物を注入して絶縁膜4を形成してもよい。この場合は、不純物の注入を半導体基板2の表面に垂直な方向から行う必要はない。
【0040】
次に、図3B(e)に示すように、CVD法等により、絶縁膜4、5上に金属含有膜6を形成する。
【0041】
次に、図3B(f)に示すように、CVD法等により、金属含有膜6上にバリアメタル材料膜7を形成する。
【0042】
次に、図3C(g)に示すように、CVD法等により、バリアメタル材料膜7上に半導体膜8を形成する。
【0043】
次に、図3C(h)に示すように、フィン23の上面に位置する絶縁膜4をストッパとして、半導体膜8、バリアメタル材料膜7、および金属含有膜6にCMP等の平坦化処理を施す。
【0044】
次に、図3C(i)に示すように、CVD法等により、半導体膜8を積み増す。
【0045】
次に、図3D(j)に示すように、例えば、フォトリソグラフィとRIEにより、半導体膜8、バリアメタル材料膜7、金属含有膜6、および絶縁膜4をパターニングする。これにより、プレーナ型MOSFET領域10Rにおいて、半導体層8、バリアメタル材料膜7、金属含有膜6、および絶縁膜4は、それぞれ半導体層12c、バリアメタル12b、金属含有層12a、およびゲート絶縁膜11に加工される。一方、フィン型MOSFET領域20Rにおいては、半導体層8、バリアメタル材料膜7、および金属含有膜6は、それぞれ半導体層22c、バリアメタル22b、金属含有層22aに加工される。また、フィン23の側面に位置する絶縁膜5は、ゲート絶縁膜21として用いられる。
【0046】
その後、図示しないが、フィン23の表面の絶縁膜4、5の露出部分(ゲート電極22に囲まれていない部分)をエッチングにより除去する。次に、イオン注入法等により、ゲート電極12、22をマスクとして半導体基板2、およびフィン23に導電型不純物を注入し、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rにそれぞれソース・ドレイン領域のエクステンション領域を形成する。ここで、n型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてP等のn型不純物を注入し、n型エクステンション領域を形成する。一方、p型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてB等のp型不純物を注入し、p型エクステンション領域を形成する。
【0047】
次に、ゲート電極12、22の側面に、それぞれゲート側壁を形成する。次に、イオン注入法等により、ゲート電極12、22およびそれらの側面のゲート側壁をマスクとして半導体基板2、およびフィン23に導電型不純物を注入し、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rにそれぞれソース・ドレイン領域を形成する。ここで、導電型不純物は、エクステンション領域の形成に用いたものと同じ導電型のものを用いる。次に、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20R上に金属膜を堆積させ、熱処理を施すことにより、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層を形成する。
【0048】
(第1の実施の形態の効果)
本発明の第1の実施の形態においては、ゲート電極12の金属含有層12aがSiのバンドエッジに近いフェルミレベルを有し、且つゲート絶縁膜11が金属含有層12aにフェルミレベルピニングを発生させない性質を有するため、プレーナ型MOSFET10は好ましい閾値を有する。
【0049】
一方、金属含有層22aは金属含有層12aと同一の材料からなるため、Siのバンドエッジに近いフェルミレベルを有するが、ゲート絶縁膜21が金属含有層22aにフェルミレベルピニングを発生させる性質を有するため、金属含有層22aのフェルミレベルはSiのミッドギャップ付近に固定される。その結果、フィン型MOSFET20は好ましい閾値を有する。
【0050】
このため、本発明の第1の実施の形態によれば、金属含有層12aと金属含有層22aを異なる材料を用いて作り分けることなく、プレーナ型MOSFET10とフィン型MOSFET20に好ましい閾値を与えることができるため、製造工程を簡略化することができる。
【0051】
また、金属含有層12aと金属含有層22aが同一の材料を用いて形成されるため、一方のトランジスタにおいてゲート電極を剥離して別のゲート電極に置き換える工程が必要なく、ゲート電極の剥離に伴うゲート絶縁膜へのダメージを防ぐことができる。
【0052】
また、ゲート絶縁膜11とゲート絶縁膜21は、ともにHigh−k絶縁膜で形成されているため、半導体装置1の微細化に適している。
【0053】
また、ゲート電極12とゲート電極22は、それぞれ金属含有層12aと金属含有層22aを有することにより、ゲート電極12とゲート電極22の空乏化を防ぐことができる。
【0054】
なお、本実施の形態は、プレーナ型MOSFET10とフィン型MOSFET20が同じ導電型を有する場合に限られず、違う導電型を有する場合にも適用することができる。これは、フィン型MOSFET20の金属含有層22aがn型とp型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがSiのミッドギャップ付近に固定されて、フィン型MOSFET20に適した閾値を与えるためである。
【0055】
〔第2の実施の形態〕
本発明の第2の実施の形態は、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0056】
(半導体装置の構成)
図4は、本発明の第2の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0057】
半導体装置1は、半導体基板2上に形成されたn型プレーナ型MOSFET30、p型プレーナ型MOSFET40、n型フィン型MOSFET50、およびp型プレーナ型MOSFET60と、これらのトランジスタを電気的に分離する素子分離領域3、を有して概略構成される。
【0058】
n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40は、それぞれ半導体基板2上にゲート絶縁膜31、41を介して形成されたゲート電極32、42を有する。ゲート電極32、42は、それぞれゲート絶縁膜31、41上に形成された金属含有層32a、42aと、金属含有層32a、42a上に形成されたバリアメタル32b、42bと、バリアメタル32b、42b上に形成された半導体層32c、42cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極32、42を挟んだ領域にソース・ドレイン領域が形成されている。
【0059】
また、図示しないが、半導体基板2のn型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極32、42の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0060】
n型フィン型MOSFET50、およびp型フィン型MOSFET60は、それぞれ半導体基板2上に形成されたフィン53、63と、ゲート絶縁膜51、61を介してフィン53、63の両側面を挟むように形成されたゲート電極52、62とを含む。ゲート電極52、62は、それぞれゲート絶縁膜52、61上に形成された金属含有層52a、62aと、金属含有層52a、62a上に形成されたバリアメタル52b、62bと、バリアメタル52b、62b上に形成された半導体層52c、62cとを含む。また、それぞれゲート電極52、62とフィン53、63の上面との間、およびゲート電極52、62と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン53、63内のゲート電極52、62を挟んだ領域にソース・ドレイン領域が形成されている。
【0061】
また、図示しないが、フィン53、63内にウェルが形成されていてもよい。また、図示しないが、ゲート電極52、62の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0062】
ゲート絶縁膜31、41、金属層32a、42a、バリアメタル32b、42b、半導体層32c、32cは、それぞれ第1の実施の形態に係るゲート絶縁膜11、金属層12a、バリアメタル12b、半導体層12cと同様の材料を用いて形成することができる。
【0063】
また、ゲート絶縁膜51、61、金属層52a、62a、バリアメタル52b、62b、半導体層52c、62cは、それぞれ第1の実施の形態に係るゲート絶縁膜21、金属層22a、バリアメタル22b、半導体層22cと同様の材料を用いて形成することができる。
【0064】
なお、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40のゲート電極32、42の上面、およびソース・ドレイン領域(半導体基板2)の上面、n型フィン型MOSFET50、およびp型フィン型MOSFET60のゲート電極52、62の上面、およびフィン53、63の表面にシリサイド層が形成された構成であってもよい。
【0065】
金属含有層32aは、フェルミレベルがSiの伝導帯の下端に近いTaC、HfB等のn型の導電型を有する材料を用いて形成することができる。また、金属含有層42aには、フェルミレベルがSiの価電子帯の上端に近いWN、RuO等のp型の導電型を有する材料を用いて形成することができる。また、金属含有層32a、42aは、フェルミレベルピニングの発生によりフェルミレベルがSiのミッドギャップ付近に固定されるため、n型とp型のどちらの導電型を有する材料を用いてもよい。
【0066】
半導体層12c、22c、32c、42cは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層12c、32cには、導電型不純物として、As、P等のn型不純物イオンが用いられる。また、半導体層22c、42cには、導電型不純物として、B、BF2等のp型不純物イオンが用いられる。
【0067】
n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40の金属含有層32a、42aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層32a、42aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜31、41に不純物を注入して、金属含有層32a、42aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0068】
一方、n型フィン型MOSFET50、およびp型フィン型MOSFET60は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40と比較して、ゲート電圧の印加に対する応答性が高い。そのため、n型フィン型MOSFET50、およびp型フィン型MOSFET60の金属含有層52a、62aを、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40の金属含有層32a、42aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0069】
そこで、金属含有層52a、62aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜51、61をn型フィン型MOSFET50、およびp型フィン型MOSFET60に用いて、敢えて金属含有層52a、62aにフェルミレベルピニングを発生させることにより、金属含有層52a、62aのフェルミレベルをSiのミッドギャップ付近に固定して、閾値を上昇させる。その結果、n型フィン型MOSFET50、およびp型フィン型MOSFET60は好ましい閾値を有することとなる。
【0070】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0071】
(半導体装置の製造)
図5A(a)〜(d)、図5B(e)〜(h)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図4が示す断面に対応する。
【0072】
まず、図5A(a)に示すように、図3A(b)に示した素子分離領域3および各領域のウェルを形成するまでの工程を、第1の実施の形態と同様に行う。
【0073】
次に、図5A(b)に示すように、CVD法等により、n型プレーナ型MOSFET領域30R、およびp型プレーナ型MOSFET領域40Rの半導体基板2の表面、n型フィン型MOSFET領域50Rのフィン53、およびp型フィン型MOSFET領域60Rのフィン63の表面を覆うように絶縁膜5を形成する。絶縁膜5は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するHf系酸化物等の絶縁膜からなる。
【0074】
次に、図5A(c)に示すように、半導体基板2の表面に垂直な方向から絶縁膜5に不純物を注入する。この絶縁膜5の不純物が注入された部分を絶縁膜4とする。絶縁膜4においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜5のフィン53、63の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
【0075】
次に、図5A(d)に示すように、CVD法等により、絶縁膜4、5上に第1の金属含有膜6aを形成する。
【0076】
次に、図5B(e)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第1の金属含有膜6aをパターニングし、第1の金属含有膜6aをn型プレーナ型MOSFET領域30Rの半導体基板2上と、n型フィン型MOSFET領域50Rのフィン53の上面および側面にのみ残す。
【0077】
次に、図5B(f)に示すように、CVD法等により、絶縁膜4、5、および第1の金属含有膜6a上に第2の金属含有膜6bを形成する。
【0078】
次に、図5B(g)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第2の金属含有膜6bをパターニングし、第2の金属含有膜6bをp型プレーナ型MOSFET領域40Rの半導体基板2上と、p型フィン型MOSFET領域60Rのフィン63の上面および側面にのみ残す。
【0079】
次に、図5B(h)に示すように、CVD法等により、第1の金属含有膜6a、および第2の金属含有膜6b上にバリアメタル材料膜7を形成する。
【0080】
その後、図3C(g)で示した半導体膜8を形成する工程以降の工程を、第1の実施の形態と同様に行う。これにより、n型プレーナ型MOSFET領域30Rにおいて、半導体層8、バリアメタル材料膜7、第1の金属含有膜6a、および絶縁膜4は、それぞれ半導体層32c、バリアメタル32b、金属含有層32a、およびゲート絶縁膜31に加工される。また、p型プレーナ型MOSFET領域40Rにおいて、半導体層8、バリアメタル材料膜7、第2の金属含有膜6b、および絶縁膜4は、それぞれ半導体層42c、バリアメタル42b、金属含有層42a、およびゲート絶縁膜41に加工される。また、n型フィン型MOSFET領域50Rにおいては、半導体層8、バリアメタル材料膜7、および第1の金属含有膜6aは、それぞれ半導体層52c、バリアメタル52b、金属含有層52aに加工される。また、p型フィン型MOSFET領域60Rにおいては、半導体層8、バリアメタル材料膜7、および第2の金属含有膜6bは、それぞれ半導体層62c、バリアメタル62b、金属含有層62aに加工される。また、フィン53、63の側面に位置する絶縁膜5は、ゲート絶縁膜51、61として用いられる。
【0081】
(第2の実施の形態の効果)
本発明の第2の実施の形態によれば、n型プレーナ型MOSFET30の金属含有層32aとn型フィン型MOSFET50の金属含有層52a、ならびにp型プレーナ型MOSFET40の金属含有層42aとp型フィン型MOSFET60の金属含有層62aをそれぞれ同一の材料から形成することができるため、製造工程を簡略化することができる。
【0082】
なお、n型フィン型MOSFET50の金属含有層52aは、p型の導電性を有する材料、即ち第2の金属含有膜6bを用いて形成することができる。これは、金属含有層52aがn型とp型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがSiのミッドギャップ付近に固定されて、n型フィン型MOSFET50に適した閾値を与えるためである。また、同様の理由により、p型フィン型MOSFET60の金属含有層62aは、n型の導電性を有する材料、即ち第1の金属含有膜7を用いて形成することができる。
【0083】
その他、第1の実施の形態と同様の効果を得ることができる。
【0084】
〔第3の実施の形態〕
本発明の第3の実施の形態は、ゲート絶縁膜11のフェルミレベルピニングを発生させる性質を抑えるために、フェルミレベルピニングを抑える性質を有する層を含む2層構造のゲート絶縁膜11を用いる点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0085】
(半導体装置の構成)
図6は、本発明の第3の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0086】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0087】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0088】
ゲート絶縁膜11は、金属含有層12aにフェルミレベルピニングを発生させる性質を有する発生層11aと、フェルミレベルピニングを抑える性質を有する抑制層11bにより構成される。図6においては、発生層11a上に抑制層11bが形成された構成を示すが、抑制層11b上に発生層11aが形成された構成であってもよい。
【0089】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0090】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成されたバリアメタル22bと、バリアメタル22b上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、ゲート絶縁膜21と同一の膜である絶縁膜5が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0091】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0092】
ゲート絶縁膜11の発生層11aは、例えば、HfSiON、HfSiO、HfON、HfO等のHf系酸化物、ZrSiON、ZrSiO、ZrON、ZrO等のZr系酸化物からなるHigh−k絶縁膜である。ゲート絶縁膜11の抑制層11bは、例えば、フェルミレベルピニングによるフェルミレベルのシフトと反対の極性にフェルミレベルをシフトさせる性質を有する材料からなる。例えば、ゲート電極12の金属含有層12aがn型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが正方向にシフトするため、フェルミレベルを負方向にシフトさせる性質を有するLaO、MgO等の材料を用いることができる。また、ゲート電極12の金属含有層12aがp型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが負方向にシフトするため、フェルミレベルを正方向にシフトさせる性質を有するAlO、AlN等の材料を用いることができる。
【0093】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0094】
プレーナ型MOSFET10の金属含有層12aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層12aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、抑制層11bを用いて、ゲート絶縁膜11の金属含有層12aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0095】
一方、フィン型MOSFET20は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFET10と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型MOSFET20の金属含有層22aを、プレーナ型MOSFET10の金属含有層12aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0096】
そこで、金属含有層22aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜21をフィン型MOSFET20に用いて、敢えて金属含有層22aにフェルミレベルピニングを発生させることにより、金属含有層22aのフェルミレベルをSiのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型MOSFET20は好ましい閾値を有することとなる。
【0097】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0098】
(半導体装置の製造)
図7(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図6が示す断面に対応する。
【0099】
まず、図3A(c)に示したCVD法、プラズマ窒化法等により絶縁膜5を形成するまでの工程を、第1の実施の形態と同様に行う。
【0100】
次に、図7(a)に示すように、絶縁膜5上に絶縁膜9を形成する。絶縁膜9は、隣接する導電材料にフェルミレベルピニングを発生させる絶縁膜5の性質を抑える性質を有する絶縁膜からなる。
【0101】
ここで、絶縁膜9は、スパッタ法等を用いた被覆性の悪い条件で形成されることが好ましい。被覆性の悪い条件で形成すると、絶縁膜9がフィン23の側面に形成されず、後の工程においてフィン型MOSFET領域20Rの絶縁膜9を除去する必要がなくなるためである。
【0102】
なお、フィン23の側面にも絶縁膜9が形成された場合は、フィン23の側面の絶縁膜9を除去するために、例えば、フォトリソグラフィとウェットエッチングにより、フィン型MOSFET領域20Rの絶縁膜9を選択的に除去する。
【0103】
次に、図7(b)に示すように、CVD法等により、絶縁膜5、9上に金属含有膜6を形成する。
【0104】
その後、図3B(f)で示した金属含有膜6上にバリアメタル材料膜7を形成する工程以降の工程を、第1の実施の形態と同様に行う。これにより、プレーナ型MOSFET領域10Rにおいて、絶縁膜4、および絶縁膜9は、それぞれゲート絶縁膜11の発生層11a、および抑制層11bに加工される。
【0105】
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、プレーナ型MOSFET10のゲート絶縁膜11を発生層11aと抑制層11bの2層とすることで、プレーナ型MOSFET10の金属含有層12aにフェルミレベルピニングを発生させずにフィン型MOSFET20の金属含有層22aにフェルミレベルピニングを発生させることができるため、第1の実施の形態と同様の効果を得ることができる。
【0106】
なお、本実施の形態は、第2の実施の形態と組み合わせることにより、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている形態に適用することができる。この場合、p型とn型のプレーナ型MOSFETのゲート絶縁膜を、発生層と抑制層の2層構造とする。これにより、p型とn型のプレーナ型MOSFETのゲート電極にはフェルミレベルピニングが発生しない。一方、p型とn型のフィン型MOSFETのゲート絶縁膜には抑制層が含まれないため、p型とn型のフィン型MOSFETのゲート電極にはフェルミレベルピニングが発生する。その結果、p型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETは、それぞれ適した閾値を有する。
【0107】
〔第4の実施の形態〕
本発明の第4の実施の形態は、プレーナ型MOSFET10のバリアメタル12bとフィン型MOSFET20の金属含有層22aを同一の材料を用いて形成する点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0108】
(半導体装置の構成)
図8は、本発明の第4の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0109】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0110】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0111】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0112】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0113】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0114】
フィン型MOSFET20の金属含有層22aは、プレーナ型MOSFET10のバリアメタル12bと同一の材料からなるため、半導体層22cと接しても反応を起こすおそれが少ない。なお、金属含有層22aがn型とp型のどちらの導電型を有する場合であっても、フェルミレベルピニングの発生によりフェルミレベルがSiのミッドギャップ付近に固定されるため、フィン型MOSFET20に適した閾値を与えることができる。
【0115】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0116】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0117】
(半導体装置の製造)
図9(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図8が示す断面に対応する。
【0118】
まず、図3B(e)に示した絶縁膜4、5上に金属含有膜6を形成するまでの工程を、第1の実施の形態と同様に行う。
【0119】
次に、図9(a)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、金属含有膜6をパターニングし、プレーナ型MOSFET領域10Rにのみ残す。
【0120】
次に、図9(b)に示すように、CVD法等により、絶縁膜4、5、および金属含有膜6上にバリアメタル材料膜7を形成する。
【0121】
次に、図9(c)に示すように、CVD法等により、バリアメタル材料膜7上に半導体膜8を形成する。
【0122】
その後、図3c(h)で示したフィン23の上面に位置する絶縁膜4をストッパとして、半導体膜8等に平坦化処理を施す工程以降の工程を、第1の実施の形態と同様に行う。これにより、プレーナ型MOSFET領域10Rにおいて、バリアメタル材料膜7は、バリアメタル12bに加工される。また、フィン型MOSFET領域20Rにおいて、バリアメタル材料膜7は、金属含有層22aに加工される。
【0123】
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、プレーナ型MOSFET10のバリアメタル12bとフィン型MOSFET20の金属含有層22aを同一の材料を用いて形成することにより、製造工程を簡略化することができる。
【0124】
なお、フィン型MOSFET20の金属含有層22a(プレーナ型MOSFET10のバリアメタル12b)がSiのミッドギャップ付近のフェルミレベルを有する場合は、フェルミレベルピニングを発生させる必要がないため、プレーナ型MOSFET10のゲート絶縁膜11と同様に、不純物を注入した絶縁膜4からフィン型MOSFET20のゲート絶縁膜21を形成してもよい。この場合、図3B(d)に示した絶縁膜5に不純物を注入する工程において、半導体基板2の表面に垂直な方向から所定の角度(例えば30°)をもって不純物を注入することにより、フィン23の側面の絶縁膜5も絶縁膜4に加工する。
【0125】
また、フィン型MOSFET20の金属含有層22a(プレーナ型MOSFET10のバリアメタル12b)がSiのミッドギャップ付近のフェルミレベルを有する場合は、ゲート絶縁膜11、21にSiO2等の本来フェルミレベルピニングを発生させる性質を有さない絶縁膜を用いてもよい。
【0126】
なお、本実施の形態は、第2の実施の形態と組み合わせることにより、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている形態に適用することができる。
【0127】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【0128】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【0129】
また、本発明は、以下の構成を有する半導体装置の製造方法においても特徴を有する。
(1) 半導体基板を加工して、プレーナ型MOSFET領域とフィンを有するフィン型MOSFET領域を形成する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域上に、隣接する導電材料にフェルミレベルピニングを発生させる性質を有する絶縁膜を形成する工程と、
前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分を加工し、前記性質を抑制する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域の前記絶縁膜上に、ゲート材料膜を形成する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域の前記絶縁膜および前記ゲート材料膜を加工し、それぞれの領域におけるゲート絶縁膜およびゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
(2) 前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分に不純物を注入することにより行われることを特徴とする上記(1)に記載の半導体装置の製造方法。
(3) 前記不純物の注入は、前記フィンの側面の前記絶縁膜に前記不純物が注入されないように、イオン注入法により前記半導体基板の表面に垂直な方向から行われることを特徴とする上記(2)に記載の半導体装置の製造方法。
(4) 前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分上に前記絶縁膜の前記性質を抑える性質を有する他の絶縁膜を形成することにより行われることを特徴とする上記(1)に記載の半導体装置の製造方法。
(5) 前記他の絶縁膜の形成は、前記フィンの側面に前記絶縁膜が形成されないように、被覆性の悪い条件で行われることを特徴とする上記(4)に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0130】
【図1】本発明の第1の実施の形態に係る半導体装置の斜視図。
【図2】本発明の第1の実施の形態に係る半導体装置の図1に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図3A】(a)〜(c)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3B】(d)〜(f)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3C】(g)〜(i)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3D】(j)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図4】本発明の第2の実施の形態に係る半導体装置の断面図。
【図5A】(a)〜(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図。
【図5B】(e)〜(h)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図。
【図6】本発明の第3の実施の形態に係る半導体装置の断面図。
【図7】(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図8】本発明の第4の実施の形態に係る半導体装置の断面図。
【図9】(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【0131】
1 半導体装置。2 半導体基板。10 プレーナ型MOSFET。20 フィン型MOSFET。11、21 ゲート絶縁膜。12、22 ゲート電極。12a、22a 金属含有層。12b、22b バリアメタル。12c、22c 半導体層。23 フィン。
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
近年、閾値のばらつきが小さいフィン型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)をSRAM(Static Random Access Memory)に用い、その他の回路には、従来技術の適用が可能なプレーナ型MOSFETを用いた混載型集積回路が提案されている(例えば、特許文献1参照)。
【非特許文献1】H. Kawasaki et al., Symp. on VLSI Tech., pp86-87, 2006.
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、それぞれが適した閾値を有するフィン型MOSFETとプレーナ型MOSFETが混載され、且つ少ない工程で製造することができる半導体装置を提供することにある。
【課題を解決するための手段】
【0004】
本発明の一態様は、第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、を有することを特徴とする半導体装置を提供する。
【0005】
また、本発明の他の一態様は、第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の金属含有層、前記第1の金属含有層上に形成されたバリアメタル、および前記バリアメタル上に形成された第1の半導体層を含む第1のゲート電極と、を有するプレーナ型MOSFETと、前記第1のゲート絶縁膜と同一の材料からなる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された前記バリアメタルと同一の材料からなる第2の金属含有層、および前記第2の金属含有層上に形成された第2の半導体層を含む第2のゲート電極と、を有するフィン型MOSFETと、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【0006】
本発明によれば、それぞれが適した閾値を有するフィン型MOSFETとプレーナ型MOSFETが混載され、且つ少ない工程で製造することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0007】
通常、プレーナ型MOSFETにおいては、閾値を小さくするために、フェルミレベルがSiのバンドエッジ付近にある材料をゲート電極の材料に用いる。一方、フィン型MOSFETは、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFETと比較して、ゲート電圧の印加に対する応答性が高い。
【0008】
そのため、プレーナ型MOSFETとフィン型MOSFETを半導体装置に混載する場合、フィン型MOSFETのゲート電極をプレーナ型MOSFETのゲート電極と同一の材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。そのため、従来の技術によれば、フィン型MOSFETとプレーナ型MOSFETのゲート電極を異なるフェルミレベルを有する材料で作り分ける必要があり、製造工程が複雑化するという問題がある。
【0009】
さらに、ゲート電極としてメタルゲート電極を用いる場合は、ゲート電極をフィン型MOSFETとプレーナ型MOSFETで作り分けるために、一方のトランジスタにおいて、ゲート電極を剥離して別のゲート電極に置き換える工程を行うため、ゲート絶縁膜がダメージを受けてしまうという問題がある。
【0010】
〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の斜視図である。また、図2は、図1に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図である。
【0011】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0012】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0013】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0014】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成されたバリアメタル22bと、バリアメタル22b上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0015】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0016】
半導体基板2には、Si基板等が用いられる。
【0017】
素子分離領域3は、例えば、SiO2等の絶縁材料からなり、STI(Shallow Trench Isolation)構造を有する。
【0018】
ゲート電極12の金属含有層12a、およびゲート電極22の金属含有層22aは、メタルゲート電極として働いてゲート電極12、22の空乏化を防ぐ層であり、フェルミレベルがSiのバンドエッジに近い金属含有材料からなる。金属含有層12a、22aがn型の導電型を有する場合は、フェルミレベルがSiの伝導帯の下端に近いTaC、HfB等の材料を用いることができる。また、金属含有層12a、22aがp型の導電型を有する場合は、フェルミレベルがSiの価電子帯の上端に近いWN、RuO等の材料を用いることができる。また、金属含有層12a、22aは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。
【0019】
ゲート電極12の半導体層12c、およびゲート電極22の半導体層22cは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層12c、22cがn型の導電型を有する場合は、導電型不純物として、As、P等のn型不純物イオンが用いられる。一方、p型の導電型を有する場合は、B、BF2等のp型不純物イオンが用いられる。半導体層12c、22cを形成することにより、従来の多結晶Siゲート電極プロセスとの整合性を向上させることができる。
【0020】
ゲート電極12のバリアメタル12b、およびゲート電極22のバリアメタル22bは、半導体層12c、22cと反応しにくい性質を有する材料からなり、金属含有層12a、22aと半導体層12c、22cが反応することを防ぐ。バリアメタル12b、22bは、例えば、Ta、Ti、W、Ru、Co等の金属、あるいはこれらの金属の化合物であるTaN、TiN等からなる。また、バリアメタル12b、22bは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。なお、バリアメタル12b、22bは必須ではない。
【0021】
なお、ゲート電極12、22には、バリアメタル12b、22bは必須ではない。また、ゲート電極12、22は、それぞれ金属含有層12a、22aのみを有する構成であってもよい。また、ゲート電極12、22は、それぞれ半導体層12c、22cのみを有する構成であってもよい。
【0022】
ゲート絶縁膜21は、金属含有層22aにフェルミレベルピニングを発生させる性質を有する。ここで、フェルミレベルピニングとは、ゲート電極中の原子とゲート絶縁膜中の原子が結合する等の理由により、ゲート電極のフェルミレベルがSiのミッドギャップ付近に固定される現象をいう。本実施の形態においては、ゲート絶縁膜21により金属含有層22aのフェルミレベルがSiのミッドギャップ付近に固定される。
【0023】
ゲート絶縁膜21は、例えば、HfSiON、HfSiO、HfON、HfO等のHf系酸化物、ZrSiON、ZrSiO、ZrON、ZrO等のZr系酸化物からなるHigh−k絶縁膜である。
【0024】
ゲート絶縁膜11は、金属含有層12aにフェルミレベルピニングを発生させない性質を有する。ここで、金属含有層12aにフェルミレベルピニングを発生させない性質とは、金属含有層12aのフェルミレベルをSiのミッドギャップ付近に固定しない性質を意味し、金属含有層12aのフェルミレベルが全く移動しないということを意味するものではない。
【0025】
ゲート絶縁膜11は、SiO2、SiN、SiON等の本来フェルミレベルピニングを発生させる性質を有さない材料を用いてもよいが、製造工程を簡略化するために、ゲート絶縁膜21の材料と同一の材料に不純物を注入して金属含有層12aにフェルミレベルピニングを発生させる性質を抑えた材料を用いることが好ましい。
【0026】
ここで、フェルミレベルピニングを発生させる性質を有する材料がHfSiON、HfSiO、HfO等のHf系酸化物からなる場合は、La、Zr、Al等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。また、フェルミレベルピニングを発生させる性質を有する材料がZrSiON、ZrSiO、ZrO等のZr系酸化物からなる場合は、La、Al等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。
【0027】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0028】
プレーナ型MOSFET10の金属含有層12aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層12aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜11に不純物を注入して、金属含有層12aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0029】
一方、フィン型MOSFET20は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFET10と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型MOSFET20の金属含有層22aを、プレーナ型MOSFET10の金属含有層12aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0030】
そこで、金属含有層22aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜21をフィン型MOSFET20に用いて、敢えて金属含有層22aにフェルミレベルピニングを発生させることにより、金属含有層22aのフェルミレベルをSiのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型MOSFET20は好ましい閾値を有することとなる。
【0031】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0032】
(半導体装置の製造)
図3A(a)〜(c)、図3B(d)〜(f)、図3C(g)〜(i)、図3D(j)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図2が示す断面に対応する。
【0033】
まず、図3A(a)に示すように、例えば、フォトリソグラフィとRIE(Reactive Ion Etching)により半導体基板2をパターニングし、フィン23と、素子分離領域3を形成するための溝を形成する。
【0034】
次に、図3A(b)に示すように、CVD(Chemical Vapor Deposition)法等により酸化膜を堆積させた後、これをCMP(Chemical Mechanical Polishing)により平坦化して、素子分離領域3を形成する。
【0035】
素子分離領域3を形成した後、イオン注入法により導電型不純物をプレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rに注入し、ウェル(図示しない)を形成する。その後、RTA(Rapid Thermal Annealing)等の熱処理を行い、ウェル内の導電型不純物を活性化させる。
【0036】
ここで、n型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてB等のp型不純物を注入し、p型ウェルを形成する。一方、p型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてP等のn型不純物を注入し、n型ウェルを形成する。
【0037】
次に、図3A(c)に示すように、CVD法、プラズマ窒化法等により、プレーナ型MOSFET領域10Rの半導体基板2の表面、およびフィン型MOSFET領域20Rのフィン23の表面を覆うように絶縁膜5を形成する。絶縁膜5は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するHf系酸化物等の絶縁膜からなる。
【0038】
次に、図3B(d)に示すように、イオン注入法等により、半導体基板2の表面に垂直な方向から絶縁膜5に不純物を注入する。この絶縁膜5の不純物が注入された部分を絶縁膜4とする。絶縁膜4においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜5のフィン23の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
【0039】
なお、フィン型MOSFET領域20R上にマスクを形成し、プレーナ型MOSFET領域10Rの絶縁膜5にのみ選択的に不純物を注入して絶縁膜4を形成してもよい。この場合は、不純物の注入を半導体基板2の表面に垂直な方向から行う必要はない。
【0040】
次に、図3B(e)に示すように、CVD法等により、絶縁膜4、5上に金属含有膜6を形成する。
【0041】
次に、図3B(f)に示すように、CVD法等により、金属含有膜6上にバリアメタル材料膜7を形成する。
【0042】
次に、図3C(g)に示すように、CVD法等により、バリアメタル材料膜7上に半導体膜8を形成する。
【0043】
次に、図3C(h)に示すように、フィン23の上面に位置する絶縁膜4をストッパとして、半導体膜8、バリアメタル材料膜7、および金属含有膜6にCMP等の平坦化処理を施す。
【0044】
次に、図3C(i)に示すように、CVD法等により、半導体膜8を積み増す。
【0045】
次に、図3D(j)に示すように、例えば、フォトリソグラフィとRIEにより、半導体膜8、バリアメタル材料膜7、金属含有膜6、および絶縁膜4をパターニングする。これにより、プレーナ型MOSFET領域10Rにおいて、半導体層8、バリアメタル材料膜7、金属含有膜6、および絶縁膜4は、それぞれ半導体層12c、バリアメタル12b、金属含有層12a、およびゲート絶縁膜11に加工される。一方、フィン型MOSFET領域20Rにおいては、半導体層8、バリアメタル材料膜7、および金属含有膜6は、それぞれ半導体層22c、バリアメタル22b、金属含有層22aに加工される。また、フィン23の側面に位置する絶縁膜5は、ゲート絶縁膜21として用いられる。
【0046】
その後、図示しないが、フィン23の表面の絶縁膜4、5の露出部分(ゲート電極22に囲まれていない部分)をエッチングにより除去する。次に、イオン注入法等により、ゲート電極12、22をマスクとして半導体基板2、およびフィン23に導電型不純物を注入し、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rにそれぞれソース・ドレイン領域のエクステンション領域を形成する。ここで、n型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてP等のn型不純物を注入し、n型エクステンション領域を形成する。一方、p型のプレーナ型MOSFET10およびフィン型MOSFET20を形成する場合には、導電型不純物としてB等のp型不純物を注入し、p型エクステンション領域を形成する。
【0047】
次に、ゲート電極12、22の側面に、それぞれゲート側壁を形成する。次に、イオン注入法等により、ゲート電極12、22およびそれらの側面のゲート側壁をマスクとして半導体基板2、およびフィン23に導電型不純物を注入し、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20Rにそれぞれソース・ドレイン領域を形成する。ここで、導電型不純物は、エクステンション領域の形成に用いたものと同じ導電型のものを用いる。次に、プレーナ型MOSFET領域10R、およびフィン型MOSFET領域20R上に金属膜を堆積させ、熱処理を施すことにより、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層を形成する。
【0048】
(第1の実施の形態の効果)
本発明の第1の実施の形態においては、ゲート電極12の金属含有層12aがSiのバンドエッジに近いフェルミレベルを有し、且つゲート絶縁膜11が金属含有層12aにフェルミレベルピニングを発生させない性質を有するため、プレーナ型MOSFET10は好ましい閾値を有する。
【0049】
一方、金属含有層22aは金属含有層12aと同一の材料からなるため、Siのバンドエッジに近いフェルミレベルを有するが、ゲート絶縁膜21が金属含有層22aにフェルミレベルピニングを発生させる性質を有するため、金属含有層22aのフェルミレベルはSiのミッドギャップ付近に固定される。その結果、フィン型MOSFET20は好ましい閾値を有する。
【0050】
このため、本発明の第1の実施の形態によれば、金属含有層12aと金属含有層22aを異なる材料を用いて作り分けることなく、プレーナ型MOSFET10とフィン型MOSFET20に好ましい閾値を与えることができるため、製造工程を簡略化することができる。
【0051】
また、金属含有層12aと金属含有層22aが同一の材料を用いて形成されるため、一方のトランジスタにおいてゲート電極を剥離して別のゲート電極に置き換える工程が必要なく、ゲート電極の剥離に伴うゲート絶縁膜へのダメージを防ぐことができる。
【0052】
また、ゲート絶縁膜11とゲート絶縁膜21は、ともにHigh−k絶縁膜で形成されているため、半導体装置1の微細化に適している。
【0053】
また、ゲート電極12とゲート電極22は、それぞれ金属含有層12aと金属含有層22aを有することにより、ゲート電極12とゲート電極22の空乏化を防ぐことができる。
【0054】
なお、本実施の形態は、プレーナ型MOSFET10とフィン型MOSFET20が同じ導電型を有する場合に限られず、違う導電型を有する場合にも適用することができる。これは、フィン型MOSFET20の金属含有層22aがn型とp型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがSiのミッドギャップ付近に固定されて、フィン型MOSFET20に適した閾値を与えるためである。
【0055】
〔第2の実施の形態〕
本発明の第2の実施の形態は、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0056】
(半導体装置の構成)
図4は、本発明の第2の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0057】
半導体装置1は、半導体基板2上に形成されたn型プレーナ型MOSFET30、p型プレーナ型MOSFET40、n型フィン型MOSFET50、およびp型プレーナ型MOSFET60と、これらのトランジスタを電気的に分離する素子分離領域3、を有して概略構成される。
【0058】
n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40は、それぞれ半導体基板2上にゲート絶縁膜31、41を介して形成されたゲート電極32、42を有する。ゲート電極32、42は、それぞれゲート絶縁膜31、41上に形成された金属含有層32a、42aと、金属含有層32a、42a上に形成されたバリアメタル32b、42bと、バリアメタル32b、42b上に形成された半導体層32c、42cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極32、42を挟んだ領域にソース・ドレイン領域が形成されている。
【0059】
また、図示しないが、半導体基板2のn型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極32、42の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0060】
n型フィン型MOSFET50、およびp型フィン型MOSFET60は、それぞれ半導体基板2上に形成されたフィン53、63と、ゲート絶縁膜51、61を介してフィン53、63の両側面を挟むように形成されたゲート電極52、62とを含む。ゲート電極52、62は、それぞれゲート絶縁膜52、61上に形成された金属含有層52a、62aと、金属含有層52a、62a上に形成されたバリアメタル52b、62bと、バリアメタル52b、62b上に形成された半導体層52c、62cとを含む。また、それぞれゲート電極52、62とフィン53、63の上面との間、およびゲート電極52、62と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン53、63内のゲート電極52、62を挟んだ領域にソース・ドレイン領域が形成されている。
【0061】
また、図示しないが、フィン53、63内にウェルが形成されていてもよい。また、図示しないが、ゲート電極52、62の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0062】
ゲート絶縁膜31、41、金属層32a、42a、バリアメタル32b、42b、半導体層32c、32cは、それぞれ第1の実施の形態に係るゲート絶縁膜11、金属層12a、バリアメタル12b、半導体層12cと同様の材料を用いて形成することができる。
【0063】
また、ゲート絶縁膜51、61、金属層52a、62a、バリアメタル52b、62b、半導体層52c、62cは、それぞれ第1の実施の形態に係るゲート絶縁膜21、金属層22a、バリアメタル22b、半導体層22cと同様の材料を用いて形成することができる。
【0064】
なお、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40のゲート電極32、42の上面、およびソース・ドレイン領域(半導体基板2)の上面、n型フィン型MOSFET50、およびp型フィン型MOSFET60のゲート電極52、62の上面、およびフィン53、63の表面にシリサイド層が形成された構成であってもよい。
【0065】
金属含有層32aは、フェルミレベルがSiの伝導帯の下端に近いTaC、HfB等のn型の導電型を有する材料を用いて形成することができる。また、金属含有層42aには、フェルミレベルがSiの価電子帯の上端に近いWN、RuO等のp型の導電型を有する材料を用いて形成することができる。また、金属含有層32a、42aは、フェルミレベルピニングの発生によりフェルミレベルがSiのミッドギャップ付近に固定されるため、n型とp型のどちらの導電型を有する材料を用いてもよい。
【0066】
半導体層12c、22c、32c、42cは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層12c、32cには、導電型不純物として、As、P等のn型不純物イオンが用いられる。また、半導体層22c、42cには、導電型不純物として、B、BF2等のp型不純物イオンが用いられる。
【0067】
n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40の金属含有層32a、42aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層32a、42aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜31、41に不純物を注入して、金属含有層32a、42aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0068】
一方、n型フィン型MOSFET50、およびp型フィン型MOSFET60は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40と比較して、ゲート電圧の印加に対する応答性が高い。そのため、n型フィン型MOSFET50、およびp型フィン型MOSFET60の金属含有層52a、62aを、n型プレーナ型MOSFET30、およびp型プレーナ型MOSFET40の金属含有層32a、42aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0069】
そこで、金属含有層52a、62aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜51、61をn型フィン型MOSFET50、およびp型フィン型MOSFET60に用いて、敢えて金属含有層52a、62aにフェルミレベルピニングを発生させることにより、金属含有層52a、62aのフェルミレベルをSiのミッドギャップ付近に固定して、閾値を上昇させる。その結果、n型フィン型MOSFET50、およびp型フィン型MOSFET60は好ましい閾値を有することとなる。
【0070】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0071】
(半導体装置の製造)
図5A(a)〜(d)、図5B(e)〜(h)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図4が示す断面に対応する。
【0072】
まず、図5A(a)に示すように、図3A(b)に示した素子分離領域3および各領域のウェルを形成するまでの工程を、第1の実施の形態と同様に行う。
【0073】
次に、図5A(b)に示すように、CVD法等により、n型プレーナ型MOSFET領域30R、およびp型プレーナ型MOSFET領域40Rの半導体基板2の表面、n型フィン型MOSFET領域50Rのフィン53、およびp型フィン型MOSFET領域60Rのフィン63の表面を覆うように絶縁膜5を形成する。絶縁膜5は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するHf系酸化物等の絶縁膜からなる。
【0074】
次に、図5A(c)に示すように、半導体基板2の表面に垂直な方向から絶縁膜5に不純物を注入する。この絶縁膜5の不純物が注入された部分を絶縁膜4とする。絶縁膜4においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜5のフィン53、63の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
【0075】
次に、図5A(d)に示すように、CVD法等により、絶縁膜4、5上に第1の金属含有膜6aを形成する。
【0076】
次に、図5B(e)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第1の金属含有膜6aをパターニングし、第1の金属含有膜6aをn型プレーナ型MOSFET領域30Rの半導体基板2上と、n型フィン型MOSFET領域50Rのフィン53の上面および側面にのみ残す。
【0077】
次に、図5B(f)に示すように、CVD法等により、絶縁膜4、5、および第1の金属含有膜6a上に第2の金属含有膜6bを形成する。
【0078】
次に、図5B(g)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第2の金属含有膜6bをパターニングし、第2の金属含有膜6bをp型プレーナ型MOSFET領域40Rの半導体基板2上と、p型フィン型MOSFET領域60Rのフィン63の上面および側面にのみ残す。
【0079】
次に、図5B(h)に示すように、CVD法等により、第1の金属含有膜6a、および第2の金属含有膜6b上にバリアメタル材料膜7を形成する。
【0080】
その後、図3C(g)で示した半導体膜8を形成する工程以降の工程を、第1の実施の形態と同様に行う。これにより、n型プレーナ型MOSFET領域30Rにおいて、半導体層8、バリアメタル材料膜7、第1の金属含有膜6a、および絶縁膜4は、それぞれ半導体層32c、バリアメタル32b、金属含有層32a、およびゲート絶縁膜31に加工される。また、p型プレーナ型MOSFET領域40Rにおいて、半導体層8、バリアメタル材料膜7、第2の金属含有膜6b、および絶縁膜4は、それぞれ半導体層42c、バリアメタル42b、金属含有層42a、およびゲート絶縁膜41に加工される。また、n型フィン型MOSFET領域50Rにおいては、半導体層8、バリアメタル材料膜7、および第1の金属含有膜6aは、それぞれ半導体層52c、バリアメタル52b、金属含有層52aに加工される。また、p型フィン型MOSFET領域60Rにおいては、半導体層8、バリアメタル材料膜7、および第2の金属含有膜6bは、それぞれ半導体層62c、バリアメタル62b、金属含有層62aに加工される。また、フィン53、63の側面に位置する絶縁膜5は、ゲート絶縁膜51、61として用いられる。
【0081】
(第2の実施の形態の効果)
本発明の第2の実施の形態によれば、n型プレーナ型MOSFET30の金属含有層32aとn型フィン型MOSFET50の金属含有層52a、ならびにp型プレーナ型MOSFET40の金属含有層42aとp型フィン型MOSFET60の金属含有層62aをそれぞれ同一の材料から形成することができるため、製造工程を簡略化することができる。
【0082】
なお、n型フィン型MOSFET50の金属含有層52aは、p型の導電性を有する材料、即ち第2の金属含有膜6bを用いて形成することができる。これは、金属含有層52aがn型とp型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがSiのミッドギャップ付近に固定されて、n型フィン型MOSFET50に適した閾値を与えるためである。また、同様の理由により、p型フィン型MOSFET60の金属含有層62aは、n型の導電性を有する材料、即ち第1の金属含有膜7を用いて形成することができる。
【0083】
その他、第1の実施の形態と同様の効果を得ることができる。
【0084】
〔第3の実施の形態〕
本発明の第3の実施の形態は、ゲート絶縁膜11のフェルミレベルピニングを発生させる性質を抑えるために、フェルミレベルピニングを抑える性質を有する層を含む2層構造のゲート絶縁膜11を用いる点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0085】
(半導体装置の構成)
図6は、本発明の第3の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0086】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0087】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0088】
ゲート絶縁膜11は、金属含有層12aにフェルミレベルピニングを発生させる性質を有する発生層11aと、フェルミレベルピニングを抑える性質を有する抑制層11bにより構成される。図6においては、発生層11a上に抑制層11bが形成された構成を示すが、抑制層11b上に発生層11aが形成された構成であってもよい。
【0089】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0090】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成されたバリアメタル22bと、バリアメタル22b上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、ゲート絶縁膜21と同一の膜である絶縁膜5が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0091】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0092】
ゲート絶縁膜11の発生層11aは、例えば、HfSiON、HfSiO、HfON、HfO等のHf系酸化物、ZrSiON、ZrSiO、ZrON、ZrO等のZr系酸化物からなるHigh−k絶縁膜である。ゲート絶縁膜11の抑制層11bは、例えば、フェルミレベルピニングによるフェルミレベルのシフトと反対の極性にフェルミレベルをシフトさせる性質を有する材料からなる。例えば、ゲート電極12の金属含有層12aがn型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが正方向にシフトするため、フェルミレベルを負方向にシフトさせる性質を有するLaO、MgO等の材料を用いることができる。また、ゲート電極12の金属含有層12aがp型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが負方向にシフトするため、フェルミレベルを正方向にシフトさせる性質を有するAlO、AlN等の材料を用いることができる。
【0093】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0094】
プレーナ型MOSFET10の金属含有層12aは、閾値を小さくするために、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層12aにフェルミレベルピニングが発生してしまうと、フェルミレベルがSiのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、抑制層11bを用いて、ゲート絶縁膜11の金属含有層12aにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
【0095】
一方、フィン型MOSFET20は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型MOSFET10と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型MOSFET20の金属含有層22aを、プレーナ型MOSFET10の金属含有層12aと同一の、フェルミレベルがSiのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
【0096】
そこで、金属含有層22aにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜21をフィン型MOSFET20に用いて、敢えて金属含有層22aにフェルミレベルピニングを発生させることにより、金属含有層22aのフェルミレベルをSiのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型MOSFET20は好ましい閾値を有することとなる。
【0097】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0098】
(半導体装置の製造)
図7(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図6が示す断面に対応する。
【0099】
まず、図3A(c)に示したCVD法、プラズマ窒化法等により絶縁膜5を形成するまでの工程を、第1の実施の形態と同様に行う。
【0100】
次に、図7(a)に示すように、絶縁膜5上に絶縁膜9を形成する。絶縁膜9は、隣接する導電材料にフェルミレベルピニングを発生させる絶縁膜5の性質を抑える性質を有する絶縁膜からなる。
【0101】
ここで、絶縁膜9は、スパッタ法等を用いた被覆性の悪い条件で形成されることが好ましい。被覆性の悪い条件で形成すると、絶縁膜9がフィン23の側面に形成されず、後の工程においてフィン型MOSFET領域20Rの絶縁膜9を除去する必要がなくなるためである。
【0102】
なお、フィン23の側面にも絶縁膜9が形成された場合は、フィン23の側面の絶縁膜9を除去するために、例えば、フォトリソグラフィとウェットエッチングにより、フィン型MOSFET領域20Rの絶縁膜9を選択的に除去する。
【0103】
次に、図7(b)に示すように、CVD法等により、絶縁膜5、9上に金属含有膜6を形成する。
【0104】
その後、図3B(f)で示した金属含有膜6上にバリアメタル材料膜7を形成する工程以降の工程を、第1の実施の形態と同様に行う。これにより、プレーナ型MOSFET領域10Rにおいて、絶縁膜4、および絶縁膜9は、それぞれゲート絶縁膜11の発生層11a、および抑制層11bに加工される。
【0105】
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、プレーナ型MOSFET10のゲート絶縁膜11を発生層11aと抑制層11bの2層とすることで、プレーナ型MOSFET10の金属含有層12aにフェルミレベルピニングを発生させずにフィン型MOSFET20の金属含有層22aにフェルミレベルピニングを発生させることができるため、第1の実施の形態と同様の効果を得ることができる。
【0106】
なお、本実施の形態は、第2の実施の形態と組み合わせることにより、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている形態に適用することができる。この場合、p型とn型のプレーナ型MOSFETのゲート絶縁膜を、発生層と抑制層の2層構造とする。これにより、p型とn型のプレーナ型MOSFETのゲート電極にはフェルミレベルピニングが発生しない。一方、p型とn型のフィン型MOSFETのゲート絶縁膜には抑制層が含まれないため、p型とn型のフィン型MOSFETのゲート電極にはフェルミレベルピニングが発生する。その結果、p型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETは、それぞれ適した閾値を有する。
【0107】
〔第4の実施の形態〕
本発明の第4の実施の形態は、プレーナ型MOSFET10のバリアメタル12bとフィン型MOSFET20の金属含有層22aを同一の材料を用いて形成する点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
【0108】
(半導体装置の構成)
図8は、本発明の第4の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図2が示す断面に対応する。
【0109】
半導体装置1は、半導体基板2上に形成されたプレーナ型MOSFET10およびフィン型MOSFET20、プレーナ型MOSFET10とフィン型MOSFET20を電気的に分離する素子分離領域3、を有して概略構成される。
【0110】
プレーナ型MOSFET10は、半導体基板2上にゲート絶縁膜11を介して形成されたゲート電極12を有する。ゲート電極12は、ゲート絶縁膜11上に形成された金属含有層12aと、金属含有層12a上に形成されたバリアメタル12bと、バリアメタル12b上に形成された半導体層12cとを含む。なお、図示しないが、半導体基板2の表面近傍のゲート電極12を挟んだ領域にソース・ドレイン領域が形成されている。
【0111】
また、図示しないが、半導体基板2のプレーナ型MOSFET10下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極12の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0112】
フィン型MOSFET20は、半導体基板2上に形成されたフィン23と、ゲート絶縁膜21を介してフィン23の両側面を挟むように形成されたゲート電極22とを含む。ゲート電極22は、ゲート絶縁膜21上に形成された金属含有層22aと、金属含有層22a上に形成された半導体層22cとを含む。また、ゲート電極22とフィン23の上面との間、およびゲート電極22と素子分離領域3との間に、絶縁膜4が形成されている。なお、図示しないが、フィン23内のゲート電極22を挟んだ領域にソース・ドレイン領域が形成されている。
【0113】
また、図示しないが、フィン23内にウェルが形成されていてもよい。また、図示しないが、ゲート電極22の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
【0114】
フィン型MOSFET20の金属含有層22aは、プレーナ型MOSFET10のバリアメタル12bと同一の材料からなるため、半導体層22cと接しても反応を起こすおそれが少ない。なお、金属含有層22aがn型とp型のどちらの導電型を有する場合であっても、フェルミレベルピニングの発生によりフェルミレベルがSiのミッドギャップ付近に固定されるため、フィン型MOSFET20に適した閾値を与えることができる。
【0115】
なお、プレーナ型MOSFET10のゲート電極12の上面、およびソース・ドレイン領域(半導体基板2)の上面、フィン型MOSFET20のゲート電極22の上面、およびフィン23の表面にシリサイド層が形成された構成であってもよい。
【0116】
以下に、本実施の形態に係る半導体装置1の製造工程の一例を示す。
【0117】
(半導体装置の製造)
図9(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図8が示す断面に対応する。
【0118】
まず、図3B(e)に示した絶縁膜4、5上に金属含有膜6を形成するまでの工程を、第1の実施の形態と同様に行う。
【0119】
次に、図9(a)に示すように、例えば、フォトリソグラフィとウェットエッチングにより、金属含有膜6をパターニングし、プレーナ型MOSFET領域10Rにのみ残す。
【0120】
次に、図9(b)に示すように、CVD法等により、絶縁膜4、5、および金属含有膜6上にバリアメタル材料膜7を形成する。
【0121】
次に、図9(c)に示すように、CVD法等により、バリアメタル材料膜7上に半導体膜8を形成する。
【0122】
その後、図3c(h)で示したフィン23の上面に位置する絶縁膜4をストッパとして、半導体膜8等に平坦化処理を施す工程以降の工程を、第1の実施の形態と同様に行う。これにより、プレーナ型MOSFET領域10Rにおいて、バリアメタル材料膜7は、バリアメタル12bに加工される。また、フィン型MOSFET領域20Rにおいて、バリアメタル材料膜7は、金属含有層22aに加工される。
【0123】
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、プレーナ型MOSFET10のバリアメタル12bとフィン型MOSFET20の金属含有層22aを同一の材料を用いて形成することにより、製造工程を簡略化することができる。
【0124】
なお、フィン型MOSFET20の金属含有層22a(プレーナ型MOSFET10のバリアメタル12b)がSiのミッドギャップ付近のフェルミレベルを有する場合は、フェルミレベルピニングを発生させる必要がないため、プレーナ型MOSFET10のゲート絶縁膜11と同様に、不純物を注入した絶縁膜4からフィン型MOSFET20のゲート絶縁膜21を形成してもよい。この場合、図3B(d)に示した絶縁膜5に不純物を注入する工程において、半導体基板2の表面に垂直な方向から所定の角度(例えば30°)をもって不純物を注入することにより、フィン23の側面の絶縁膜5も絶縁膜4に加工する。
【0125】
また、フィン型MOSFET20の金属含有層22a(プレーナ型MOSFET10のバリアメタル12b)がSiのミッドギャップ付近のフェルミレベルを有する場合は、ゲート絶縁膜11、21にSiO2等の本来フェルミレベルピニングを発生させる性質を有さない絶縁膜を用いてもよい。
【0126】
なお、本実施の形態は、第2の実施の形態と組み合わせることにより、半導体装置1にp型とn型のプレーナ型MOSFETと、p型とn型のフィン型MOSFETが混載されている形態に適用することができる。
【0127】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【0128】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【0129】
また、本発明は、以下の構成を有する半導体装置の製造方法においても特徴を有する。
(1) 半導体基板を加工して、プレーナ型MOSFET領域とフィンを有するフィン型MOSFET領域を形成する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域上に、隣接する導電材料にフェルミレベルピニングを発生させる性質を有する絶縁膜を形成する工程と、
前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分を加工し、前記性質を抑制する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域の前記絶縁膜上に、ゲート材料膜を形成する工程と、
前記プレーナ型MOSFET領域と前記フィン型MOSFET領域の前記絶縁膜および前記ゲート材料膜を加工し、それぞれの領域におけるゲート絶縁膜およびゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
(2) 前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分に不純物を注入することにより行われることを特徴とする上記(1)に記載の半導体装置の製造方法。
(3) 前記不純物の注入は、前記フィンの側面の前記絶縁膜に前記不純物が注入されないように、イオン注入法により前記半導体基板の表面に垂直な方向から行われることを特徴とする上記(2)に記載の半導体装置の製造方法。
(4) 前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型MOSFET領域に形成された部分上に前記絶縁膜の前記性質を抑える性質を有する他の絶縁膜を形成することにより行われることを特徴とする上記(1)に記載の半導体装置の製造方法。
(5) 前記他の絶縁膜の形成は、前記フィンの側面に前記絶縁膜が形成されないように、被覆性の悪い条件で行われることを特徴とする上記(4)に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0130】
【図1】本発明の第1の実施の形態に係る半導体装置の斜視図。
【図2】本発明の第1の実施の形態に係る半導体装置の図1に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図3A】(a)〜(c)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3B】(d)〜(f)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3C】(g)〜(i)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3D】(j)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図4】本発明の第2の実施の形態に係る半導体装置の断面図。
【図5A】(a)〜(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図。
【図5B】(e)〜(h)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図。
【図6】本発明の第3の実施の形態に係る半導体装置の断面図。
【図7】(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図8】本発明の第4の実施の形態に係る半導体装置の断面図。
【図9】(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【0131】
1 半導体装置。2 半導体基板。10 プレーナ型MOSFET。20 フィン型MOSFET。11、21 ゲート絶縁膜。12、22 ゲート電極。12a、22a 金属含有層。12b、22b バリアメタル。12c、22c 半導体層。23 フィン。
【特許請求の範囲】
【請求項1】
第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、
第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、
を有することを特徴とする半導体装置。
【請求項2】
前記第1のゲート絶縁膜は、前記第1のゲート電極にフェルミレベルピニングを発生させる絶縁膜に不純物を注入することにより形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のゲート絶縁膜は、前記第1のゲート電極にフェルミレベルピニングを発生させる発生層と、前記発生層によるフェルミレベルピニングを打ち消す方向に前記第1のゲート電極のフェルミレベルをシフトさせる抑制層と、を有することを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1のゲート電極は、前記第1のゲート絶縁膜に接触する金属を含む第1の金属含有層を有し、
前記第2のゲート電極は、前記第2のゲート絶縁膜に接触する前記第1の金属含有層と同一の材料からなる第2の金属含有層を有することを特徴とする請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の金属含有層、前記第1の金属含有層上に形成されたバリアメタル、および前記バリアメタル上に形成された第1の半導体層を含む第1のゲート電極と、を有するプレーナ型MOSFETと、
前記第1のゲート絶縁膜と同一の材料からなる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された前記バリアメタルと同一の材料からなる第2の金属含有層、および前記第2の金属含有層上に形成された第2の半導体層を含む第2のゲート電極と、を有するフィン型MOSFETと、
を有することを特徴とする半導体装置。
【請求項1】
第1のゲート電極と、前記第1のゲート電極にフェルミレベルピニングを発生させない第1のゲート絶縁膜と、を有するプレーナ型MOSFETと、
第2のゲート電極と、前記第2のゲート電極にフェルミレベルピニングを発生させる第2のゲート絶縁膜と、を有するフィン型MOSFETと、
を有することを特徴とする半導体装置。
【請求項2】
前記第1のゲート絶縁膜は、前記第1のゲート電極にフェルミレベルピニングを発生させる絶縁膜に不純物を注入することにより形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のゲート絶縁膜は、前記第1のゲート電極にフェルミレベルピニングを発生させる発生層と、前記発生層によるフェルミレベルピニングを打ち消す方向に前記第1のゲート電極のフェルミレベルをシフトさせる抑制層と、を有することを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1のゲート電極は、前記第1のゲート絶縁膜に接触する金属を含む第1の金属含有層を有し、
前記第2のゲート電極は、前記第2のゲート絶縁膜に接触する前記第1の金属含有層と同一の材料からなる第2の金属含有層を有することを特徴とする請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の金属含有層、前記第1の金属含有層上に形成されたバリアメタル、および前記バリアメタル上に形成された第1の半導体層を含む第1のゲート電極と、を有するプレーナ型MOSFETと、
前記第1のゲート絶縁膜と同一の材料からなる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された前記バリアメタルと同一の材料からなる第2の金属含有層、および前記第2の金属含有層上に形成された第2の半導体層を含む第2のゲート電極と、を有するフィン型MOSFETと、
を有することを特徴とする半導体装置。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2009−10086(P2009−10086A)
【公開日】平成21年1月15日(2009.1.15)
【国際特許分類】
【出願番号】特願2007−168639(P2007−168639)
【出願日】平成19年6月27日(2007.6.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年1月15日(2009.1.15)
【国際特許分類】
【出願日】平成19年6月27日(2007.6.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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