【課題】微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減する。
【解決手段】シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６に延在している。 （もっと読む）

本発明は、基板上のドープされたシリコン層の製造方法であって、次の工程（ａ）液体シラン配合物および基板の準備、（ｂ）該基板に該液体シラン配合物を塗布、（ｃ）電磁エネルギーおよび／または熱エネルギーの導入、（ｄ）少なくとも１種の、アルミニウムを含有する金属錯体化合物を有する液体調製物の準備、（ｅ）前記工程（ｃ）によって得られたシリコン層に該調製物を塗布、そして引き続き（ｆ）電磁エネルギーおよび／または熱エネルギーの導入によって、前記工程（ｅ）によって得られた被覆の加熱、そして引き続き（ｇ）前記工程（ｆ）によって得られた被覆の冷却、を含むドープされたシリコン層の製造方法、該法によって得られるドープされたシリコン層ならびに感光性素子および電子素子を製造するための該シリコン層の使用に関する。
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【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、ｐ型半導体領域１０Ａ及びｎ型半導体領域１０Ｂを有する半導体基板１０１の上に、高誘電率膜１０６、アルミニウムからなる第１のキャップ膜１０７及びハードマスク１０８を順次形成する。次に、第１のキャップ膜１０７及びハードマスク１０８におけるｎ型半導体領域１０Ｂの上に形成された部分を除去する。その後、半導体基板１０１の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。 （もっと読む）

【課題】ソース−ドレイン間等の電圧−電流特性を改善することができる薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法を提供する。
【解決手段】薄膜トランジスタ１００は、半導体膜１１９と、半導体膜１１９の上方に形成されたソース電極層１４０と、半導体膜１１９の上方に形成されたドレイン電極層１４２と、ソース電極層１４０とドレイン電極層１４２との間、かつ、半導体膜１１９の上方に形成されたチャネル保護膜１１３と、を備える薄膜トランジスタであって、ソース電極層１４０とドレイン電極層１４２の少なくとも何れか一方は、チャネル保護膜１１３と接し、その上面がチャネル保護膜１１３の上面を超えない接触領域を有して、チャネル保護膜１１３の上面と重なっていない。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域との両方と接触可能であり、かつ酸化による接触抵抗の増加を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、炭化珪素からなるｎ⁻ＳｉＣ層１２を準備する工程と、ｎ⁻ＳｉＣ層１２の主表面上にソースコンタクト電極１６を形成する工程とを備えるＭＯＳＦＥＴ１の製造方法である。ソースコンタクト電極１６を形成する工程は、ソースコンタクト電極１６となるべき導電体層をｎ⁻ＳｉＣ層１２の主表面上に形成する工程と、導電体層をソースコンタクト電極１６とするため熱処理する工程とを含む。熱処理する工程の後、ソースコンタクト電極１６の表面を酸素含有雰囲気に曝露するときのソースコンタクト電極１６の温度を１００℃以下にする。ソースコンタクト電極１６を形成する工程の後、表面電極パッド２７を形成する工程の前に、上記ソースコンタクト電極１６の一方の主面上に形成された高抵抗層を除去する工程を含むことがより好ましい。 （もっと読む）

【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【目的】ラッチアップ耐量が高く、低抵抗な縦型半導体装置を提供する。
【解決手段】ｎ型ソース領域４の上面にｐ型第１ベース領域２ａおよびｐ型第２ベース領域２ｂが形成され、該ｎ型ソース領域４の下面にソース電極５が設けられ、ｐ型第２ベース領域２ｂの上面に絶縁膜を介してドレイン電極９が形成されている。該ｐ型第２ベース領域２ｂの上面にはゲート電極用トレンチと、該第１ベース領域２ａと第２ベース領域２ｂおよびｎ型ソース領域４を短絡する短絡用トレンチが並設されている。該ゲート電極用トレンチの側壁にはｎ型ドリフト領域６とｎ型ドレイン領域８がＲＥＳＵＲＦ状に形成され、短絡用トレンチには短絡用導電体１２が形成されて該導電体１２は該ドレイン電極９と絶縁されている。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】オン抵抗の低い半導体装置およびその製造方法を提供する。
【解決手段】複数の層を有する半導体層３７の第１の面３７ａに形成されたソース電極１２およびゲート取り出し電極１４と、第１の面３７ａと対向する第２の面３７ｂに形成されたドレイン電極１６と、ソース電極１２上に分散して形成された複数の第１柱状電極１３と、ゲート取り出し電極１４上に形成された第２柱状電極１５と、ドレイン電極１６上に分散して形成された複数の第３柱状電極１７と、複数の第１柱状電極１３の間、および第２柱状電極１５と隣接する第１柱状電極１３との間を埋めて、ソース電極１２、ゲート取り出し電極１４、および半導体層３７を覆う第１樹脂層１８と、複数の第３柱状電極１７の間を埋めて、ドレイン電極１６を覆い、第１樹脂層１８に連接した第２樹脂層１９と、を具備する。 （もっと読む）

【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。
【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。 （もっと読む）

【課題】ｐチャネルとｎチャネルに共通の有機半導体層とソース、ドレイン電極材料の好適な組合せにより、実用上十分に良好な伝達特性を得ることが可能な有機ＦＥＴアレイを提供する。
【解決手段】有機半導体層を用いたｐチャネル電界効果トランジスタ（ｐ型有機ＦＥＴ）と、有機半導体層を用いたｎチャネル電界効果トランジスタ（ｎ型有機ＦＥＴ）とを備えた有機ＦＥＴアレイ。有機半導体層５はｐチャネルとｎチャネルに共通の材料の有機半導体単結晶により形成される。ｐ型有機ＦＥＴのソース及びドレイン電極は、仕事関数に基づいて制御される有機半導体層中の多数キャリアが正孔になるように選択されたｐチャネル金属電極６により形成され、ｎ型有機ＦＥＴのソース及びドレイン電極は、仕事関数に基づいて制御される有機半導体層中の多数キャリアが電子になるように選択されたｎチャネル金属電極７により形成される。 （もっと読む）

【課題】外部から印加される電源電圧の仕様に対応した、半導体装置の製造方法を提供する。
【解決手段】チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。 （もっと読む）

【課題】高誘電体ゲート絶縁膜／メタルゲート電極のＭＯＳトランジスタ構造において、メタルゲート電極側壁の酸化層を抑制し、トランジスタ駆動能力を改善する。
【解決手段】基板１０１上に、金属含有膜１１０を形成する工程（ａ）と、反応室内において金属含有膜にアンモニアラジカルを曝露する工程（ｂ）と、反応室内に不活性ガスを供給し、工程（ｂ）において生じたガスを排気する工程（ｃ）と、工程（ｂ）及び工程（ｃ）を所定の回数繰り返した後に、大気曝露することなく、反応室内において金属含有膜１１０を覆うシリコン窒化膜１００ａを形成する工程（ｄ）とを備える。 （もっと読む）

【課題】ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させる。
【解決手段】半導体基板１０１におけるｎチャネルＭＩＳトランジスタ形成領域の上に、ゲート絶縁膜として、第１の高誘電率絶縁層２０２、アルミニウム含有層２０３、ランタン含有層２０４及び第２の高誘電率絶縁層２０５を順次形成する。その後、ゲート電極形成を行う。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】酸化物半導体層と多結晶シリコン半導体層を共に用い得る有機発光表示装置及びその製造方法を提供する。
【解決手段】基板本体と、基板本体上に形成された第１ゲート電極及び第２半導体層と、第１ゲート電極及び第２半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介在して第１ゲート電極及び第２半導体層上にそれぞれ形成された第１半導体層及び第２ゲート電極と、第１半導体層と少なくとも一部が相接して重畳した複数のエッチングストッパ層と、複数のエッチングストッパ層をそれぞれ露出する複数のコンタクトホールを有し、第１半導体層及び第２ゲート電極上に形成された層間絶縁膜と、層間絶縁膜上に形成され、複数のエッチングストッパ層を通じて第１半導体層とそれぞれ直接的／間接的に接続された第１ソース電極及び第１ドレイン電極と、層間絶縁膜上に形成され、第２半導体層と接続された第２ソース電極及び第２ドレイン電極とを含む。 （もっと読む）