【課題】 電極間に抵抗成分が生じないｐ電極を有する窒化物半導体装置およびその製造方法を提供する。
【解決手段】 ｐ電極１２は、第１のＰｄ膜１３、Ｔａ膜１４および第２のＰｄ膜１５によって構成され、窒化物半導体から成るｐ型コンタクト層１１上に形成される。第２のＰｄ膜１５上には、パッド電極２２が形成される。第２のＰｄ膜１５は、ｐ電極１２を構成するＴａ膜１４上部全面に形成され、Ｔａ膜１４の酸化を防止する酸化防止膜として機能する。この第２のＰｄ膜１５によって、Ｔａ膜１４が酸化されることを防止することができるので、ｐ電極１２とパッド電極２２との間に生じる抵抗成分を抑制することができる。これによってｐ電極１２とパッド電極２２との接触不良を防ぐことができるので、低抵抗なｐ電極１２を実現することができる。 （もっと読む）

【課題】 電極間に抵抗成分が生じないｐ電極を有する窒化物半導体装置およびその製造方法を提供する。
【解決手段】 ｐ電極１２は、第１のＰｄ膜１３、Ｔａ膜１４、およびＴａ膜１４の酸化を防止する酸化防止膜としての第２のＰｄ膜１５によって構成され、窒化物半導体から成るｐ型コンタクト層１１上に形成される。第２のＰｄ膜１５上には、パッド電極２２が形成される。酸化防止膜である第２のＰｄ膜１５は、ｐ電極１２を構成するＴａ膜１４上部全面に形成され、この第２のＰｄ膜１５によって、Ｔａ膜１４が酸化されることを防止することができるので、ｐ電極１２とパッド電極２２との間に生じる抵抗成分を抑制することができる。これによってｐ電極１２とパッド電極２２との接触不良を防ぐことができるので、低抵抗なｐ電極１２を実現することができる。 （もっと読む）

【課題】スペース効率が良好でコンパクトな基板処理装置を提供する。
【解決手段】ウエハにスパッタリングを施すスパッタリング室１２と、スパッタリング室
１２内に収納されウエハ１を保持するウエハチャック２０と、ウエハ１を保持したウエハ
チャック２０を回転させる回転機構２１と、ウエハ１に向けてイオンビーム３６を照射す
るミリング用イオン源３０とを備えており、ミリング用イオン源３０のミリング用電極３
２を短辺側がウエハの外径より小さい矩形形状に形成し、このミリング用電極３２の開口部３３の開口率をウエハの中心側より周辺側が大きくなるように設定する。ミリング加工時にウエハを回転させつつイオンビームをウエハに照射すると、ミリング加工量をウエハ全面で均一化できる。ミリング用イオン源のサイズを小さくできるので、スペース効率を向上させてスパッタリング装置を小型化できる。 （もっと読む）

【課題】シリサイド膜を有するＭＩＳトランジスタを備えた半導体装置において、接合リークを悪化させることなくゲート電極（Ｐｃｈ領域、Ｎｃｈ領域及びＰＮ接合部）上のシリサイド層の断線を抑制する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、上部に金属シリサイド層１０８ａ及び１０８ｂを有するゲート電極１０４と、半導体基板１０１のうちのゲート電極１０４の両側に形成され、ソース領域及びドレイン領域となる活性領域１０６ａ及び１０６ｂとを備え、ゲート電極１０４は、Ｐ型不純物が導入されたＰ型部分１０４ａを有し、Ｐ型不純物よりも重い所定の不純物元素が、Ｐ型部分１０４ａを含むゲート電極１０４に選択的に導入されている。 （もっと読む）

【課題】高濃度拡散層の上部にシリサイド膜を有する半導体装置において、リーク電流の発生を防止する。
【解決手段】第１のＭＯＳトランジスタは、活性領域３００ｘにおける第１のサイドウォールスペーサ３０５ａの外側方下に形成された第１の高濃度拡散層３０６ａと、第１の高濃度拡散層３０６ａの上部に形成された第１のシリサイド膜３１１ａとを備え、第２のＭＯＳトランジスタは、活性領域３００ｘにおける第２のサイドウォールスペーサ３０５ｂの外側方下に形成された第２の高濃度拡散層３０６ｂと、第２の高濃度拡散層３０６ｂの上部に形成された第２のシリサイド膜３１１ｂとを備え、第１のシリサイド膜３１１ａ及び第２のシリサイド膜３１１ｂを構成する結晶粒の結晶粒径は、第１のサイドウォールスペーサ３０５ａと第２のサイドウォールスペーサ３０５ｂ間の間隔以下である。 （もっと読む）

【課題】過剰の温度を必要としない金属堆積に適合する脱着方法を提供する。
【解決手段】金属膜を基材上に堆積させる方法は、超臨界プレクリーンステップ、超臨界脱着ステップ、および金属堆積ステップを含む。好ましくは、プレクリーンステップは、基材の金属表面から酸化物層を除去するために超臨界二酸化炭素およびキレート化剤を基材と接触して維持することを含む。金属膜を基材上に堆積させるための装置は、移送モジュール、超臨界プロセシング・モジュール、真空モジュール、および金属堆積モジュールを含む。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】窒化チタン膜を成膜する工程だけでシリサイド化反応が起こり易くすることで，スループットを飛躍的に向上させる。
【解決手段】ウエハ上にチタン化合物ガスと還元ガスと窒素ガスとを供給しつつプラズマを生成することによってウエハ上に窒化チタン膜を成膜する工程を有し，この工程において窒素ガスはその供給開始から所定の設定流量に達するまで（時間Ｔｓ），その供給流量を徐々に増加させるように供給することによって，シリコン含有表面にチタンシリサイド膜を形成しながらウエハ上に窒化チタン膜を成膜する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート電極１４ａの側面上に形成され断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａとを備え、第２のＭＩＳトランジスタは、第２のゲート電極１４ｂの側面上に形成され断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂと、第２の活性領域におけるソース・ドレイン形成領域に設けられたトレンチ２１内に形成され、第２の活性領域におけるチャネル領域に第１の応力を生じさせるシリコン混晶層２２とを備え、第２の内側サイドウォールの上端高さは、第１の内側サイドウォールの上端高さよりも低い。 （もっと読む）

【課題】ルテニウム含有膜と銅含有膜とを含む銅配線の低抵抗化を図り、その信頼性を向上させた半導体装置の製造方法、及び半導体装置の製造装置を提供する。
【解決手段】一般式（１）で示される有機ルテニウム錯体を含む原料と、還元性ガスとを用いるＣＶＤ法によって、凹部が形成された基板の上にＲｕ膜を形成する（ステップＳ１２）。そして、一般式（２）で示される有機銅錯体を含む原料と、還元性ガスとを用いるＣＶＤ法によって、Ｒｕ膜の上にＣｕ膜を形成し、凹部に銅配線を形成する（ステップＳ１４）。 （もっと読む）

【課題】ルテニウム含有膜と銅含有膜とを含む銅配線の低抵抗化を図り、その信頼性を向上させた半導体装置の製造方法、及び半導体装置の製造装置を提供する。
【解決手段】一般式（１）で示される有機ルテニウム錯体を含む原料と、還元性ガスとを用いるＣＶＤ法によって、凹部が形成された基板の上にＲｕ膜を形成する（ステップＳ１２）。そして、一般式（２）で示される有機銅錯体を含む原料と、還元性ガスとを用いるＣＶＤ法によって、Ｒｕ膜の上にＣｕ膜を形成し、凹部に銅配線を形成する（ステップＳ１４）。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】不純物を拡散させる熱処理を低温化・短時間化し、かつ、良品率を向上させること。
【解決手段】親水性膜１９を成膜するステップと、親水性膜１９の開口部２２により露出する基板表面２５を親水性膜１９とともに薬液で処理するステップと、基板表面２５に隣接するように成膜されたポリシリコン膜３２に注入された不純物をポリシリコン膜３２から基板８に拡散させるステップとを備えている。このとき、半導体装置は、基板表面２５が薬液で処理されることにより、基板８とポリシリコン膜３２との界面に膜が形成されることが防止され、ポリシリコン膜３２から基板８に不純物を拡散させる熱処理を低温化し、または、短時間化することができる。さらに、半導体装置は、薬液で処理されるときに用いられた液体が親水性膜１９の表面に残ることが防止され、ウォーターマークが生成されることが防止され、パターン異常の発生が防止される。 （もっと読む）

【課題】活性層の表面の酸化を防止できる基板洗浄方法を提供する。
【解決手段】ソース領域およびドレイン領域の露出した表面上の自然酸化膜を、フッ酸を含有する洗浄液Ａで洗浄除去する。二酸化炭素を超純水Ｐ中に溶解させた洗浄水Ｗでソース領域およびドレイン領域の表面を洗浄する。洗浄水Ｗ中の二酸化炭素が洗浄水Ｗの比抵抗を低下させる。洗浄水Ｗが供給配管48内を通過する際に生じる摩擦帯電を防止できる。洗浄水Ｗが帯電しなくなる。ソース領域およびドレイン領域の表面の帯電を防止できる。ソース領域およびドレイン領域の露出した表面の酸化が防止できる。 （もっと読む）

【課題】 ニッケルシリサイド層が剥離しにくく、ＮｉＴｉ合金層を有しない半導体基板を提供することを目的とする。また、半導体基板の表面の回路素子やＷＳＳの際に使用する接着剤に悪影響を与えることない半導体基板の製造方法を提供する。
【解決手段】 半導体基板の表面に回路素子を備え、裏面に積層構造の電極を備えた半導体基板であって、前記半導体基板としてＳｉを主体とする基板を使用し、前記基板の裏面側の何れかの層に、少なくともＮｉ層を積層した後に、１００℃以上３００℃以下で加熱処理することにより前記基板上にニッケルシリサイド層を形成したことを特徴とする。 （もっと読む）

【課題】所望の仕事関数を示すＮｉベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造する半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にポリシリコンゲート電極層３を形成し、ポリシリコンゲート電極層３上に、Ｃｏ膜４を介してＮｉ膜５を形成し、アニール処理をして、ＳｉリッチなシリサイドであるＮｉＳｉ₂を含むフルシリサイドゲート電極６を形成する。 （もっと読む）

【課題】 下層の金属膜の抵抗増大、及び水の吸湿による低誘電率絶縁膜の誘電率上昇を招くことなく、銅付着物を除去することが可能な半導体装置の製造方法を提供すること。
【解決手段】 銅を用いた電気的接続部材４が形成された第１の層間絶縁膜２上に形成され、電気的接続部材４に達する溝７を有する第２の層間絶縁膜６の表面から、有機酸ガスと酸化性ガスとを用いて銅付着物１３を除去する工程と、第２の層間絶縁膜６の溝７の底に露出した電気的接続部材４の表面を還元する工程と、還元された電気的接続部材４上、及び第２の層間絶縁膜６上に、バリアメタル層８を形成する工程と、バリアメタル層８上に、銅を用いた導電膜９を形成する工程と、を具備する。 （もっと読む）

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】金属シリサイド層を持つＭＩＳを有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板１上に金属膜１２、バリア膜１３を順次堆積後、ｐＭＩＳのｐ^＋型半導体領域１０ｂと金属膜１２との反応率が、ｎＭＩＳのｎ^＋型半導体領域９ｂと金属膜１２との反応率よりも低い温度範囲において第１の熱処理を行い、ｎＭＩＳのゲート電極８ａまたはｎ^＋型半導体領域９ｂ、およびｐＭＩＳのゲート電極８ｂまたはｐ^＋型半導体領域１０ｂの表面にＭ_２Ｓｉ相の金属シリサイド層を形成する。続いて、バリア膜１３、未反応の金属膜１２の金属元素を除去後、第１の熱処理より高温の第２の熱処理を行って、上記ｐ^＋型半導体領域１０ｂに、上記ｎ^＋型半導体領域９ｂの表面に形成されたＭＳｉ相の金属シリサイド層よりも薄いＭＳｉ相の金属シリサイド層を形成する。 （もっと読む）