【課題】 空乏化が抑制されたゲート電極を備え、特性のばらつきが小さく十分な駆動能力を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極６ａとを備えている。第１のゲート電極６ａに含まれる第１導電型の不純物は、第１のゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分に第１の濃度ピークを有し、且つ、第１のゲート電極６ａの上面部分に第２の濃度ピークを有し、第１の濃度ピークは、第２の濃度ピークよりも濃度が大きい。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】トランジスタ特性を長期安定化して使用することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２を形成する工程と、前記ゲート絶縁膜上にポリシリコン膜３を形成する工程と、前記ポリシリコン膜の下層側に重元素の不純物イオン４をイオン注入する工程と、前記ポリシリコン膜の上層側に、前記重元素より質量の小さい軽元素の不純物イオン６をイオン注入する工程と、前記ポリシリコン膜を加工することにより、前記ゲート絶縁膜上にゲート電極３ａを形成する工程と、前記半導体基板に不純物イオンをイオン注入し、熱処理を施すことによりソース・ドレイン領域の拡散層９を形成する工程と、を具備することを特徴とする。 （もっと読む）

【課題】スループットを向上できる半導体装置の製造方法を提供する。
【解決手段】第１絶縁膜１５に覆われた第１半導体パターン１３ｅを第１活性領域７の上方に形成し、第２半導体パターン１３ａを第２活性領域３の上方に形成し、第１絶縁膜１５と第１、第２半導体パターン１３ａ、１３ｅの上方に第２絶縁膜２５を形成し、第２絶縁膜２５及び第１絶縁膜１５をエッチングして第１半導体パターン１３ｅに達する深さの開口を形成し、第２絶縁膜２５をパターニングして第２半導体パターン１３ａの側面にサイドウォールを形成し、第１、第２半導体パターン１３ａ、１３ｅのそれぞれの上に金属膜を形成し、第１、第２半導体パターン１３ａ、１３ｅと金属膜３１を反応させることによりシリサイド層３１ａ、３１ｅを形成する工程を含む。 （もっと読む）

【課題】配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。
【解決手段】本発明における半導体装置１００は、拡散層４３およびゲート電極４２を形成した半導体基板１と、半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５を貫通し、拡散層４３およびゲート電極４２上に形成されたコンタクトホール６１と、コンタクトホール６１の内面に形成されたTiバリアメタル層６２と、バリアメタル層６２上に形成されたW、Co、Ru、Ptのいずれかを含むシード層６３と、シード層６３上であってコンタクトホール６１を充填するように形成されたCuプラグ６４と、Cuプラグ６４上に形成された配線層７と、を備える。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】コンタクトおよび配線形成時の合わせマージンがゼロであり、集積度を大幅に向上し、パターンレイアウトの自由度の拡大を可能とする薄膜半導体素子及びその製造方法を提供する。
【解決手段】透明絶縁性基板１０上に形成され、第１導電型の不純物を含むソース領域及びドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極１８、前記ソース領域又はドレイン領域の表面に形成された高融点金属と半導体との化合物からなる層、前記島状半導体層及びゲート電極を覆う層間絶縁膜２９、及び前記ソース領域又はドレイン領域に接続された局所配線２８を具備し、前記局所配線２８は、前記ソース領域又はドレイン領域の表面に形成された前記化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする。 （もっと読む）

【課題】 周辺回路領域の電荷蓄積層へのホットキャリア注入の影響を少なくする半導体装置等を提供する。
【解決手段】 半導体装置であって、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、を含む。第１のトランジスタは、第１のゲート絶縁層と、第１のゲート電荷蓄積層と、第２のゲート絶縁層とを有する。第２のトランジスタは、第３のゲート絶縁層と、第２のゲート電荷蓄積層と、第４のゲート絶縁層とを有する。フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層（２２ｂ’）の全部または一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層（２２ｂ’）の前記全部または前記一部の第２の電荷蓄積能力より低い。 （もっと読む）

【課題】バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成されたＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性記憶装置を含む、高い性能を有する半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＭＯＮＯＳ型不揮発性記憶セルの第１のトランジスタと、記憶セルを制御または駆動するための第２のトランジスタを含む。第１のトランジスタは、ソースドレイン領域１２，１３，１８，１９と，ゲート絶縁層２２ａ’と、ゲート電荷蓄積層２２ｂ’と、第２のゲート絶縁層２２ｃ’と、ゲート導電層１４’と、絶縁層１６，１７、とを有する。ゲート絶縁層２２ａ’は、ソースドレイン領域の一部１２，１３の上に形成された下層６０と、下層６０の一部である中心部の上に形成された上層６１とを有する。第２のトランジスタの第２のソースドレイン領域１２，１３，１８，１９を形成するために用いられたレジストを洗浄除去するときに、下層６０と上層６１とに区別された。 （もっと読む）

【課題】 ディスターブを防止する半導体装置等を提供する。
【解決手段】 半導体装置は、少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含む。前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層（２２ａ’）と、前記第１のゲート絶縁層（２２ａ’）の上に形成された電荷蓄積能力を有するゲート電荷蓄積層（２２ｂ’）と、前記ゲート電荷蓄積層（２２ｂ’）の上に形成された第２のゲート絶縁層（２２ｃ’）とを有する。前記ゲート電荷蓄積層（２２ｂ’）の一部（３１）の第１の電荷蓄積能力は、前記ゲート電荷蓄積層（２２ｂ’）の残部（３２）の第２の電荷蓄積能力より低い。前記ゲート電荷蓄積層（２２ｂ’）の前記一部（３１）の前記第１電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している。 （もっと読む）

【課題】デバイスの性能や信頼性を低下させることなく、注入した不純物を熱処理することができる半導体装置の製造方法を提供する。
【解決手段】下地層であるｐＧａＮ層１０３に形成された注入領域１０４’上に、ＧａＮのバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する物質よりなる光吸収膜Ｔ１を形成し、この状態で基板１０１上面から赤外光や赤色光など、ｐＧａＮ層１０３のバンドギャップエネルギーよりも小さいエネルギーの所定光を用いてアニールを行う。ｐＧａＮ層１０３と比較して光吸収膜Ｔ１の方がアニールで使用される光の吸収係数が大きいため、光吸収膜Ｔ１直下もしくは近傍の領域（注入領域１０４’）を選択的に熱処理することが可能となる。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）

【課題】記憶情報を高速に読み出す半導体集積回路装置の製造方法を提供する。
【解決手段】本発明の半導体集積回路装置の製造方法は、半導体基板上に第１ゲート電極を形成する工程、この工程の後に第１ゲート電極を覆うように半導体基板上に導電性膜を形成する工程、この工程の後に導電性膜の一部を覆うように半導体基板上にマスクパターンを形成する工程、この工程の後にドライエッチングを行いマスクパターンで覆われていない導電性膜をサイドスペーサ状の第２ゲート電極に加工する工程で、且つマスクパターンで覆われた導電性膜を第２ゲート電極のコンタクト領域としてパターニングする工程、この工程の後にマスクパターンを除去する工程、この工程の後に不揮発性メモリセルを覆うように半導体基板上に層間絶縁膜を形成する工程、この工程の後に層間絶縁膜中に第２ゲート電極のコンタクト領域に接続するプラグを形成する工程、を有する。 （もっと読む）

適切な仕事関数の材料のゲート電極を有する半導体デバイスの製造方法を開示する。この方法は、所定数の活性領域（１１０，１２０）および該活性領域（１１０，１２０）を被覆する誘電体層（１３０）を含む基板（１００）を提供する工程と、前記誘電体層上に積層体（１４０，１５０，１６０）を形成する工程を有する。積層体の形成は、前記誘電体層（１３０）上に、第１の厚さ、例えば１０ｎｍ未満を有する第１の金属層（１４０）を析出させる工程と、該第１の金属層（１４０）上に、第２の厚さを有する第２の金属層（１５０）を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程と、前記デバイスを温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記第２の金属層（１５０）から前記第１の金属層（１４０）と前記第２の金属層（１５０）との界面を越えて、移動させる工程と、前記積層体を所定数のゲート電極（１７０）にパターニングする工程と、を有する。この方法によれば、ゲート電極は、誘電体層（１３０）の近くにドーパントプロファイルを有するように形成されるため、ゲート誘電体がドーパントの侵入により劣化することなく、ゲート電極の仕事関数を最適化することができる。
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【課題】 半導体装置及びその製造方法に関し、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去する。
【解決手段】 半導体基板上方に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜とシリコンを含むゲート電極との間に、炭素を含むキャップ層を設ける。 （もっと読む）

【課題】最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速いパワー半導体装置を実現する。
【解決手段】厚いゲート絶縁膜９及びこれよりも薄いゲート絶縁膜１１を形成した後、ゲート電極材料を堆積し、ゲート絶縁膜９下のボディ領域の形成予定部位にｐ型不純物をイオン注入してｐ型不純物領域１５を形成する。そして、ゲート絶縁膜９，１１下にそれぞれｐ型不純物をイオン注入してボディ領域１９ａ，１９ｂをそれぞれ形成する。ボディ領域１９ａはｐ型不純物領域１５と一体化する。 （もっと読む）

【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】Ｓｉ基板１上に絶縁層３を介して形成されたＳｉ層５と、Ｓｉ層５上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、平面視で環状の第１の部位を有するゲート電極１５と、第１の部位の内側と外側のＳｉ層５にそれぞれ形成されたＳ／Ｄ層１７、１８と、Ｓ／Ｄ層１８とゲート電極１５とを接続する配線３１と、を備える。このような構成であれば、例えば正方形或いは長方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を形成することができ、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができる。 （もっと読む）

【課題】ゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した
半導体装置の製造方法を提供する。
【解決手段】基板１０上に熱酸化により形成された酸化膜１９を介してゲート電極を設けた半導体装置の製造方法であって、基板１０上に第１の酸化膜を形成する第１工程と、前記第１の酸化膜を不活性ガス雰囲気にて熱処理をする第２工程と、前記不活性ガスにて熱処理した第１の酸化膜を所定の膜厚となるようにエッチングして得られる第２の酸化膜を形成する第３工程と、前記第２の酸化膜上にゲート電極を形成して熱処理する第４工程と、を有する製造方法である。 （もっと読む）

【課題】ショットキー障壁を生じさせず，所望する電気伝導特性を有する電子素子及び電子素子の製造方法を提供することを課題とする。
【解決手段】本発明に係る電子素子では，離間されて配置された一対の電極１０２と，電極１０２間それぞれに接続され，半導体的性質を有する半導体ナノワイヤ１０１とを備え，電極１０２が，ナノワイヤ１０１と同一の材料又は同一の半導体的性質を有する材料からなることを特徴とする。 （もっと読む）