【課題】パワーＭＯＳトランジスタのサイズの縮小を図り、ソース・ドレイン間絶縁破壊電圧の低下を防止する。
【解決手段】Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。また、Ｎ＋型ソース層１８の底面の直下のＰ型ベース層１３内にＰ＋型コンタクト層１７を形成するため、従来に比して、Ｐ＋型コンタクト層１７のＮ＋ソース層１８に対する面積占有率を大きくできる。この結果、ＮＰＮ寄生トランジスタがオンすることを妨げる事ができる。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現する。
【解決手段】半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。その後、半導体基板１００における第２のゲート電極１０６Ｂから見て第２の絶縁性サイドウォールスペーサ１１１Ｂの外側にリセス部１１９を形成すると共に、第２のゲート電極１０６Ｂを部分的に除去する。その後、リセス部１０９内に、第２のソースドレイン領域１１４Ｂとなるシリコン混晶層１２０を形成する。 （もっと読む）

【課題】ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを提供する。
【解決手段】炭化珪素半導体装置２００は、炭化珪素基板１０と、炭化珪素基板１０上に形成された炭化珪素層２０と、炭化珪素層２０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０を介して炭化珪素層２０上の所定位置に形成され、ＩＩＩ族軽元素であるＢ、ＡｌまたはＧａをｐ型ドーパントとして含む多結晶シリコンからなるゲート電極４０とを有する。そして、ゲート電極４０中の上記ｐ型ドーパントを、ゲート電極４０直下の炭化珪素層２０とゲート絶縁膜３０との界面近傍に拡散させ、上記ｐ型ドーパントによって界面近傍の不純物準位をパッシベーションする。 （もっと読む）

種々の材料及びアプローチの１以上を用いてナノ構造体を接続する。種々の例示的実施形態で、ナノ構造体間の接続部で２つ以上のナノ構造体が接続される。ナノ構造体は、接続部で接触するかほぼ接触してよく、接続材料を接続部で堆積及び核形成させてナノ構造体同士を結合する。種々の用途で、核形成した接続材料はナノ構造体間の伝導率（熱的及び／又は電気的）を向上させる。いくつかの実施形態では、接続材料は更に、例えばナノ構造体に沿って成長することにより及び／又はナノ構造体にドープすることにより、ナノ構造体自身の伝導率を上昇させる。
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半導体デバイスは、フィン及び金属ゲート膜を有する。フィンは半導体材料の表面に形成されている。金属ゲート膜は、フィン上に形成され、且つ金属ゲート内に圧縮応力を形成するために当該金属ゲート膜内に注入されたイオンを有する。典型的な一実施形態において、半導体材料の表面は（１００）結晶格子方向を有し、フィンの方向は、半導体材料の結晶格子に関して＜１００＞方向に沿っている。典型的な他の一実施形態において、半導体材料の表面は（１００）結晶格子方向を有し、フィンの方向は、半導体材料の結晶格子に関して＜１１０＞方向に沿っている。フィンは、金属ゲート膜内の圧縮応力によって生成される面外圧縮を有する。
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【課題】トレンチ構造のゲート絶縁膜がエミッタ層等を形成するときの砒素イオンよる損傷を受けることがなく、その絶縁耐圧が向上する半導体装置を低コストで製造できる方法を確立する。
【解決手段】トレンチ３内に埋め込まれて形成されたポリシリコンからなるゲート電極５を高温炉中等で熱酸化してゲート電極５上に厚いポリシリコン熱酸化膜６を形成する。その後に不純物イオンをイオン注入してエミッタ層等となるＮ型半導体層８を形成する。この場合、ポリシリコン熱酸化膜６の膜厚を、イオン注入によりエミッタ層等となるＮ型半導体層８を形成するための不純物イオンのシリコン酸化膜中の平均飛程より厚く形成する。これにより、不純物イオンがゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４に損傷を与えるのを防止する。 （もっと読む）

【課題】チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、ｐ型半導体領域１０Ａ及びｎ型半導体領域１０Ｂを有する半導体基板１０１の上に、高誘電率膜１０６、アルミニウムからなる第１のキャップ膜１０７及びハードマスク１０８を順次形成する。次に、第１のキャップ膜１０７及びハードマスク１０８におけるｎ型半導体領域１０Ｂの上に形成された部分を除去する。その後、半導体基板１０１の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。 （もっと読む）

【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【目的】ラッチアップ耐量が高く、低抵抗な縦型半導体装置を提供する。
【解決手段】ｎ型ソース領域４の上面にｐ型第１ベース領域２ａおよびｐ型第２ベース領域２ｂが形成され、該ｎ型ソース領域４の下面にソース電極５が設けられ、ｐ型第２ベース領域２ｂの上面に絶縁膜を介してドレイン電極９が形成されている。該ｐ型第２ベース領域２ｂの上面にはゲート電極用トレンチと、該第１ベース領域２ａと第２ベース領域２ｂおよびｎ型ソース領域４を短絡する短絡用トレンチが並設されている。該ゲート電極用トレンチの側壁にはｎ型ドリフト領域６とｎ型ドレイン領域８がＲＥＳＵＲＦ状に形成され、短絡用トレンチには短絡用導電体１２が形成されて該導電体１２は該ドレイン電極９と絶縁されている。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。 （もっと読む）

【課題】ゲート電極に対する不純物の突き抜けを抑止する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。 （もっと読む）

【課題】複数ゲートトランジスタの改良された構造、およびその製造プロセスの提供。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 （もっと読む）

半導体ｐ−ｉ−ｎダイオードおよび半導体ｐ−ｉ−ｎダイオードを形成する方法を開示する。一形態において、一の導電型（ｐ＋またはｎ＋の一方）を有するようにドープされた領域と、ｐ−ｉ−ｎダイオードへの電気コンタクトの間に、ＳｉＧｅ領域が形成される。ＳｉＧｅ領域は、コンタクト抵抗を低減する働きをすることができ、順バイアス電流を増加させることができる。ドープされた領域は、ドープされた領域がＳｉＧｅ領域とダイオードの真性領域との間に存在するように、ＳｉＧｅ領域の下方を伸びている。ｐ−ｉ−ｎダイオードは、シリコンから形成することができる。ＳｉＧｅ領域の下方のドープされた領域は、付加されたＳｉＧｅ領域によって逆バイアス電流が増加することを防止する働きをすることができる。一実施形態では、メモリアレイ内の上向きのｐ−ｉ−ｎダイオードの順バイアス電流が、下向きのｐ−ｉ−ｎダイオードの順バイアス電流に実質的に一致するように、ＳｉＧｅは形成される。これらのダイオードが３Ｄメモリアレイの読み出し／書き込み材料に用いられた場合に、より良いスイッチング結果を達成することができる。
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【課題】
【解決手段】本発明は基板と、該基板上のGaNを含む第１層とAlGaNを含む第２層とを含む構成を含む半導体装置に関する。第１層上に第２層を堆積させ、第１層及び第２層は少なくとも部分的に基板を被覆する。また該構造はダイヤモンドを含む第３層を含む。 （もっと読む）

【目的】拡散層とゲート電極との少なくとも１つの上に耐熱性が向上したＮｉＳｉ膜が形成された半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、Ｓｉ基板２００と、Ｓｉ基板２００内に形成された拡散層１０と、Ｓｉ基板２００上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、前記拡散層１０と前記ゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えたことを特徴とする。 （もっと読む）

【課題】
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第１の幅を有する第１の配線溝および第１の幅より広い第２の幅を有する第２の配線溝を形成し、第１の配線溝および第２の配線溝内に、第１の添加元素を含む第１のシード層を形成し、第１のシード層上に第１の銅層を形成し、第１の配線溝内の第１の銅層および第１のシード層を残存させつつ、第２の配線溝内の第１の銅層および第１のシード層を除去し、その後、第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成し、第２のシード層の上に第２の銅層を形成する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）