炭化珪素半導体装置およびその製造方法
【課題】ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素MOSFETを提供する。
【解決手段】炭化珪素半導体装置200は、炭化珪素基板10と、炭化珪素基板10上に形成された炭化珪素層20と、炭化珪素層20上に形成されたゲート絶縁膜30と、ゲート絶縁膜30を介して炭化珪素層20上の所定位置に形成され、III族軽元素であるB、AlまたはGaをp型ドーパントとして含む多結晶シリコンからなるゲート電極40とを有する。そして、ゲート電極40中の上記p型ドーパントを、ゲート電極40直下の炭化珪素層20とゲート絶縁膜30との界面近傍に拡散させ、上記p型ドーパントによって界面近傍の不純物準位をパッシベーションする。
【解決手段】炭化珪素半導体装置200は、炭化珪素基板10と、炭化珪素基板10上に形成された炭化珪素層20と、炭化珪素層20上に形成されたゲート絶縁膜30と、ゲート絶縁膜30を介して炭化珪素層20上の所定位置に形成され、III族軽元素であるB、AlまたはGaをp型ドーパントとして含む多結晶シリコンからなるゲート電極40とを有する。そして、ゲート電極40中の上記p型ドーパントを、ゲート電極40直下の炭化珪素層20とゲート絶縁膜30との界面近傍に拡散させ、上記p型ドーパントによって界面近傍の不純物準位をパッシベーションする。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素を材料とする半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
シリコンを用いたパワーデバイスの物性限界を打破するために、近年、炭化珪素を用いたパワーデバイスの開発が行われている。炭化珪素パワーデバイスの1つであり、主にスイッチング素子として用いられる炭化珪素MOSFET(Metal Oxide Semiconductor Field Effect Transistor)については、オン抵抗低減のため、MOSFETチャネル部のキャリア移動度(チャネル移動度)を高くすることが要求されている。
【0003】
従来の炭化珪素MOSFETとして、チャネル部のドーピングタイプをn型とし、ゲート電極をp型多結晶シリコンで形成することにより、チャネル移動度の改善とゲート閾値電圧の適正な保持を両立させたものがある(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004―71750号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
炭化珪素を用いたMOSFETでは、MOS構造部のゲート絶縁膜と炭化珪素半導体層との界面に高密度の界面準位が発生し、チャネル移動度がバルク移動度に比べて著しく低下する。このため炭化珪素MOSFETではオン抵抗が高くなり、低損失化の障害になっていた。チャネル部のドーピングタイプをn型にすることでチャネル移動度を高くできるが、逆にゲート閾値電圧が低下してしまい、デバイスの安全動作上問題になる。特許文献1に示された炭化珪素MOSFETおよびその製造方法では、多結晶シリコンゲート電極を従来一般的に用いられるn型からp型に変更することで、ゲート閾値電圧を1V程度高くし、チャネル移動度とゲート閾値電圧のトレードオフを改善しているが、その改善の程度は僅かであった。
【0006】
本発明はこのような問題を解決するためになされたものであり、ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【0007】
この発明に係る炭化珪素半導体装置は、炭化珪素基板と、前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、前記炭化珪素層上に形成された絶縁膜と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、前記ゲート電極はB、AlまたはGaのいずれかを不純物として含むとともに、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とするものである。
【0008】
また、この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に、B、AlまたはGaを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、前記不純物を活性化するためのアニールを行う工程とを含むものである。
【発明の効果】
【0009】
この発明によれば、ゲート絶縁膜と炭化珪素半導体層との界面にp型ドーパントであるB、AlまたはGaのいずれかを導入することで、界面に存在する界面準位が低減される。また、ゲート電極が仕事関数の高いp型多結晶シリコンで構成されるため、ゲート閾値電圧は高く保持される。その結果、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素MOSFETを容易に得ることができる。
【図面の簡単な説明】
【0010】
【図1】この発明の実施の形態1における炭化珪素半導体装置の構成を示す断面図である。
【図2】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図3】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図4】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図5】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図6】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図7】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図8】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図9】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図10】この発明の実施の形態1における炭化珪素半導体装置の実効チャネル移動度のピーク値とゲート閾値との関係を、比較例とともに示す図である。
【図11】この発明の実施の形態2における炭化珪素半導体装置の構成を示す断面図である。
【図12】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図13】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図14】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図15】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図16】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図17】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図18】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図19】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための形態】
【0011】
実施の形態1.
図1は、この発明の実施の形態1における炭化珪素半導体装置の構成を示す断面図である。また、図2〜図9は、この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【0012】
まず、図1を参照して、実施の形態1における炭化珪素半導体装置の構成について説明する。
【0013】
図1において、炭化珪素半導体装置である炭化珪素MOSFET100は、炭化珪素基板10と、炭化珪素基板10上に形成された炭化珪素層20と、炭化珪素層20上に形成された絶縁膜30と、絶縁膜30上に形成されたゲート電極40と、炭化珪素層20上に形成されたソース電極50およびドレイン電極60とを有している。炭化珪素層20は、炭化珪素エピタキシャル層21と、イオン注入領域またはエピタキシャル層であるp型ベース領域22と、イオン注入領域であるn型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24とから形成される。
【0014】
炭化珪素エピタキシャル層21は炭化珪素基板10上に形成されており、この炭化珪素エピタキシャル層21の表層部には、p型ベース領域22が形成されている。そして、p型ベース層22の内部には、n型ソース領域23aとn型ドレイン領域23bとが所定の間隔をおいて、炭化珪素層20の表面に接するように形成されており、n型ソース領域23aと隣接する位置にはp型ベースコンタクト用p++領域24が形成されている。
【0015】
そして、炭化珪素層20の表面には、ゲート絶縁膜30が形成されており、このゲート絶縁膜30を介して、炭化珪素層20上にゲート電極40が形成されている。ゲート電極40は、絶縁膜30を介して、n型ソース領域23aおよびn型ドレイン領域23bの一部を覆うように形成されている。また、ゲート電極40にはIII族軽元素であるB、AlまたはGaのいずれかがp型不純物として含まれている。
【0016】
また、ソース電極50およびドレイン電極60は炭化珪素層20上に形成されており、ソース電極50はn型ソース領域23aおよびp型ベースコンタクト用p++領域24と、ドレイン電極60はn型ドレイン領域23bとにそれぞれ接続されている。
【0017】
そして、ゲート電極40直下の炭化珪素層20内に形成されたチャネル領域とゲート絶縁膜30との界面近傍には、ゲート電極40に含まれるp型不純物であるB、AlまたはGaのいずれかが拡散されている。
【0018】
次に、図2〜図9を参照して、実施の形態1における炭化珪素半導体装置の製造方法について説明する。
【0019】
まず、図2に示すように、炭化珪素基板10の上に熱CVD(Chemical Vapor Deposition)法により、温度1500〜1800℃、気圧250hPa(mbar)、キャリアガス種:H2、生成ガス種:SiH4、C3H8の条件で、膜厚0.3μm以上の炭化珪素エピタキシャル層21を積層する。
【0020】
次に、図3に示すように、炭化珪素エピタキシャル層21の表層部に、深さ0.5〜3.0μm、濃度1×1015〜1×1019cm−3のAl、B、またはGaイオンを注入し、p型ベース領域22を形成する。あるいは、炭化珪素エピタキシャル層21の上にp型の炭化珪素エピタキシャル層をさらに成膜してp型ベース領域22としてもよい。
【0021】
次に、p型ベース領域層22の上に選択イオン注入用マスク(図示せず)を形成し、図4に示すように、n型ソース領域23a、n型ドレイン領域23bに、深さ0.1〜2.0μm、濃度1×1018〜1×1020cm−3のN、AsまたはPイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク(図示せず)を形成し、p型ベースコンタクト用p++領域24に、深さ0.1〜2.0μm、濃度1×1019〜1×1021cm−3のAl、B、あるいはGaイオンを注入する。
【0022】
そして、選択イオン注入用マスクを除去した後、温度1300〜2100℃で活性化アニールを行い、イオン注入領域であるp型ベース領域22、n型ソース領域23a、n型ドレイン領域23b、およびp型ベースコンタクト用p++領域24を電気的に活性化する。これにより、n型ソース領域23aとn型ドレイン領域23bとの間の炭化珪素層20であるp型ベース領域22にn型チャネル領域が形成されることになる。
【0023】
次に、図5に示すように、温度800〜1400℃での表面熱酸化、あるいはCVD法による膜積層プロセスにより、ゲート絶縁膜30を炭化珪素層20の表面全面に成膜する。
【0024】
次いで、図6に示すように、ゲート絶縁膜30上に、CVD法により多結晶シリコン膜40aを不純物ドーピングなしで積層する。あるいは、多結晶シリコン膜40aの積層時にIII族軽元素であるAl、B、またはGaを含むドーピングガスを導入することでp型多結晶シリコン膜40aを積層してもよい。
【0025】
上記工程で、不純物ドーピングなしで多結晶シリコン膜40aを積層した場合には、図7に示すように、p型ドーパントとして、III族軽元素であるB、Al、あるいはGaイオンを多結晶シリコン膜40aに注入する。なお、p型ドーパントの濃度は1019〜1022cm−3程度にすることが望ましい。
【0026】
次に、図8に示すように、リソグラフィおよびエッチング技術により、n型ソース領域23aおよびn型ドレイン領域23bがゲート絶縁膜30を介して両端部に位置するような形状に、多結晶シリコン膜40aを成形する。その後、温度600〜1100℃で熱処理を例えば1〜300秒行い、多結晶シリコン膜40aに導入されたIII族軽元素であるB、AlまたはGaのいずれかからなるp型ドーパントを多結晶シリコン膜40aの深さ方向、およびゲート絶縁膜30、およびゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散させる。これにより、多結晶シリコン膜40aはゲート電極40になり、更にゲート絶縁膜30と炭化珪素層20との界面近傍まで拡散したp型ドーパントは、界面近傍に存在する界面準位をパッシベーションする。
【0027】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるp型ドーパントが前記界面に対して5nm以内の距離に存在することが好ましい。
【0028】
次に、図9に示すように、n型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24上のゲート絶縁膜30をリソグラフィおよびエッチング技術によって除去し、n型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24を表面に露出させる。
【0029】
そして、表面に露出したn型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24上の一部にNiを積層し、ソース電極50とドレイン電極60を形成する。コンタクト電極用の材料としてはNi以外に、Ti、Al、Mo、Cr、Pt、W、Si、TiC、あるいはこれらの合金を用いても良い。最後に、ソース電極50とドレイン電極60を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度950〜1000℃、処理時間20〜60秒間、昇温速度10〜25℃/秒の熱処理を行う。これにより、図1に示すような炭化珪素MOSFET100の素子構造の主要部が完成する。
【0030】
このようにして作製した横型MOSFETから得られた、実効チャネル移動度のピーク値とゲート閾値の関係を図10に示す。ただし、図10において、「○」印で示したプロットは従来のn型多結晶シリコンゲート電極を有する炭化珪素MOSFET(構造はゲート電極40を除いて図1で示すものと同一)の値であり、「△」印で示したプロットは本実施の形態の製造方法で作製した炭化珪素MOSFET100の値である。得られた実効チャネル移動度ピーク値は、本実施の形態の製造方法を適用することで高くなり、p型ドーパントのドーズ量を増やすことで更に高くなる。これは、ゲート絶縁膜30と炭化珪素層20との界面近傍まで拡散する不純物濃度が増大することで、界面準位がより高密度にパッシベーションされたことによるものである。また、ゲート電極40はp型であるため、ゲート閾値が高く保持されている。その結果、チャネル移動度とゲート閾値のトレードオフが、従来の方法で作製したMOSFETと比較して大幅に改善される。
【0031】
上記で示した炭化珪素MOSFETでは、ゲート絶縁膜と炭化珪素半導体層との界面に不純物ドーパントが導入されることで、界面に存在する界面準位が低減される。その結果、図10の△プロットに示すように、チャネル移動度が従来のn型多結晶シリコンゲート電極MOSFET(○プロット)よりも高くなる。また、ゲート電極40が仕事関数の高いp型多結晶シリコンで構成されるため、ゲート閾値は高く保持される。その結果、チャネル移動度とゲート閾値のトレードオフが大きく改善される。またその効果は、p型多結晶シリコン電極や、ゲート絶縁膜30と炭化珪素層20との界面に導入される不純物ドーパントの濃度が高くなるに従い、より顕著になる。一般的に、珪素を用いたp型ゲートMOSFETでは、B等がチャネル領域にまで拡散することで不具合を引き起こすが、炭化珪素では不純物の拡散係数が極めて低いため、珪素MOSFETで問題になるような不具合は起きない。
【0032】
このように、本実施の形態によれば、多結晶シリコンからなるゲート電極40をIII族軽元素であるB、AlまたはGaのいずれかの不純物をドーピングすることによりp型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、ゲート閾値を高い値に保持したまま、実効チャネル移動度を高くできる炭化珪素MOSFETを容易に得ることが可能となった。
【0033】
実施の形態2.
図11は、この発明の実施の形態2における炭化珪素半導体装置の構成を示す断面図である。また、図12〜図19は、この発明の実施の形態2における炭化珪素半導体装置の製造工程を示す断面図である。
【0034】
まず、図11を参照して、実施の形態2における炭化珪素半導体装置の構成について説明する。
【0035】
図11において、炭化珪素半導体装置である縦型MOSFET200は、炭化珪素基板10と、炭化珪素基板10の表面に形成された炭化珪素層20と、炭化珪素層20上に形成されたゲート絶縁膜30と、ゲート絶縁膜30上に形成されたゲート電極40と、炭化珪素層20上に形成されたソース・ベース共通電極51と、炭化珪素基板10の裏面に形成されたドレイン電極60と、ゲート電極40上に形成された層間絶縁膜70とを有している。そして、炭化珪素層20は、炭化珪素エピタキシャル層21と、イオン注入領域またはエピタキシャル層であるp型ベース領域22と、イオン注入領域であるn型ソース領域23およびp型ベースコンタクト用p++領域24と、炭化珪素エピタキシャル追成長層25とから形成される。
【0036】
炭化珪素エピタキシャル層21は炭化珪素基板10上に形成されており、炭化珪素エピタキシャル層21の表層部には、p型ベース領域22が形成されている。この炭化珪素エピタキシャル層21の表層部には、間隔をおいて、一対のp型ベース領域22が形成されている。そして、一対のp型ベース領域22の内部の所定位置には、それぞれn型ソース領域23が炭化珪素層20の表面に接するように形成されており、n型ソース領域23と隣接する位置にはp型ベースコンタクト用p++領域24が形成されている。そして、炭化珪素層20の表面には、炭化珪素エピタキシャル追成長層25が形成されており、この炭化珪素エピタキシャル追成長層25は、炭化珪素エピタキシャル層21、p型ベース領域22およびn型ソース領域23の一部を覆うように形成されている。
【0037】
そして、炭化珪素層20の表面には、ゲート絶縁膜30が形成されており、このゲート絶縁膜30を介して、炭化珪素追成長層25上にゲート電極40が形成されている。ゲート電極40は、絶縁膜30を介して、n型ソース領域24の一部を覆うように形成される。また、ゲート電極40にはIII族軽元素であるB、AlまたはGaのいずれかがp型不純物として含まれている。
【0038】
また、ソース・ベース共通電極51が炭化珪素層20上に形成されており、ソース・ベース共通電極51はn型ソース領域23およびp型ベースコンタクト用p++領域24と接続されている。
【0039】
なお、本実施の形態においては、チャネル移動度を向上させるため、ゲート電極40直下の炭化珪素層20の最表面に炭化珪素エピタキシャル追成長層25を設けたが、この炭化珪素エピタキシャル追成長層25を形成せず、ゲート絶縁膜30を炭化珪素層20上に直接形成してもよい。
【0040】
そして、ゲート電極40直下の炭化珪素層20とゲート絶縁膜30との界面近傍に、ゲート電極40に含まれるB、AlまたはGaのいずれかのp型ドーパントが拡散されている。
【0041】
次に、実施の形態2における、炭化珪素半導体装置の製造方法を図12〜19を参照して説明する。
【0042】
まず、図12に示すように、オフ角を有する炭化珪素基板10の上に熱CVD法により、温度1500〜1800℃、気圧250hPa(mbar)、キャリアガス種:H2、生成ガス種:SiH4、C3H8の条件で、膜厚1.0〜100μmの炭化珪素エピタキシャル層21を積層する。
【0043】
次に、炭化珪素エピタキシャル層21の上に選択イオン注入用マスク(図示せず)を形成し、図13に示すように、p型ベース領域22に、深さ0.5〜3.0μm、濃度1×1015〜1×1019cm−3のAl、B、またはGaイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク(図示せず)を形成し、n型ソース領域23に、深さ0.1〜2.0μm、濃度1×1018〜1×1020cm−3のN、As、あるいはPイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスクを形成し、p型ベースコンタクト用p++領域24に、深さ0.1〜2.0μm、濃度1×1019〜1×1021cm−3のAl、B、またはGaイオンを注入する。
【0044】
選択イオン注入用マスクを除去した後、温度1300〜2100℃で活性化アニールを行い、p型ベース領域22、n型ソース領域23、p型ベースコンタクト用p++領域24を電気的に活性化する。
【0045】
次に、図14に示すように、p型ベース領域22、n型ソース領域23およびp型ベースコンタクト用p++領域24を含む炭化珪素エピタキシャル層21の上にチャネル用炭化珪素エピタキシャル追成長層25を積層し、リソグラフィおよびRIE(Relative Ion Etching)技術により、一対のp型ベース領域22の間に露出した炭化珪素エピタキシャル層21が中央に位置し、それぞれのp型ベース領域22およびn型ソース領域23が両端部に位置するような形状にする。あるいは、チャネル用炭化珪素エピタキシャル追成長層25を形成せずに次の工程に進んでも良い。チャネル用炭化珪素エピタキシャル追成長層25を形成した場合、炭化珪素エピタキシャル追成長層25にn型チャネル領域が形成されることになる。
【0046】
そして、温度800〜1400℃で表面を熱酸化した後、フッ化水素酸により熱酸化膜を除去し(犠牲酸化プロセス)、炭化珪素層20の表面全面に、ゲート絶縁膜30を形成する。
【0047】
次に、図15に示すように、熱CVDプロセスにより多結晶シリコン膜40aを不純物ドーピングなしで積層する。あるいは、積層時にIII族軽元素であるAl、B、あるいはGaを含むドーピングガスを導入することでp型多結晶シリコン膜40aを積層してもよい。
【0048】
上記工程で、不純物ドーピングなしで多結晶シリコン膜40aを積層した場合には、図16に示すように、p型ドーパントとして、III族軽元素であるB、Al、あるいはGaイオンを多結晶シリコン膜40aに注入する。
なお、p型ドーパントの濃度は1019〜1022cm−3程度にすることが望ましい。
【0049】
次に、図17に示すように、リソグラフィおよびエッチング技術により、一対のp型ベース領域22の間に露出した炭化珪素エピタキシャル層21が絶縁膜30を介して中央に位置し、それぞれのp型ベース領域22およびn型ソース領域23が両端部に位置するような形状に、多結晶シリコン膜40aを成形する。
【0050】
そして、温度600〜1100℃で1〜300秒の熱処理を行い、多結晶シリコン膜40aに注入された不純物イオンを多結晶シリコン膜40aの深さ方向、およびゲート絶縁膜30、およびゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散させる。これにより、多結晶シリコン膜40aはp型ゲート電極40になり、更にゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散した不純物イオンは、界面近傍に存在する界面準位をパッシベーションする。
【0051】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるp型ドーパントが前記界面に対して5nm以内の距離に存在することが好ましい。
【0052】
次に、図18に示すように、ソース・ゲート間を電気的に絶縁するための層間絶縁膜70を素子全面に積層する。
【0053】
次に、図19に示すように、各n型ソース領域23およびp型ベースコンタクト用p++領域24上のゲート絶縁膜30および層間絶縁膜70をリソグラフィおよびエッチング技術によって除去し、n型ソース領域23およびp型ベースコンタクト用p++領域24を表面に露出させる。
【0054】
そして、図19に示すように、表面に露出したn型ソース領域23およびp型ベースコンタクト用p++領域24にNiを積層し、ソース・ベース共通コンタクト電極50を形成する。コンタクト電極用の材料としては、Ti、Al、Mo、Cr、Pt、W、Si、TiC、あるいはこれらの合金を用いても良い。
【0055】
次に、炭化珪素基板10の裏面全面にドレイン電極60を形成する。この後、ソース・ベース共通電極51とドレイン電極60を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度950〜1000℃、処理時間20〜60秒間、昇温速度10〜25℃/秒の熱処理を行う。これにより、図11に示すような縦型MOSFET200の素子構造の主要部が完成する。
【0056】
本実施の形態によれば、多結晶シリコンからなるゲート電極40をIII族軽元素であるB、AlまたはGaのいずれかの不純物をドーピングすることによりp型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、MOSFETのゲート閾値電圧を十分高く保持しつつチャネル移動度を高くできる。その結果、パワーデバイスとしての安全動作を確保しつつMOSFETのオン抵抗を大きく低減できる。
【0057】
実施の形態3.
実施の形態1および実施の形態2の炭化珪素半導体装置である炭化珪素MOSFETでは、ゲート電極をIII族軽元素であるB、Al、Gaからなるp型ドーパントを含む多結晶シリコンで形成したが、ゲート絶縁膜をボロンリンガラスで形成し、このゲート絶縁膜中に含まれるボロンまたはリンを、炭化珪素層内であってゲート電極直下の炭化珪素層と絶縁膜との界面近傍に拡散させてもよい。
【0058】
この場合、ゲート絶縁膜をボロンリンガラスで形成する点、ゲート電極にIII族軽元素からなる不純物を含む必要がない点で実施の形態1および実施の形態2と相違するが、その他の構成および製造方法は、実施の形態1および実施の形態2と同様である。なお、絶縁膜のボロンリンガラスは公知の製造方法を用いて成膜することができる。
【0059】
本実施の形態の構成および製造方法によっても、実施の形態1および実施の形態2と同様に、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素MOSFETを容易に得ることができる。
【0060】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で様々な変形例や発展例を含むことは言うまでもない。
【符号の説明】
【0061】
10 炭化珪素基板、 20 炭化珪素層、 21 炭化珪素エピタキシャル層、 22 p型ベース領域、 23,23a n型ソース領域、 23b n型ドレイン領域、 24 p型ベースコンタクト用p++領域、 25 炭化珪素エピタキシャル追成長層、 30 ゲート絶縁膜、 40 ゲート電極、 50 ソース電極、 51 ソース・ベース共通電極、 60 ドレイン電極、 70 層間絶縁膜、 100,200 炭化珪素MOSFET。
【技術分野】
【0001】
この発明は、炭化珪素を材料とする半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
シリコンを用いたパワーデバイスの物性限界を打破するために、近年、炭化珪素を用いたパワーデバイスの開発が行われている。炭化珪素パワーデバイスの1つであり、主にスイッチング素子として用いられる炭化珪素MOSFET(Metal Oxide Semiconductor Field Effect Transistor)については、オン抵抗低減のため、MOSFETチャネル部のキャリア移動度(チャネル移動度)を高くすることが要求されている。
【0003】
従来の炭化珪素MOSFETとして、チャネル部のドーピングタイプをn型とし、ゲート電極をp型多結晶シリコンで形成することにより、チャネル移動度の改善とゲート閾値電圧の適正な保持を両立させたものがある(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004―71750号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
炭化珪素を用いたMOSFETでは、MOS構造部のゲート絶縁膜と炭化珪素半導体層との界面に高密度の界面準位が発生し、チャネル移動度がバルク移動度に比べて著しく低下する。このため炭化珪素MOSFETではオン抵抗が高くなり、低損失化の障害になっていた。チャネル部のドーピングタイプをn型にすることでチャネル移動度を高くできるが、逆にゲート閾値電圧が低下してしまい、デバイスの安全動作上問題になる。特許文献1に示された炭化珪素MOSFETおよびその製造方法では、多結晶シリコンゲート電極を従来一般的に用いられるn型からp型に変更することで、ゲート閾値電圧を1V程度高くし、チャネル移動度とゲート閾値電圧のトレードオフを改善しているが、その改善の程度は僅かであった。
【0006】
本発明はこのような問題を解決するためになされたものであり、ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【0007】
この発明に係る炭化珪素半導体装置は、炭化珪素基板と、前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、前記炭化珪素層上に形成された絶縁膜と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、前記ゲート電極はB、AlまたはGaのいずれかを不純物として含むとともに、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とするものである。
【0008】
また、この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に、B、AlまたはGaを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、前記不純物を活性化するためのアニールを行う工程とを含むものである。
【発明の効果】
【0009】
この発明によれば、ゲート絶縁膜と炭化珪素半導体層との界面にp型ドーパントであるB、AlまたはGaのいずれかを導入することで、界面に存在する界面準位が低減される。また、ゲート電極が仕事関数の高いp型多結晶シリコンで構成されるため、ゲート閾値電圧は高く保持される。その結果、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素MOSFETを容易に得ることができる。
【図面の簡単な説明】
【0010】
【図1】この発明の実施の形態1における炭化珪素半導体装置の構成を示す断面図である。
【図2】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図3】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図4】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図5】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図6】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図7】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図8】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図9】この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図10】この発明の実施の形態1における炭化珪素半導体装置の実効チャネル移動度のピーク値とゲート閾値との関係を、比較例とともに示す図である。
【図11】この発明の実施の形態2における炭化珪素半導体装置の構成を示す断面図である。
【図12】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図13】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図14】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図15】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図16】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図17】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図18】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図19】この発明の実施の形態2における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための形態】
【0011】
実施の形態1.
図1は、この発明の実施の形態1における炭化珪素半導体装置の構成を示す断面図である。また、図2〜図9は、この発明の実施の形態1における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【0012】
まず、図1を参照して、実施の形態1における炭化珪素半導体装置の構成について説明する。
【0013】
図1において、炭化珪素半導体装置である炭化珪素MOSFET100は、炭化珪素基板10と、炭化珪素基板10上に形成された炭化珪素層20と、炭化珪素層20上に形成された絶縁膜30と、絶縁膜30上に形成されたゲート電極40と、炭化珪素層20上に形成されたソース電極50およびドレイン電極60とを有している。炭化珪素層20は、炭化珪素エピタキシャル層21と、イオン注入領域またはエピタキシャル層であるp型ベース領域22と、イオン注入領域であるn型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24とから形成される。
【0014】
炭化珪素エピタキシャル層21は炭化珪素基板10上に形成されており、この炭化珪素エピタキシャル層21の表層部には、p型ベース領域22が形成されている。そして、p型ベース層22の内部には、n型ソース領域23aとn型ドレイン領域23bとが所定の間隔をおいて、炭化珪素層20の表面に接するように形成されており、n型ソース領域23aと隣接する位置にはp型ベースコンタクト用p++領域24が形成されている。
【0015】
そして、炭化珪素層20の表面には、ゲート絶縁膜30が形成されており、このゲート絶縁膜30を介して、炭化珪素層20上にゲート電極40が形成されている。ゲート電極40は、絶縁膜30を介して、n型ソース領域23aおよびn型ドレイン領域23bの一部を覆うように形成されている。また、ゲート電極40にはIII族軽元素であるB、AlまたはGaのいずれかがp型不純物として含まれている。
【0016】
また、ソース電極50およびドレイン電極60は炭化珪素層20上に形成されており、ソース電極50はn型ソース領域23aおよびp型ベースコンタクト用p++領域24と、ドレイン電極60はn型ドレイン領域23bとにそれぞれ接続されている。
【0017】
そして、ゲート電極40直下の炭化珪素層20内に形成されたチャネル領域とゲート絶縁膜30との界面近傍には、ゲート電極40に含まれるp型不純物であるB、AlまたはGaのいずれかが拡散されている。
【0018】
次に、図2〜図9を参照して、実施の形態1における炭化珪素半導体装置の製造方法について説明する。
【0019】
まず、図2に示すように、炭化珪素基板10の上に熱CVD(Chemical Vapor Deposition)法により、温度1500〜1800℃、気圧250hPa(mbar)、キャリアガス種:H2、生成ガス種:SiH4、C3H8の条件で、膜厚0.3μm以上の炭化珪素エピタキシャル層21を積層する。
【0020】
次に、図3に示すように、炭化珪素エピタキシャル層21の表層部に、深さ0.5〜3.0μm、濃度1×1015〜1×1019cm−3のAl、B、またはGaイオンを注入し、p型ベース領域22を形成する。あるいは、炭化珪素エピタキシャル層21の上にp型の炭化珪素エピタキシャル層をさらに成膜してp型ベース領域22としてもよい。
【0021】
次に、p型ベース領域層22の上に選択イオン注入用マスク(図示せず)を形成し、図4に示すように、n型ソース領域23a、n型ドレイン領域23bに、深さ0.1〜2.0μm、濃度1×1018〜1×1020cm−3のN、AsまたはPイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク(図示せず)を形成し、p型ベースコンタクト用p++領域24に、深さ0.1〜2.0μm、濃度1×1019〜1×1021cm−3のAl、B、あるいはGaイオンを注入する。
【0022】
そして、選択イオン注入用マスクを除去した後、温度1300〜2100℃で活性化アニールを行い、イオン注入領域であるp型ベース領域22、n型ソース領域23a、n型ドレイン領域23b、およびp型ベースコンタクト用p++領域24を電気的に活性化する。これにより、n型ソース領域23aとn型ドレイン領域23bとの間の炭化珪素層20であるp型ベース領域22にn型チャネル領域が形成されることになる。
【0023】
次に、図5に示すように、温度800〜1400℃での表面熱酸化、あるいはCVD法による膜積層プロセスにより、ゲート絶縁膜30を炭化珪素層20の表面全面に成膜する。
【0024】
次いで、図6に示すように、ゲート絶縁膜30上に、CVD法により多結晶シリコン膜40aを不純物ドーピングなしで積層する。あるいは、多結晶シリコン膜40aの積層時にIII族軽元素であるAl、B、またはGaを含むドーピングガスを導入することでp型多結晶シリコン膜40aを積層してもよい。
【0025】
上記工程で、不純物ドーピングなしで多結晶シリコン膜40aを積層した場合には、図7に示すように、p型ドーパントとして、III族軽元素であるB、Al、あるいはGaイオンを多結晶シリコン膜40aに注入する。なお、p型ドーパントの濃度は1019〜1022cm−3程度にすることが望ましい。
【0026】
次に、図8に示すように、リソグラフィおよびエッチング技術により、n型ソース領域23aおよびn型ドレイン領域23bがゲート絶縁膜30を介して両端部に位置するような形状に、多結晶シリコン膜40aを成形する。その後、温度600〜1100℃で熱処理を例えば1〜300秒行い、多結晶シリコン膜40aに導入されたIII族軽元素であるB、AlまたはGaのいずれかからなるp型ドーパントを多結晶シリコン膜40aの深さ方向、およびゲート絶縁膜30、およびゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散させる。これにより、多結晶シリコン膜40aはゲート電極40になり、更にゲート絶縁膜30と炭化珪素層20との界面近傍まで拡散したp型ドーパントは、界面近傍に存在する界面準位をパッシベーションする。
【0027】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるp型ドーパントが前記界面に対して5nm以内の距離に存在することが好ましい。
【0028】
次に、図9に示すように、n型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24上のゲート絶縁膜30をリソグラフィおよびエッチング技術によって除去し、n型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24を表面に露出させる。
【0029】
そして、表面に露出したn型ソース領域23a、n型ドレイン領域23bおよびp型ベースコンタクト用p++領域24上の一部にNiを積層し、ソース電極50とドレイン電極60を形成する。コンタクト電極用の材料としてはNi以外に、Ti、Al、Mo、Cr、Pt、W、Si、TiC、あるいはこれらの合金を用いても良い。最後に、ソース電極50とドレイン電極60を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度950〜1000℃、処理時間20〜60秒間、昇温速度10〜25℃/秒の熱処理を行う。これにより、図1に示すような炭化珪素MOSFET100の素子構造の主要部が完成する。
【0030】
このようにして作製した横型MOSFETから得られた、実効チャネル移動度のピーク値とゲート閾値の関係を図10に示す。ただし、図10において、「○」印で示したプロットは従来のn型多結晶シリコンゲート電極を有する炭化珪素MOSFET(構造はゲート電極40を除いて図1で示すものと同一)の値であり、「△」印で示したプロットは本実施の形態の製造方法で作製した炭化珪素MOSFET100の値である。得られた実効チャネル移動度ピーク値は、本実施の形態の製造方法を適用することで高くなり、p型ドーパントのドーズ量を増やすことで更に高くなる。これは、ゲート絶縁膜30と炭化珪素層20との界面近傍まで拡散する不純物濃度が増大することで、界面準位がより高密度にパッシベーションされたことによるものである。また、ゲート電極40はp型であるため、ゲート閾値が高く保持されている。その結果、チャネル移動度とゲート閾値のトレードオフが、従来の方法で作製したMOSFETと比較して大幅に改善される。
【0031】
上記で示した炭化珪素MOSFETでは、ゲート絶縁膜と炭化珪素半導体層との界面に不純物ドーパントが導入されることで、界面に存在する界面準位が低減される。その結果、図10の△プロットに示すように、チャネル移動度が従来のn型多結晶シリコンゲート電極MOSFET(○プロット)よりも高くなる。また、ゲート電極40が仕事関数の高いp型多結晶シリコンで構成されるため、ゲート閾値は高く保持される。その結果、チャネル移動度とゲート閾値のトレードオフが大きく改善される。またその効果は、p型多結晶シリコン電極や、ゲート絶縁膜30と炭化珪素層20との界面に導入される不純物ドーパントの濃度が高くなるに従い、より顕著になる。一般的に、珪素を用いたp型ゲートMOSFETでは、B等がチャネル領域にまで拡散することで不具合を引き起こすが、炭化珪素では不純物の拡散係数が極めて低いため、珪素MOSFETで問題になるような不具合は起きない。
【0032】
このように、本実施の形態によれば、多結晶シリコンからなるゲート電極40をIII族軽元素であるB、AlまたはGaのいずれかの不純物をドーピングすることによりp型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、ゲート閾値を高い値に保持したまま、実効チャネル移動度を高くできる炭化珪素MOSFETを容易に得ることが可能となった。
【0033】
実施の形態2.
図11は、この発明の実施の形態2における炭化珪素半導体装置の構成を示す断面図である。また、図12〜図19は、この発明の実施の形態2における炭化珪素半導体装置の製造工程を示す断面図である。
【0034】
まず、図11を参照して、実施の形態2における炭化珪素半導体装置の構成について説明する。
【0035】
図11において、炭化珪素半導体装置である縦型MOSFET200は、炭化珪素基板10と、炭化珪素基板10の表面に形成された炭化珪素層20と、炭化珪素層20上に形成されたゲート絶縁膜30と、ゲート絶縁膜30上に形成されたゲート電極40と、炭化珪素層20上に形成されたソース・ベース共通電極51と、炭化珪素基板10の裏面に形成されたドレイン電極60と、ゲート電極40上に形成された層間絶縁膜70とを有している。そして、炭化珪素層20は、炭化珪素エピタキシャル層21と、イオン注入領域またはエピタキシャル層であるp型ベース領域22と、イオン注入領域であるn型ソース領域23およびp型ベースコンタクト用p++領域24と、炭化珪素エピタキシャル追成長層25とから形成される。
【0036】
炭化珪素エピタキシャル層21は炭化珪素基板10上に形成されており、炭化珪素エピタキシャル層21の表層部には、p型ベース領域22が形成されている。この炭化珪素エピタキシャル層21の表層部には、間隔をおいて、一対のp型ベース領域22が形成されている。そして、一対のp型ベース領域22の内部の所定位置には、それぞれn型ソース領域23が炭化珪素層20の表面に接するように形成されており、n型ソース領域23と隣接する位置にはp型ベースコンタクト用p++領域24が形成されている。そして、炭化珪素層20の表面には、炭化珪素エピタキシャル追成長層25が形成されており、この炭化珪素エピタキシャル追成長層25は、炭化珪素エピタキシャル層21、p型ベース領域22およびn型ソース領域23の一部を覆うように形成されている。
【0037】
そして、炭化珪素層20の表面には、ゲート絶縁膜30が形成されており、このゲート絶縁膜30を介して、炭化珪素追成長層25上にゲート電極40が形成されている。ゲート電極40は、絶縁膜30を介して、n型ソース領域24の一部を覆うように形成される。また、ゲート電極40にはIII族軽元素であるB、AlまたはGaのいずれかがp型不純物として含まれている。
【0038】
また、ソース・ベース共通電極51が炭化珪素層20上に形成されており、ソース・ベース共通電極51はn型ソース領域23およびp型ベースコンタクト用p++領域24と接続されている。
【0039】
なお、本実施の形態においては、チャネル移動度を向上させるため、ゲート電極40直下の炭化珪素層20の最表面に炭化珪素エピタキシャル追成長層25を設けたが、この炭化珪素エピタキシャル追成長層25を形成せず、ゲート絶縁膜30を炭化珪素層20上に直接形成してもよい。
【0040】
そして、ゲート電極40直下の炭化珪素層20とゲート絶縁膜30との界面近傍に、ゲート電極40に含まれるB、AlまたはGaのいずれかのp型ドーパントが拡散されている。
【0041】
次に、実施の形態2における、炭化珪素半導体装置の製造方法を図12〜19を参照して説明する。
【0042】
まず、図12に示すように、オフ角を有する炭化珪素基板10の上に熱CVD法により、温度1500〜1800℃、気圧250hPa(mbar)、キャリアガス種:H2、生成ガス種:SiH4、C3H8の条件で、膜厚1.0〜100μmの炭化珪素エピタキシャル層21を積層する。
【0043】
次に、炭化珪素エピタキシャル層21の上に選択イオン注入用マスク(図示せず)を形成し、図13に示すように、p型ベース領域22に、深さ0.5〜3.0μm、濃度1×1015〜1×1019cm−3のAl、B、またはGaイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク(図示せず)を形成し、n型ソース領域23に、深さ0.1〜2.0μm、濃度1×1018〜1×1020cm−3のN、As、あるいはPイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスクを形成し、p型ベースコンタクト用p++領域24に、深さ0.1〜2.0μm、濃度1×1019〜1×1021cm−3のAl、B、またはGaイオンを注入する。
【0044】
選択イオン注入用マスクを除去した後、温度1300〜2100℃で活性化アニールを行い、p型ベース領域22、n型ソース領域23、p型ベースコンタクト用p++領域24を電気的に活性化する。
【0045】
次に、図14に示すように、p型ベース領域22、n型ソース領域23およびp型ベースコンタクト用p++領域24を含む炭化珪素エピタキシャル層21の上にチャネル用炭化珪素エピタキシャル追成長層25を積層し、リソグラフィおよびRIE(Relative Ion Etching)技術により、一対のp型ベース領域22の間に露出した炭化珪素エピタキシャル層21が中央に位置し、それぞれのp型ベース領域22およびn型ソース領域23が両端部に位置するような形状にする。あるいは、チャネル用炭化珪素エピタキシャル追成長層25を形成せずに次の工程に進んでも良い。チャネル用炭化珪素エピタキシャル追成長層25を形成した場合、炭化珪素エピタキシャル追成長層25にn型チャネル領域が形成されることになる。
【0046】
そして、温度800〜1400℃で表面を熱酸化した後、フッ化水素酸により熱酸化膜を除去し(犠牲酸化プロセス)、炭化珪素層20の表面全面に、ゲート絶縁膜30を形成する。
【0047】
次に、図15に示すように、熱CVDプロセスにより多結晶シリコン膜40aを不純物ドーピングなしで積層する。あるいは、積層時にIII族軽元素であるAl、B、あるいはGaを含むドーピングガスを導入することでp型多結晶シリコン膜40aを積層してもよい。
【0048】
上記工程で、不純物ドーピングなしで多結晶シリコン膜40aを積層した場合には、図16に示すように、p型ドーパントとして、III族軽元素であるB、Al、あるいはGaイオンを多結晶シリコン膜40aに注入する。
なお、p型ドーパントの濃度は1019〜1022cm−3程度にすることが望ましい。
【0049】
次に、図17に示すように、リソグラフィおよびエッチング技術により、一対のp型ベース領域22の間に露出した炭化珪素エピタキシャル層21が絶縁膜30を介して中央に位置し、それぞれのp型ベース領域22およびn型ソース領域23が両端部に位置するような形状に、多結晶シリコン膜40aを成形する。
【0050】
そして、温度600〜1100℃で1〜300秒の熱処理を行い、多結晶シリコン膜40aに注入された不純物イオンを多結晶シリコン膜40aの深さ方向、およびゲート絶縁膜30、およびゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散させる。これにより、多結晶シリコン膜40aはp型ゲート電極40になり、更にゲート絶縁膜30と炭化珪素層20の界面近傍まで拡散した不純物イオンは、界面近傍に存在する界面準位をパッシベーションする。
【0051】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるp型ドーパントが前記界面に対して5nm以内の距離に存在することが好ましい。
【0052】
次に、図18に示すように、ソース・ゲート間を電気的に絶縁するための層間絶縁膜70を素子全面に積層する。
【0053】
次に、図19に示すように、各n型ソース領域23およびp型ベースコンタクト用p++領域24上のゲート絶縁膜30および層間絶縁膜70をリソグラフィおよびエッチング技術によって除去し、n型ソース領域23およびp型ベースコンタクト用p++領域24を表面に露出させる。
【0054】
そして、図19に示すように、表面に露出したn型ソース領域23およびp型ベースコンタクト用p++領域24にNiを積層し、ソース・ベース共通コンタクト電極50を形成する。コンタクト電極用の材料としては、Ti、Al、Mo、Cr、Pt、W、Si、TiC、あるいはこれらの合金を用いても良い。
【0055】
次に、炭化珪素基板10の裏面全面にドレイン電極60を形成する。この後、ソース・ベース共通電極51とドレイン電極60を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度950〜1000℃、処理時間20〜60秒間、昇温速度10〜25℃/秒の熱処理を行う。これにより、図11に示すような縦型MOSFET200の素子構造の主要部が完成する。
【0056】
本実施の形態によれば、多結晶シリコンからなるゲート電極40をIII族軽元素であるB、AlまたはGaのいずれかの不純物をドーピングすることによりp型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、MOSFETのゲート閾値電圧を十分高く保持しつつチャネル移動度を高くできる。その結果、パワーデバイスとしての安全動作を確保しつつMOSFETのオン抵抗を大きく低減できる。
【0057】
実施の形態3.
実施の形態1および実施の形態2の炭化珪素半導体装置である炭化珪素MOSFETでは、ゲート電極をIII族軽元素であるB、Al、Gaからなるp型ドーパントを含む多結晶シリコンで形成したが、ゲート絶縁膜をボロンリンガラスで形成し、このゲート絶縁膜中に含まれるボロンまたはリンを、炭化珪素層内であってゲート電極直下の炭化珪素層と絶縁膜との界面近傍に拡散させてもよい。
【0058】
この場合、ゲート絶縁膜をボロンリンガラスで形成する点、ゲート電極にIII族軽元素からなる不純物を含む必要がない点で実施の形態1および実施の形態2と相違するが、その他の構成および製造方法は、実施の形態1および実施の形態2と同様である。なお、絶縁膜のボロンリンガラスは公知の製造方法を用いて成膜することができる。
【0059】
本実施の形態の構成および製造方法によっても、実施の形態1および実施の形態2と同様に、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素MOSFETを容易に得ることができる。
【0060】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で様々な変形例や発展例を含むことは言うまでもない。
【符号の説明】
【0061】
10 炭化珪素基板、 20 炭化珪素層、 21 炭化珪素エピタキシャル層、 22 p型ベース領域、 23,23a n型ソース領域、 23b n型ドレイン領域、 24 p型ベースコンタクト用p++領域、 25 炭化珪素エピタキシャル追成長層、 30 ゲート絶縁膜、 40 ゲート電極、 50 ソース電極、 51 ソース・ベース共通電極、 60 ドレイン電極、 70 層間絶縁膜、 100,200 炭化珪素MOSFET。
【特許請求の範囲】
【請求項1】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成された絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、
前記ゲート電極はB、AlまたはGaのいずれかを不純物として含むとともに、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とする炭化珪素半導体装置。
【請求項2】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成されたボロンリンガラスからなる絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成されたゲート電極とを備え、
前記炭化珪素層内であって、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に、前記絶縁膜中のBまたはPを不純物として含むことを特徴とする炭化珪素半導体装置。
【請求項3】
前記炭化珪素層は、前記ゲート電極直下の表層に炭化珪素エピタキシャル層が形成されたことを特徴とする請求項1または請求項2に記載の炭化珪素半導体装置。
【請求項4】
前記不純物は、前記界面に対して5nm以内の距離に存在することを特徴とする請求項1ないし請求項3のいずれか1項に記載の炭化珪素半導体装置。
【請求項5】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に、B、AlまたはGaを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項6】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる前記炭化珪素層上にボロンリンガラスからなる絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置にゲート電極を形成する工程と、
前記絶縁膜中のBまたはPを、前記炭化珪素層内であって前記絶縁膜と前記炭化珪素層との界面近傍に拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項7】
前記イオン注入領域を形成する工程の後、前記炭化珪素層の最表層に炭化珪素エピタキシャル層を形成する工程をさらに含むことを特徴とする請求項5または請求項6に記載の炭化珪素半導体装置の製造方法。
【請求項8】
前記拡散工程において、前記不純物を前記界面に対して5nm以内の距離まで拡散させることを特徴とする請求項5ないし請求項7のいずれか1項に記載の炭化珪素半導体装置の製造方法。
【請求項1】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成された絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、
前記ゲート電極はB、AlまたはGaのいずれかを不純物として含むとともに、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とする炭化珪素半導体装置。
【請求項2】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成されたボロンリンガラスからなる絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成されたゲート電極とを備え、
前記炭化珪素層内であって、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に、前記絶縁膜中のBまたはPを不純物として含むことを特徴とする炭化珪素半導体装置。
【請求項3】
前記炭化珪素層は、前記ゲート電極直下の表層に炭化珪素エピタキシャル層が形成されたことを特徴とする請求項1または請求項2に記載の炭化珪素半導体装置。
【請求項4】
前記不純物は、前記界面に対して5nm以内の距離に存在することを特徴とする請求項1ないし請求項3のいずれか1項に記載の炭化珪素半導体装置。
【請求項5】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に、B、AlまたはGaを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項6】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる前記炭化珪素層上にボロンリンガラスからなる絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置にゲート電極を形成する工程と、
前記絶縁膜中のBまたはPを、前記炭化珪素層内であって前記絶縁膜と前記炭化珪素層との界面近傍に拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項7】
前記イオン注入領域を形成する工程の後、前記炭化珪素層の最表層に炭化珪素エピタキシャル層を形成する工程をさらに含むことを特徴とする請求項5または請求項6に記載の炭化珪素半導体装置の製造方法。
【請求項8】
前記拡散工程において、前記不純物を前記界面に対して5nm以内の距離まで拡散させることを特徴とする請求項5ないし請求項7のいずれか1項に記載の炭化珪素半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2011−146426(P2011−146426A)
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願番号】特願2010−3936(P2010−3936)
【出願日】平成22年1月12日(2010.1.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願日】平成22年1月12日(2010.1.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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