半導体デバイスおよびその製造方法
【課題】複数ゲートトランジスタの改良された構造、およびその製造プロセスの提供。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイス、特に複数のゲートを有するトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスは、例えばパーソナルコンピュータ、携帯電話、デジタルカメラ、およびその他の電子機器など、様々な電子アプリケーションに用いられている。半導体デバイスは、一般的には、材料の絶縁層または誘電体層、導電層、および半導体層を半導体基板上に順番に堆積し、そしてリソグラフィを用いてこれらの様々な層をパターン形成して、半導体基板上に回路部品および素子を形成することによって製造される。
【０００３】
トランジスタは、半導体デバイスに幅広く用いられている素子である。例えば、１つの集積回路（integrated circuit; IC）上に数百ものトランジスタが搭載される場合もある。半導体デバイスの製造に用いられるトランジスタの種類としては、金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor; MOSFET）が一般的である。従来のＭＯＳＦＥＴは、チャネル領域を制御するゲート電極を１つ有しており、単一ゲートトランジスタと称されることが多い。初期のＭＯＳＦＥＴプロセスは、ＰまたはＮチャネルトランジスタを有する単一トランジスタを製造するために、１種類のドーパントを用いていた。
【０００４】
相補型ＭＯＳ（ＣＭＯＳ）と称される、より最近の設計では、ＰチャネルデバイスとＮチャネルデバイスとの両方、例えばＰチャネル金属酸化膜半導体（positive channel metal oxide semiconductor; PMOS）トランジスタと、Ｎチャネル金属酸化膜半導体(negative channel metal oxide semiconductor; NMOS）トランジスタとが、相補的な構成で用いられている。
【０００５】
従来のバルク単一ゲートプレーナＭＯＳＦＥＴデバイスは、４５ｎｍ以上のノードを有する次世代技術に要求される性能を実現することができない。従来のバルクデバイスの概念は、チャネル注入、ソースおよびドレイン領域注入、低不純物濃度のドレイン（lightly doped drain; LDD）拡張注入、およびポケット／ハロ（halo）注入プロセスを含む、複雑な３次元ドーピング特性に基づいている。これらは、チャネル領域および基板深部における電位制御不足のためドーパント変動が大きくなり、また寄生短チャネル効果が高まるため、さらに微細化されることはない。このため、例えばInternational Technology Roadmap for Semiconductors (ITRS)の２００２年版に開示されたITRS Roadmapでは、２つの新規な設計概念が提案されている。すなわち、完全空乏型プレーナＳＯＩ（silicon-on-insulator）ＭＯＳＦＥＴデバイス、および垂直複数ゲートＦｉｎＦＥＴ（fin field effect transistor）またはトリゲート（Tri-Gate）デバイスである。なお、上記文献は本明細書に参照として援用される。
【０００６】
このように、複数のゲートを有するトランジスタの技術が台頭してきている。ダブルゲートトランジスタは、同一のチャネル領域を制御する、互いに対向した２つの平行なゲートを有している。ＦｉｎＦＥＴは、垂直ダブルゲートデバイスであって、チャネルが、一般的にはＳＯＩ（silicon-on-insulator）基板上に形成されている半導体材料を有する垂直フィンを備えている。ＦｉｎＦＥＴの２つのゲートは、垂直フィンの対向する側壁に形成されている。トリゲートトランジスタは、同一のチャネル領域を制御する３つのゲートを備えている（例えば、チャネルは垂直フィンを有し、２つのゲートは垂直フィンの側面に形成されており、３つ目のゲートはフィンの最上部に形成されている）。ＦｉｎＦＥＴ構造は、フィンの最上部に配置された絶縁材またはハードマスクによって第３のゲートが遮断されたトリゲートトランジスタと類似している。
【０００７】
ＦｉｎＦＥＴ、トリゲートトランジスタ、およびこれらを形成する際のいくつかの課題について、Nowak, E.J.らによる"Turning Silicon on its Edge: Overcoming Silicon Scaling Barriers with Double Gate and FinFET Technology," IEEE Circuits & Devices Magazine, January/February 2004, pp. 20-31, IEEEに記載されている。上記文献は参照として本明細書に援用される。
【０００８】
ＦｉｎＦＥＴおよびトリゲートトランジスタは、ＣＭＯＳデバイスの形成に用いられ得る。ＰＭＯＳおよび／またはＮＭＯＳトランジスタとして、１つ以上のＦｉｎＦＥＴを用いることができる。１つのＰＭＯＳまたはＮＭＯＳトランジスタの形成に、２つ以上の平行したフィンが用いられる場合が多い。ＦｉｎＦＥＴは、プレーナトランジスタ構造よりも積極的に寸法を縮小することができると共に、ゲート誘起ドレインリーク（gate-induced drain leakage; GIDL）電流が低い。これについては、Chang, L.らによる"Extremely Scaled Silicon Nano-CMOS Devices," Proceedings of the IEEE, November 2003, Vol. 91, No. 11, pp. 1860-1873, IEEEに記載されている。上記文献は、参照として本明細書に援用される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、ＦｉｎＦＥＴなどの複数ゲートトランジスタは、プレーナＣＭＯＳデバイスよりも製造が困難かつ複雑であり、また全く異なる材料を必要とし、さらにプロセスに関する様々な課題がある。
【００１０】
さらに、ＣＭＯＳデバイスのＮＭＯＳおよびＰＭＯＳトランジスタの閾値電圧Ｖｔが対称性を持つようにＣＭＯＳデバイスを設計することが重要である。しかし、特に複数のゲートを有する先進的なトランジスタなどのデバイスの微細化が進むにつれて、対称性を有する閾値電圧Ｖｔを達成できる材料、デバイス構造、および製造プロセスを見出すには困難が伴う。
【００１１】
従って当技術分野においては、複数ゲートトランジスタの改良された構造、およびその製造プロセスが必要とされている。
【課題を解決するための手段】
【００１２】
複数ゲートトランジスタのゲート電極の新規的構造および形成方法を備えた本発明の好ましい形態によって、上記および上記以外の問題は一般的に解決または回避され、さらには技術的優位性が一般的に得られる。ゲート電極材料の仕事関数を調整するために、ＰＭＯＳおよびＮＭＯＳデバイス用のゲート電極材料の第１のパラメータおよび第２のパラメータが調節される。一部の形態では、ゲート電極材料として、ゲート材料の厚さを変えることによって調整または調節可能な仕事関数を有する金属が用いられる。そして、所望の仕事関数を得るために、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタに対して上記金属の厚さが調節される。別の形態では、所望の仕事関数を得るために、ゲート材料にドーパント種が注入される。
【００１３】
本発明の好ましい形態によると、半導体デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記半導体デバイスは、上記第１のトランジスタに近接していると共に少なくとも２つの第２のゲート電極を有している第２のトランジスタを備えている。上記少なくとも２つの第２のゲート電極は、第２のパラメータを有している。この第２のパラメータは、上記第１のパラメータとは異なる。
【００１４】
本発明の好ましい別の形態によると、半導体デバイスは、第１の厚さを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。この第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、上記第１の厚さとは異なる第２の厚さを有する少なくとも２つの第２のゲート電極を有している。上記第１の厚さは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２の厚さは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
【００１５】
本発明の好ましいさらに別の形態によると、半導体デバイスは、第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を有している。上記第２のドーパントレベルは、上記第１のドーパントレベルとは異なる。上記第１のドーパントレベルは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２のドーパントレベルは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
【００１６】
本発明の好ましい別の形態によると、半導体デバイスの製造方法は、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを形成する工程を含んでいる。第２のパラメータを有する少なくとも２つの第２のゲート電極を有する第２のトランジスタが、上記第１のトランジスタに近接して形成される。上記第２のパラメータは、上記第１のパラメータとは異なる。
【００１７】
本発明の好ましい形態の利点として、トランジスタデバイスおよびその構造を製造するための新規な方法を提供している点が含まれる。複数ゲートＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが略対称的なＶｔを有する、複数ゲートＣＭＯＳデバイスが製造される。金属ゲート材料の厚さ、および／またはゲート電極材料のドーパントレベルは、トランジスタゲート電極の仕事関数を規定し、従ってトランジスタの閾値電圧Ｖｔを規定する。一部の形態では、ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに対して同一の材料が用いられることが好ましい。同一の材料を用いることによって、２つの異なるゲート材料を堆積およびエッチングするために要する処理が少なくなり、さらに製造プロセス工具の汚染を予防できる。別の形態では、１種類のゲート材料が堆積され、そしてＰＭＯＳデバイスまたはＮＭＯＳトランジスタゲート電極材料のいずれかにドーパント種が注入されて、仕事関数が調節される。
【００１８】
以下に記載する本発明の詳細な説明がよりよく理解されるように、本発明の形態の特徴および技術的利点について、やや大まかに概説した。本発明の形態のさらなる特徴および利点について以下に説明する。これらのさらなる特徴および利点は、本発明の請求項の主部を構成する。開示されている概念および具体的な形態は、例えばキャパシタまたはゲートダイオード（gated diode）などの別の構造、あるいは、本発明と同一の目的を達成するための別のプロセスを変更および設計するための基礎として用いられることは、当業者は容易に理解するであろう。またこのような同等の構成は、特許請求の範囲に記載された本発明の精神および範囲を逸脱するものではない点についても、当業者は理解するであろう。
【００１９】
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
【図面の簡単な説明】
【００２０】
【図１】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図２】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図３】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図４】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図５】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図６】ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【図７】ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【図８】本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。
【図９】非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。
【図１０】ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。
【図１１】本発明の一実施形態に従ってシリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。
【図１２】トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。
【図１３】上部金属層および絶縁層をＦｉｎＦＥＴデバイス上に形成した後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。
【図１４】図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。
【図１５】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【図１６】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【図１７】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【００２１】
それぞれに図において対応している数字および符号は、特に記載がない限り同じ部品を表している。これらの図は、好ましい実施形態に関連した形態を分かりやすく示したものであって、サイズを縮小するために描かれたものでは必ずしもない。
【発明を実施するための形態】
【００２２】
好ましい実施形態の実施および使用について以下に詳述する。しかし本発明は、様々な具体的状況において応用可能な多くの概念を提供していることについて理解されたい。本明細書に記載の具体的な実施形態は、単に本発明の具体的な実施および使用方法を示したものであって、本発明の範囲を限定するものではない。
【００２３】
電子工学における「仕事関数」とは、一般的には電子ボルトで示されるエネルギーであって、電子をフェルミ準位から表面の外側へ無限遠に取り出すために必要なエネルギーである。仕事関数は、導体、半導体、あるいは絶縁体に関わらず、あらゆる材料の材料特性である。
【００２４】
半導体材料は、これまではトランジスタデバイスのためのゲート電極材料として用いられてきた。半導体材料の仕事関数は、半導体材料をドーピングすることによって変えることができる。例えば、非ドープポリシリコンの仕事関数は約４．６５ｅＶであるが、ホウ素がドープされたポリシリコンの仕事関数は約５．１５ｅＶである。例えば、ゲート電極として用いられた場合は、半導体または導体の仕事関数はトランジスタの閾値電圧に直接影響を及ぼす。
【００２５】
先進的なトランジスタ設計に必要なデバイス性能を得るためには、ゲート絶縁膜材料として、金属ゲート電極材料および高誘電率絶縁材料を用いる傾向がある。ゲート空乏化効果を回避し、酸化膜換算膜厚（equivalent oxide thickness; EOT）を減少させるためには、従来のポリシリコンよりも金属ゲートが好ましい。しかし、ＣＭＯＳデバイス（特に、ゲート絶縁材料として高誘電率絶縁材料を有するＣＭＯＳデバイス）の金属ゲートとしては、適切な材料がまだ発見されていない。特に、複数ゲートトランジスタのためのゲート材料工学は困難であることが分かってきている。
【００２６】
「ミッドギャップ」ゲート仕事関数は、本明細書では約４．６５ｅＶに規定されている。なぜなら、上記値が、ｎドープされた多結晶シリコンの仕事関数（すなわち約４．１ｅＶ）と、ｐドープされた多結晶シリコンの仕事関数（すなわち約５．２ｅＶ）の中間値であるためである。４．１ｅＶと５．２ｅＶとの差は、例えば価電子帯と伝導帯との間の１．１ｅＶのエネルギーギャップである。「準ミッドギャップ（near-mid-gap）」は、本明細書では約４．６５ｅＶ近辺の仕事関数として規定されている。例えば、約４．４５ｅＶはＮＭＯＳデバイスの準ミッドギャップ仕事関数であり、約４．８５ｅＶはＰＭＯＳデバイスの準ミッドギャップ仕事関数である。
【００２７】
当技術分野では、複数ゲートＣＭＯＳデバイスに対して適切な仕事関数を有する金属ゲート電極が必要とされている。ＣＭＯＳ ＦｉｎＦＥＴ技術が、バルクＳｉ ＣＭＯＳ技術に勝る最大性能利益をもたらすためには、１つの問題を解決しなければならない。すなわち、閾値電圧Ｖｔを制御するための調整可能な仕事関数を有するゲート技術の開発という問題である。
【００２８】
本発明の実施形態の１つの特徴は、例えば複数ゲートＮＭＯＳデバイスおよび複数ゲートＰＭＯＳデバイスに対して、仕事関数がそれぞれ約４．４５ｅＶおよび４．８５ｅＶである２つの準ミッドギャップ金属ゲート材料を発見することにある。これらの仕事関数は、ＣＭＯＳデバイスに必要とされる対称性を持つＶｔｎおよびＶｔｐ（例えば、Ｖｔｎ＝＋０．３Ｖ、Ｖｔｐ＝−０．３Ｖ）を達成する。本発明の実施形態の別の特徴は、これら２つの金属ゲート材料を複数ゲートデバイスの１つのプロセスフローに統合することにある。
【００２９】
本発明の実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の複数ゲートＣＭＯＳトランジスタに用いられるゲート材料として有用な金属を開示することによって、技術的優位性を達成する。一実施形態では、上記ゲート材料は、ＴｉＳｉＮを含んでいることが好ましい。別の実施形態では、上記ゲート材料は、ＴａＮまたはＴｉＮを含んでいることが好ましい。上記ゲート材料は、別の材料を含んでいてもよい。一部の実施形態では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの仕事関数は、ゲート材料の厚さを調節または調整することによって調節される。ゲート絶縁膜に隣接したゲート材料が金属であるので、ゲート絶縁膜として高誘電率絶縁材料を用いることによって生じるフェルミピニング効果（Fermi-pinning effect）が回避される。一部の実施形態では、ＮＭＯＳおよびＰＭＯＳトランジスタの複数ゲートは、例えば、最上面に配置された半導体材料の層を含んでいてもよい。
【００３０】
本発明については、具体的状況（すなわちＣＭＯＳ ＦｉｎＦＥＴデバイス）において、好ましい実施形態に関連して説明する。しかし本発明の実施形態は、例えばトリゲートデバイスなど、トランジスタに２つ以上のゲート電極が用いられた他の半導体デバイスアプリケーションへ応用することも可能である。なお、図面にはＣＭＯＳデバイスのみが示されている。しかし、本明細書に記載の各製造プロセス中に、半導体基板上に多くのトランジスタを形成することができる。
【００３１】
本明細書に記載の金属層は、プロセス条件を変えることによって非常に正確に堆積およびエッチングされる。「ゲート」および「ゲート電極」という用語はトランジスタのゲートを表し、またこれらの用語は、本明細書では同義的に用いられている。
【００３２】
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイス１００の断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。まず図１には、基材１０２を含む半導体デバイス１００の断面図が示されている。
【００３３】
基材１０２は、ＳＯＩ基板を含んでいることが好ましい。ＳＯＩ基板は、例えば、基板を含む半導体材料１０４からなる第１の層と、埋め込み絶縁層１０６、または半導体材料１０４の第１の層上に配置された埋め込み酸化物層と、埋め込み絶縁層１０４上に配置された半導体材料１０８からなる第２の層と、を有している。
【００３４】
基材１０２は、その別の領域内に形成された別の能動部品または回路（図示せず）をさらに有していてもよい。基材１０２は、例えば単結晶シリコンを酸化ケイ素で覆ったものを有していてもよい。基材１０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を有していてもよい。例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣ等の化合物半導体をシリコンの代わりに用いてもよい。
【００３５】
基材１０２は、ＰウェルおよびＮウェル（図示せず）をそれぞれ形成するために、例えばＰ型ドーパントおよびＮ型ドーパントによってドープされてもよい。半導体材料１０８の第２の層は、例えば、厚さが約１００ｎｍのシリコン（Ｓｉ）を有していてもよい。しかし半導体材料１０８の第２の層は、別の寸法の別の材料を有していてもよい。
【００３６】
基材１０２上にハードマスク１１０／１１２／１１４が形成される。ハードマスク１１０／１１２／１１４は、基材１０２上に形成された、厚さが約５ｎｍ以下のＳｉＯ２からなる第１の酸化物層１１０を有している。この第１の酸化物層１１０上には、厚さが約２０ｎｍのＳｉｘＮｙからなる窒化物層１１２が形成される。窒化物層１１２上に、約２０ｎｍ以下のＳｉＯ２を有する第２の酸化物層１１４が形成される。あるいは、ハードマスク１１０／１１２／１１４は、例えば別の寸法の別の材料を有していてもよい。
【００３７】
半導体デバイス１００は、図示されているように、ＰＭＯＳデバイスが形成される少なくとも１つの第１の領域１１７と、ＮＭＯＳデバイスが形成される少なくとも１つの第２の領域１１８とを有している。第１の領域１１７および第２の領域１１８が１つのみ図示されているが、例えば多数の第１の領域１１７および第２の領域１１８が半導体デバイス１００上に形成されていてもよい。第１の領域１１７および第２の領域１１８は、素子分離用領域によって分離されていてもよい（図１には示されていないため、例えば図１４の３９２を参照）。
【００３８】
ハードマスク１１０／１１２／１１４は、リソグラフィによってパターン形成される。このリソグラフィでは、例えばハードマスク１１０／１１２／１１４上にフォトレジスト層が堆積され、このフォトレジスト層がリソグラフィマスクを用いてエネルギーに暴露され、上記フォトレジスト層が現像され、そして上記フォトレジスト層がマスクとして用いられてハードマスク１１０／１１２／１１４がパターン形成される。
【００３９】
図２に示されているように、ハードマスク１１０／１１２／１１４、さらに任意でフォトレジスト層がマスクとして用いられて、基材１０２の半導体材料１０８の第２の層がパターン形成される。埋め込み絶縁層１０６は、例えば、半導体材料１０８の第２の層をエッチングプロセスするためのエッチストップを有していてもよい。
【００４０】
埋め込み絶縁層１０６の最上部は、図示されているように、半導体材料１０８の第２の層のエッチングプロセス中に除去してもよい。埋め込み絶縁層１０６は、例えば厚さが約１５０ｎｍであって、約１５ｎｍ以下の量ｄ１がエッチングされてもよい。しかしｄ１は別の大きさであってもよい。
【００４１】
半導体材料１０８の第２の層は、半導体材料１０８の垂直フィンを形成する。この垂直フィンは、基材１０２の水平方向から垂直方向に伸びる。フィン構造１０８は、ＰＭＯＳおよびＮＭＯＳデバイスのチャネルとして機能する。これについては本明細書においてさらに説明する。フィン構造１０８の厚さｄ２は、例えば約５０ｎｍ以下であってもよいが、別の大きさであってもよい。フィン構造１０８の厚さｄ２は、例えば一部のアプリケーションでは約５〜６０ｎｍ、またはそれ未満であってもよい。フィン構造１０８の厚さｄ２は、別の例ではより大きくてもよく、例えば約１００〜１、０００ｎｍであってよい。フィン構造１０８の厚さｄ２は、例えばチャネルドーピングおよびフィン構造１０８の別の寸法に応じて異なっていてもよい。しかしパラメータの変更は、寸法ｄ２の決定に影響を及ぼすことがある。
【００４２】
フィン構造１０８の高さは、例えば半導体材料１０８の第２の層の厚さと等しい。半導体デバイス１００の第１の領域１１７内および第２の領域１１８内には、フィン構造１０８が２つのみ図示されているが、各ＰＭＯＳおよびＮＭＯＳデバイスに対して多数のフィン構造（例えば１〜２００）が存在していてもよい。しかし、上記以外の数のフィン構造１０８を用いてもよい。
【００４３】
図２に示されているように、半導体材料１０８のフィンの側壁にゲート絶縁膜１１６が形成される。ゲート絶縁膜１１６は、図示されているように、例えば半導体材料１０８のみが酸化される熱酸化プロセスによって形成される。あるいは、ゲート絶縁膜１１６は堆積プロセスによって形成されてもよい。
【００４４】
この結果、埋め込み絶縁層１０６上とハードマスク１１０／１１２／１１４（図示せず）上とにゲート絶縁膜１１６の薄い層が形成される。
【００４５】
ゲート絶縁膜は、例えば、ハフニウムベースの絶縁膜、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、これらの組み合わせ、あるいはこれらの組み合わせとＳｉＯ２との組み合わせを含んでいてもよい。しかしゲート絶縁膜１１６は、上記以外の材料を含んでいてもよい。
【００４６】
ゲート絶縁膜１１６は、一部の実施形態では、ＳｉＯ２よりも誘電率が高い高誘電率絶縁材料を含んでいることが好ましい。ゲート絶縁材料１１６は、例えば誘電率が約４．０またはそれ以上の高誘電率材料を含んでいることが好ましい。ゲート絶縁材料１１６の厚さは、一実施形態では約５０オングストロームであることが好ましいが、しかしこれ以外の寸法であってもよい。
【００４７】
次に、図３に示されているように、第１の領域１１７内および第２の領域１１８内のフィン構造上に、厚さが約ｄ３のゲート電極材料１２０が形成される。ゲート電極材料１２０の厚さは、例えば約５００オングストローム以下であることが好ましいが、これ以外の寸法であってもよい。
【００４８】
ゲート電極材料１２０は、一実施形態では、厚さに応じて仕事関数を変更できる材料であるＴｉＳｉＮを含んでいることが好ましい。あるいは、ゲート電極材料１２０は、例えばＴａＮまたはＴｉＮを含んでいてもよい。
【００４９】
別の実施形態では、ゲート電極材料１２０は、例えばＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいることが好ましい。
【００５０】
しかし、ゲート電極材料１２０は、上記以外の材料を含んでいてもよい。ゲート電極材料１２０は、例えば材料の厚さを変えることによって仕事関数が変更可能な材料を含んでいることが好ましい。
【００５１】
ゲート電極材料１２０は、例えば化学気相堆積（chemical vapor deposition; CVD）、原子層堆積（atomic layer deposition; ALD）、有機金属化学気相堆積（metal organic chemical vapor deposition; MOCVD）、物理的気相成長法（physical vapor deposition; PVD）、あるいはジェット気相堆積（jet vapor deposition; JVD）によって堆積させ得る。しかしゲート電極材料１２０は、上記以外の適切な堆積法を用いて堆積させてもよい。
【００５２】
ゲート電極材料１２０は、半導体材料１０８のフィンの第１の側面上の第１のゲート電極と、第１の側面に対向する半導体材料１０８のフィンの側面上の第２のゲート電極とを有している。従って、半導体材料１０８の各フィン上に、デュアルゲート電極構造を有するＦｉｎＦＥＴが形成される。ここでも再び、例えば基材１０２の第１の領域１１７内にＰＭＯＳデバイスを形成するか、あるいは第２の領域１１８内にＮＭＯＳデバイスを形成するために、複数のフィン１０８を平行に配置させてもよい。
【００５３】
ゲート電極材料１２０は、ＴｉＳｉＮを含んでいる場合は、例えば、用いる原料およびガスとしてＴＤＥＡＴを０．１１ｇ／ｍｉｎ、ＳｉＨ４を約１００立方センチメートル／ｍｉｎ（standard cubic centimeters per minute; s.c.c.m.）、ＮＨ３を約５、８００s.c.c.m、そして温度約３４０℃、圧力約６０ＴｏｒｒにてＣＶＤを行うことによって形成されることが好ましい。しかし、上記以外の方法およびプロセスパラメータを用いてゲート電極材料１２０を形成してもよい。
【００５４】
次に、図４に示されているように、基材１０２の第１の領域１１７がマスク１２２によって覆われる。マスク１２２は、例えば基材１０２の表面全体に堆積され、リソグラフィによって第２の領域１１８から除去されて、第２の領域１１８内のゲート電極材料１２０が暴露される。マスク１２２は、例えばフォトレジスト層、および／またはハードマスクを含んでいてもよい。マスク１２２は、一実施形態では、例えばＳｉｘＮｙなどの窒化物材料を含んでいることが好ましいが、これ以外の材料を用いてもよい。
【００５５】
図４に示すように、マスク１２２は、基材１０２の第２の領域１１８からゲート電極材料１２０の少なくとも最上部が除去される間に、マスクとして用いられる。ゲート電極材料１２０の最上部を除去するプロセスは、例えば時限エッチングプロセス（timed etch process）、および／またはウェットエッチングプロセスなどのエッチングプロセスを含んでいてもよいが、これ以外のエッチングプロセスを用いてもよい。
【００５６】
エッチングプロセスは、例えば反応性イオンエッチング（reactive ion etch; RIE）などの等方性ドライエッチング、ウェットエッチング、または逆ＡＬＤプロセス（reverse ALD process）などの原子層エッチングを含んでいてもよい。マスク１２２は、例えばエッチングプロセス中に、第１の領域１１７内のゲート材料１２０が除去されないように保護する。
【００５７】
第２の領域１１８内のゲート電極材料１２０の厚さは、例えば、ゲート電極材料１２０の最上部を除去するためのエッチングプロセス後には、約１００オングストロームまたはそれ未満のｄ４であることが好ましい。例えば、ＰＭＯＳデバイスのための第１の領域１１７内のゲート電極材料１２０の厚さｄ３は、ＮＭＯＳデバイスのための第２の領域１１８内のゲート電極材料１２０の厚さｄ４よりも大きいことが好ましい。
【００５８】
ゲート電極材料１２０の厚さｄ３およびｄ４は、本発明の実施形態に従って、例えば第１の領域１１７内および第２の領域１１８内のゲート電極材料１２０の所望の仕事関数に従って選択されることが好ましい。
【００５９】
ハードマスク１２２は、窒化ケイ素を含んでいる場合は、熱リン酸を用いて除去されるが、他の化学物質を用いてもよい。図５に示されるように、ゲート電極材料１２０上に半導体材料１２４の任意の層が形成されてもよい。半導体材料１２４の層は、例えば厚さが約２、０００オングストロームまたはそれ未満のポリシリコンを含んでいてもよいが、他の寸法の他の材料を含んでいてもよい。半導体材料１２４は、例えば基材１０２の第１の領域１１７および第２の領域１１８のゲート電極の一部を含んでいる。
【００６０】
一実施形態では、図示されていないが、エッチングプロセスにおいて全てのゲート電極材料１２０が、第２の領域１１８から除去される。この実施形態では、第２の領域１１８およびハードマスク１２２上に、ゲート電極材料の別の層が堆積されることが好ましい。あるいは、ゲート電極材料の追加的な層が堆積される前にハードマスク１２２が除去されて、基材の第２の領域１１８上のゲート電極材料を再堆積させてもよい。ゲート電極材料の上記追加的な層は、例えばゲート電極材料１２０のための好ましい材料として列記した材料と同じ材料を含んでいることが好ましい。
【００６１】
半導体デバイス１００の製造プロセスを継続する。例えば、ゲート電極材料１２０の一部が除去されて、ＣＭＯＳ ＦｉｎＦＥＴ用のゲート電極が形成される。例えば、ゲート電極材料１２０および任意の半導体材料１２４が、第１の領域１１７および第２の領域１１８に対して同時にパターン形成されて、第１の領域１１７および第２の領域１１８内にそれぞれ、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタのゲート電極が形成される。ゲート電極上に追加的な絶縁材料層が形成されてもよい。図１３および図１４に示すように、例えばＦｉｎＦＥＴのソース、ドレイン、およびゲート電極にコンタクトが形成される（これについては、本明細書においてさらに説明する）。
【００６２】
有利なことに、第１の領域１１７内の複数ゲートＰＭＯＳデバイスのゲート電極１２０が、第２の領域１１８内の複数ゲートＮＭＯＳデバイスのゲート電極１２０よりも厚い、ＣＭＯＳ ＦｉｎＦＥＴデバイスが形成される。複数ゲートＰＭＯＳデバイスのゲート電極１２０の厚さは、複数ゲートＮＭＯＳデバイスのゲート電極１２０の厚さよりも、例えば５０オングストロームまたはそれ以上厚いことが好ましい。
【００６３】
図６および図７は、本発明の一実施形態に従って、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの別の製造方法を示す断面図である。図６および図７では、図１〜図５において用いられた数字と同様の数字が用いられており、またこれまで説明してきた実施形態と同様の材料および厚さが用いられることが好ましい。
【００６４】
この実施形態では、図６に示されているように、フィン構造２０８上（例えば、フィン構造２０８上に配置されたゲート絶縁膜２１６上、およびハードマスク２１０／２１２／２１４上）に、厚さｄ５を有する第１のゲート材料２２０ａが形成される。例えば、フォトレジスト層またはハードマスクを有するマスク２３０が、半導体デバイス２００の第２の領域２１８に形成される。
【００６５】
第１の領域２１７内の第１のゲート材料２２０ａ上、および第２の領域２１８内のマスク２３０上に、厚さｄ６を有する第２のゲート材料２２０ｂが形成される。図７に示されているように、マスク２３０の除去時に、第２のゲート材料２２０ｂは第２の領域２１８からリフトオフ法によって除去される。
【００６６】
従って、図１〜図５に示されている実施形態のように、第１の領域２１７内のゲート電極２２０ａ／２２０ｂの厚さｄ５＋ｄ６は、図示されているように、第２の領域２１８内のゲート電極２２０ａの厚さｄ５よりも大きい。ここでもまた、図７に示されているように、第１の領域２１７内のゲート電極材料２２０ａ／２２０ｂ上、および第２の領域２１８内のゲート電極材料２０ａ上に、半導体材料２２４の層が形成される。
【００６７】
図８は、本発明の実施形態に従って、数種類のゲート絶縁材からなる様々な厚さのＴｉＳｉＮゲート電極の仕事関数を示すグラフである。２３２は、ゲート絶縁膜ＳｉＯ２を有する様々な厚さのＴｉＳｉＮゲート電極材料１１６／２１６を示している。２３４は、ゲート絶縁膜ＨｆＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。
【００６８】
２３６は、ゲート絶縁膜ＨｆＳｉＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。ｙ軸に示されている仕事関数は、ｘ軸にオングストロームで示されているＴｉＳｉＮゲート電極材料１１６／２１６の厚さに応じて変化する。
【００６９】
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの、２つの異なるドレイン／ソース間電圧（drain to source voltage; VDS）に対する変換特性であって、本発明の実施形態がこの変換特性に対して及ぼし得る影響を示す図である。
【００７０】
ｙ軸には、ｘ軸のゲート／ソース間電圧（gate to source voltage; VGS）に応じたドレイン電流ＩＤが示されている。２３８の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＰＭＯＳ短チャネルデバイスは、２３８と同様の曲線を示す）。
【００７１】
２４０の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＮＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＮＭＯＳ短チャネルデバイスは、２４０と同様の曲線を示す）。従来技術によるＣＭＯＳデバイスの場合は、２セットの曲線２３８および２４０は、ＶＧＳが０、ドレイン電流ＩＤが約１．００Ｅ−０５〜１．００Ｅ−０６（領域２４２を参照）の部分において交差している。
【００７２】
本発明の実施形態によると、ゲート電極材料の厚さによって仕事関数が調節されるため、２４４に示されているように、変換特性曲線がＩＤ約１．００Ｅ−１２〜１．００Ｅ−１０において交差するように調整することができる。例えば、一部のＣＭＯＳデバイスにおいては、オフ電流が１．００Ｅ−５のトランジスタよりもオフ電流が１．００Ｅ−１１のトランジスタが好ましい。
【００７３】
なぜなら、これによって電子回路（例えばＣＭＯＳトランジスタが内蔵されていて、別のトランジスタおよび回路素子をさらに備え得る電子回路）全体の消費電力を大幅に低減できるからである。消費電力が低減され、そして例えば、トランジスタが携帯電話、ＰＤＡ（personal digital assistant）、またはラップトップコンピュータなどのモバイルアプリケーションに用いられる場合、そのモバイルアプリケーションは、待機モードでバッテリーを充電することなく長時間動作できるため有利である。
【００７４】
本発明の実施形態に従って、ゲート電極材料、およびＰＭＯＳならびにＮＭＯＳトランジスタの仕事関数を調整するために、ゲート電極材料の他のパラメータを変えてもよい。これについては、本明細書においてさらに詳しく説明する。
【００７５】
Lin, R.らによる「An Adjustable Work Function Technology Using Mo Gate for CMOS Devices」、IEEE Electron Device Letters, January 2002, pp. 49-51, Vol. 23, No. 1, IEEEでは、Ｍｏをわずかに含むゲート電極の仕事関数をシフトするために、ＭｏにＮが注入される。この文献は、本明細書に参照として援用される。
【００７６】
しかし、高エネルギー（２９ｋｅＶ）および高用量（５Ｅ１５ｃｍ−２）による窒素注入に基づいて、比較的厚いＭｏ膜（６５０Ａ）の仕事関数をシフトさせることは、ＦｉｎＦＥＴまたは薄いフィンを有するトリゲートデバイスに対しては不十分である。なぜなら、一般的に低エネルギーおよび低用量で形成されるソースおよびドレイン領域が、窒素注入によって劣化するからである。
【００７７】
次に図１０を参照すると、本発明の実施形態では、ＣＭＯＳ ＦｉｎＦＥＴデバイスの少なくとも１つのトランジスタの金属ゲート電極３２０にドーパント種３５２／３５４を注入して、金属ゲート電極３２０／３６０の仕事関数を調整することによって、技術的優位性を達成している。
【００７８】
図１０は、ゲート電極材料３２０へドーパント種３５２／３５４を注入することによって、第２の領域３１８内のＮＭＯＳ ＦｉｎＦＥＴトランジスタの仕事関数が調節された、本発明の一実施形態の断面図を示している。図１０では、これまでの図において用いられた数字と同様の数字が用いられている。
【００７９】
ゲート電極材料３２０／３６０およびドーパント種３５２／３５４は、例えば一部の実施形態においては、仕事関数が少なくとも２００ｍＶシフトするように選択されることが好ましいが、得られる仕事関数のシフトは上記以外であってもよい。
【００８０】
さらに、別の実施形態では、ゲート注入に用いられるドーパントまたは複数のドーパントは、複数ゲートデバイスのソースおよびドレイン領域（図１０には示されていないため、図１４のソース領域３０８ｂおよびドレイン領域３０８ｃを参照）を形成するために用いられるドーパントと同一のドーパントを含んでいる。ゲートドーパント注入プロセスは、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いられる注入プロセスと同様の低エネルギーおよび低用量にて行われることが好ましい。
【００８１】
これにより、例えばソース領域３０８ｂ／ドレイン領域３０８ｃ注入プロセスが、ゲート注入によって過補償されることはない。
【００８２】
再び図１０を参照すると、一実施形態では、ゲート電極材料３２０はＴｉＳｉＮを含んでいることが好ましく、またトランジスタの少なくとも１つ（例えば、第２の領域３１８内のＮＭＯＳトランジスタ）に、Ｓｉを含有したドーパント種３５２／３５４が注入される。
【００８３】
別の実施形態では、ゲート電極３２０の材料は、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、Ｍｏ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、またはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、部分シリサイド化ゲート材料、完全シリサイド化ゲート材料（fully silicided gate material; FUSI）、別の金属、および／またはこれらの組み合わせを含んでいることが好ましい。
【００８４】
ゲート電極材料３２０の少なくとも１つへ注入されたドーパント種３５２／３５４は、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、またはＳｂ、あるいはこれらの組み合わせを含んでいることが好ましい。
【００８５】
一部の実施形態では、ドーパント種３５２／３５４は、窒素（Ｎ）以外の材料を含んでいることが好ましい。なぜなら、Ｎ注入は一般的に過度に強力であり、ソースおよびドレイン領域（図４の領域３０８ｂおよび３０８ｃを参照）に悪影響を及ぼす可能性があるからである。ドーパント種３５２／３５４を注入するための注入プロセスは、例えばその注入量およびパワーレベルにおいて、例えばソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入プロセスよりも弱い、あるいは強くないことが好ましい。
【００８６】
これによって、ソース領域３０８ｂおよびドレイン領域３０８ｃの注入プロセスが過補償されることはない。一部の実施形態では、例えば、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いるドーパント種と同様のドーパント種をゲート電極材料３２０へ注入してもよい。
【００８７】
再び図１０を参照すると、第１の領域３１７と第２の領域３１８との上にゲート電極材料３２０が堆積された後に、第１の領域３１７上にマスク３５０が形成される。マスク３５０は、例えば第１の領域３１７上および第２の領域３１８上に形成され、そして第２の領域３１８上から除去される。マスク３５０は、例えばフォトレジスト層、または絶縁体を含むハードマスクを有していてもよい。
【００８８】
図示されているように、第２の領域３１８内のゲート電極にドーパント種３５２が注入される。マスク３５０は、注入プロセス中において、第１の領域３１７内のゲート電極材料３２０を保護する。ゲート電極材料３６０は、第２の領域３１８内において修正され、またゲート電極材料３２０全体において、段階的な濃度のドーパント種３５２を含み得る。例えば、ゲート電極材料３６０におけるドーパント種３５２の濃度が、埋め込み絶縁層３０６に隣接した底面あるいはフィン３０８の側壁面よりも、最上面において高くなるようにしてもよい。
【００８９】
一部の実施形態では、第１の領域３１７内および第２の領域３１８内のゲート電極材料３２０に、第１のレベルのドーパントが注入される。次いで、例えば、第１の領域３１７がマスクされ、そして第２の領域３１８内のゲート電極材料３２０に追加量のドーパントが注入されて、第１の領域３１７内のドーパントの第１のレベルとは異なる第２の領域３１８内のドーパントの第２のレベルが設定される。
【００９０】
一実施形態では、３５４に示されているように、基材３０２方向の角度に注入プロセスが向けられることが好ましい。この角度は、例えば基材３０２の最上面（０度）に対して約３０〜６０度であることが好ましいが、他の角度であってもよい。例えば、フィン３０８のアスペクト比は比較的高くてもよく、また注入プロセス３５４方向の角度付けによって、フィン３０８の側壁に沿ったゲート電極材料３２０内へのドーパント種３５４の注入が補助される。
【００９１】
一部の実施形態では、基材３０２が複数回回転され、そして一定の角度に向けられた注入プロセス３５４が繰り返されて、フィン３０８上のゲート電極材料３６０の各側への注入が行われる。例えば、基材３０２へ１度目の注入が行われ、そして基材３０２が９０度回転される。基材３０２へ２度目の注入が行われ、そして基材３０２が再び９０度回転される。一部の実施形態では、基材は、ゲート電極材料３６０の全ての側壁へ注入を行うために、注入および回転されることが好ましい。これには、例えば４つの注入プロセスおよび３つの回転が含まれる。
【００９２】
別の実施形態では、例えば、ゲート電極材料３６０の少なくとも１つの側面では、フィン３０８の１方の側壁に沿って、フィン３０８の他方の側壁よりも高濃度のドーパントが注入されることが好ましい。これらの実施形態では、基材３０２は全く回転されず、ドーパント注入工程は１工程のみであり得る。あるいは、例えば第２のドーパント注入プロセスが行われる前に、基材３０２が一度のみ回転されるようにしてもよい。例えば、ドーパント種がフィン構造の第１の側壁へ注入されるが、フィン構造の第２の側壁へは注入されないようにしてもよい。
【００９３】
次に、ドーパント種を注入して仕事関数を調整した実験結果について説明する。ＴｉＳｉＮを含み、厚さが２５０オングストロームであり、最初のＳｉ濃度が約２５〜３０％であるゲート電極材料が堆積された。表１は、６つの異なるタイプのデバイスに対する、仕事関数がミッドギャップレベル（４．６５ｅＶ）周辺において対称的なＣＭＯＳ ＦｉｎＦＥＴプロセスの実施例を示している：
【００９４】
【表１】
【００９５】
注入量を変えることによって仕事関数に最大の影響を及ぼした最も成果の高い結果は、例えばＳｉＯ２絶縁膜からなるゲート絶縁膜を有するＰＭＯＳおよびＮＭＯＳデバイスであった。
【００９６】
図１１は、本発明の一実施形態に従って、様々なレベルでシリコンがドーピングされ、また様々なゲート絶縁材料を有した、様々なタイプのトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示したグラフである。表２は、図１１に示されているグラフの材料および素子数を示している：
【００９７】
【表２】
【００９８】
図１２は、トリゲートトランジスタデバイスにおいて実施した本発明の一実施形態の断面図を示している。この実施形態では、ＳＯＩ基板４０２の半導体材料４０８の第２の層の最上面においてハードマスクは用いられない。あるいは、ハードマスクは、フィン構造４０８を形成するために半導体材料４０８の第２の層がパターン形成された後に除去される。
【００９９】
この実施形態では、各トランジスタは、フィン構造４０８上に第１のゲート電極を３つ有している。第１のゲート電極は、フィン構造４０８の第１の側壁に配置されていて、第２のゲート電極は、フィン構造４０８の第２の側壁に配置されている。
【０１００】
この第２の側壁は、同一のフィン構造４０８の第１の側壁に対向している。第３のゲート電極は、各フィン構造４０８の最上面に配置されている。例えば、フィン構造４０８は、第１の領域４１７および第２の領域４１８内のトランジスタのチャネルとして機能する。例えば、図１〜図５、および図６ならびに図７を参照しながら説明したように、ゲート電極の厚さを用いてゲート電極４２０の仕事関数を調整することができる。
【０１０１】
あるいは、第１の領域４１７、第２の領域４１８、あるいは第１の領域４１７と第２の領域４１８との両方へ異なるドーピングレベルのドーパント種を注入することによって、ゲート電極４２０の仕事関数を調整することができる。
【０１０２】
図１３に示されているように、半導体デバイスのプロセスを継続する。図１３は、本発明の実施形態に従って複数ゲートＦｉｎＦＥＴデバイスを有した半導体デバイス３００を示す図であって、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示している。図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に対して垂直に示した図である。
【０１０３】
フィン構造３０８の一部にドーパントが注入されて、図１４に示されているようにソース領域３０８ｂおよびドレイン領域３０８ｃが形成される。ソース領域３０８ｂとドレイン領域３０８ｃとの間に配置されたチャネル３０８ａは、例えば図１４にも示されている。ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入工程は、例えば一部の実施形態では、本明細書に記載の製造プロセス工程の前に行ってもよい。
【０１０４】
図１４にも示されているように、ゲート電極３２４／３２０およびハードマスク３１０／３１２／３１４の側壁に、例えば酸化物、窒化物、またはこれらの組み合わせなどの絶縁材料からなるスペーサ３９４が形成される。ＣＭＯＳ ＦｉｎＦＥＴまたはトリゲートトランジスタ上に、例えば絶縁層３８４および３９０などの絶縁層および導電層が形成される。
【０１０５】
コンタクト３８６ａ（図１３）は、複数ゲートデバイスのゲートに電気的接触を与える。例えば、半導体材料３２４上に形成されたケイ化物材料との接触を形成する。同様に、コンタクト３８６ｂ（図１４）は、ソース３０８ｂ上に形成されたケイ化物３８２を介して、ソース３０８ｂに電気的接触を与える。そしてコンタクト３８６ｃは、ドレイン３０８ｃ上に形成されたケイ化物３８２を介して、ドレイン３０８ｃに電気的接触を与える。
【０１０６】
コンタクト３８６ａ、３８６ｂ、３８６ｃへ電気的接触を与える導電線３８８ａ、３８８ｂ、３８８ｃなどの絶縁材料およびコンタクトの最上面に、さらなる金属層および絶縁層を形成およびパターン形成してもよい。コンタクト上にボンドパッド（図示せず）が形成され、そして複数の半導体デバイス３００が個別または別々にされて、個々のダイとなる。ボンドパッドは、例えば集積回路パッケージ（図示せず）のリード（lead）に接続されて、半導体デバイス３００の複数ゲートトランジスタに電気的接触を与える。
【０１０７】
複数ゲートトランジスタは、一実施形態では、第１の領域３１７にＰＭＯＳトランジスタを有し、そして第２の領域３１８にＮＭＯＳトランジスタを有していることが好ましい。本発明の実施形態によると、ゲート電極材料３２０は、ＮＭＯＳトランジスタにおける厚さよりもＰＭＯＳトランジスタにおける厚さの方が大きいことが好ましく、またＰＭＯＳトランジスタにおけるドーパント濃度よりもＮＭＯＳトランジスタにおけるドーパント濃度の方が高いことが好ましい。
【０１０８】
ゲート電極材料３２０の厚さ、またはゲート電極材料３２０のドーパントレベルによって、一実施形態では、ＰＭＯＳトランジスタのゲート材料の仕事関数が約４．８５ｅＶになり、また一実施形態では、ＮＭＯＳトランジスタのゲート材料の仕事関数が約４．４５ｅＶになる。
【０１０９】
別の実施形態では、例えばＰＭＯＳトランジスタのゲート電極の仕事関数は、約４．５〜４．９ｅＶであることが好ましく、またＮＭＯＳトランジスタのゲート電極の仕事関数は、約４．２〜４．６ｅＶであることが好ましい。一実施形態では、トランジスタ１２０および１２２は、例えばそれぞれ約＋０．３および−０．３Ｖなどの、ほぼ対称的な閾値電圧を有していることが好ましい。しかしこの閾値電圧は、例えば対称的なＶｔ値が約＋／−０．１Ｖ〜約１５Ｖなど、他の電圧レベルであってもよい。
【０１１０】
本発明の実施形態は、いくつかの異なる複数ゲートトランジスタデバイスのアプリケーションにおいて技術的優位性を達成する。例えば、本発明の実施形態は、ＮＭＯＳ高性能（ＨＰ）デバイス、ＮＭＯＳ低動作電力（ＬＯＰ）デバイス、ＮＭＯＳ低待機電力（ＬＳＴＰ）デバイス、ＰＭＯＳ高性能デバイス、ＰＭＯＳ低動作電力デバイス、およびＰＭＯＳ低待機電力デバイスにおいて実施可能である。
【０１１１】
これらのＨＰデバイス、ＬＯＰデバイス、およびＬＳＴＰデバイスのパラメータは、２００２版のInternational Technology Roadmap for Semiconductors (ITRS)において規定されている。上記文献は本明細書に参照として引用される。本発明の一部の実施形態によると、１つのタイプ（例えばＮＭＯＳまたはＰＭＯＳ）の全てのデバイスは、注入ドーピングレベルが同一であって、デバイスのタイプ（例えばＨＰ、ＬＯＰ、またはＬＳＴＰ）に応じて異なる厚さのゲート電極を有していることが好ましい。例えば、さらなる注入プロセスを任意で行ってもよいが、必要ではない。
【０１１２】
図１５〜図１７は、デバイスタイプ（例えば低待機電力、低動作電力、または高性能）に基づいて、所望の変換特性を得るために注入量を変えた場合の図を示している。例えば図１５は、本発明の一実施形態に従って、厚さが約１００オングストロームのＴｉＳｉＮゲート材料を有し、かつ低待機電力デバイスに対して最適化された量のＳｉがＮＭＯＳゲートに注入された、低待機電力のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【０１１３】
このグラフは、２つの異なるドレイン／ソース間電圧（ＶＤＳ）に対する、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳトリゲートデバイスに対して計算されたものである。５３８ａの曲線は、ＰＭＯＳトランジスタに対するドレイン電圧（Ｖｄ）が１．２Ｖの場合のゲート／ソース電圧レベル（ＶＧＳ）に対するドレイン電流を示し、５３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。
【０１１４】
５４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤｖｓ．ＶＧＳを示し、５４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線５３８ａおよび５４０ａ、ならびに５３８ｂおよび５４０ｂは、ＶＧＳが０、そして領域５４４におけるドレイン電流ＩＤが約１．００Ｅ−１１の部分で交差している。
【０１１５】
図１６は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のゲート材料の厚さが約７５オングストロームである高性能ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、高性能デバイスに対して最適化された濃度のＳｉが注入される。６３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。６４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線６３８ａおよび６４０ａ、ならびに６３８ｂおよび６４０ｂは、ＶＧＳが０、そして領域６４４におけるドレイン電流ＩＤが約１．００Ｅ−８〜１．００Ｅ−９の部分で交差している。
【０１１６】
図１７は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約７５オングストロームである低動作電力ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、低動作電力デバイスに対して最適化された濃度のＳｉが注入される。７３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。
【０１１７】
７４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線７３８ａおよび７４０ａ、ならびに７３８ｂおよび７４０ｂは、ＶＧＳが０、そして領域７４４におけるドレイン電流ＩＤが約１．００Ｅ−１０の部分で交差している。
【０１１８】
このように、図１５〜図１７に示し、かつ本明細書において説明したように、本発明の実施形態に従って、ＰＭＯＳおよびＮＭＯＳトランジスタに対して複数ゲートＣＭＯＳデバイスのゲート材料のドーピング注入レベルおよびゲート材料の厚さを調節して、ＣＭＯＳデバイスの変換特性および所望の性能を得ることができる。
【０１１９】
本発明の実施形態に従って、金属を含有したＰＭＯＳおよびＮＭＯＳデバイスを有したＣＭＯＳ複数ゲートデバイスを備えた新規の半導体デバイスが形成される。本発明の好ましい実施形態は、半導体デバイス１００、２００、３００、４００、およびその構造を製造するための方法を提供することを利点の一つとする。第１の領域１１７、２１７、３１７、４１７、および第２の領域１１８、２１８、３１８、４１８にそれぞれ形成された複数ゲートＰＭＯＳおよびＮＭＯＳトランジスタは、ほぼ対称的なＶｔを有していることが好ましい。例えば、Ｖｔｐは約−０．３Ｖであり、Ｖｔｎはそのほぼ同じ正の値（例えば＋０．３Ｖ）であってよい。
【０１２０】
例えば金属ゲート層の厚さ、および／またはドーパント注入レベルによって、複数ゲートＰＭＯＳおよびＮＭＯＳデバイスのゲート電極材料の仕事関数が規定される。本発明の実施形態によると、ＰＭＯＳおよびＮＭＯＳトランジスタのゲート材料の厚さか、ゲート材料のドーパント注入レベルかのいずれか、あるいはこれら両方を用いて、ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を調節することができる。
【０１２１】
本発明の実施形態およびその利点について詳しく説明してきたが、特許請求の範囲によって規定された本発明の精神および範囲を逸脱することなく、本明細書において様々な変更、置換、および修正を加えることができることについて理解されたい。例えば、本明細書に記載されている多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。
【０１２２】
さらに、本発明の応用範囲は、本明細書に記載のプロセス、機器、製造、組成物、手段、方法、および工程の具体的実施形態に限定されるものではない。当業者であれば本発明の開示内容から容易に理解できるように、本明細書に記載されている実施形態とほぼ同一の機能を行う、あるいはほぼ同様の結果をもたらす既存または後発のプロセス、機器、製造、組成物、手段、方法、および工程は、本発明に従って利用することができる。従って、このようなプロセス、機器、製造、組成物、手段、方法、または工程は、特許請求の範囲内に包含される。
【０１２３】
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
【０１２４】
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【０１２５】
図６および図７は、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【０１２６】
図８は、本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。
【０１２７】
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。
【０１２８】
図１０は、ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。
【０１２９】
図１１は、本発明の一実施形態に従って、シリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。
【０１３０】
図１２は、トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。
【０１３１】
図１３は、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。
【０１３２】
図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。
【０１３３】
図１５は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【０１３４】
図１６は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【０１３５】
図１７は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【０１３６】
それぞれに図において対応している数字および符号は、特に記載がない限り同じ部品を表している。これらの図は、好ましい実施形態に関連した形態を分かりやすく示したものであって、サイズを縮小するために描かれたものでは必ずしもない。
【技術分野】
【０００１】
本発明は、一般的には半導体デバイス、特に複数のゲートを有するトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスは、例えばパーソナルコンピュータ、携帯電話、デジタルカメラ、およびその他の電子機器など、様々な電子アプリケーションに用いられている。半導体デバイスは、一般的には、材料の絶縁層または誘電体層、導電層、および半導体層を半導体基板上に順番に堆積し、そしてリソグラフィを用いてこれらの様々な層をパターン形成して、半導体基板上に回路部品および素子を形成することによって製造される。
【０００３】
トランジスタは、半導体デバイスに幅広く用いられている素子である。例えば、１つの集積回路（integrated circuit; IC）上に数百ものトランジスタが搭載される場合もある。半導体デバイスの製造に用いられるトランジスタの種類としては、金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor; MOSFET）が一般的である。従来のＭＯＳＦＥＴは、チャネル領域を制御するゲート電極を１つ有しており、単一ゲートトランジスタと称されることが多い。初期のＭＯＳＦＥＴプロセスは、ＰまたはＮチャネルトランジスタを有する単一トランジスタを製造するために、１種類のドーパントを用いていた。
【０００４】
相補型ＭＯＳ（ＣＭＯＳ）と称される、より最近の設計では、ＰチャネルデバイスとＮチャネルデバイスとの両方、例えばＰチャネル金属酸化膜半導体（positive channel metal oxide semiconductor; PMOS）トランジスタと、Ｎチャネル金属酸化膜半導体(negative channel metal oxide semiconductor; NMOS）トランジスタとが、相補的な構成で用いられている。
【０００５】
従来のバルク単一ゲートプレーナＭＯＳＦＥＴデバイスは、４５ｎｍ以上のノードを有する次世代技術に要求される性能を実現することができない。従来のバルクデバイスの概念は、チャネル注入、ソースおよびドレイン領域注入、低不純物濃度のドレイン（lightly doped drain; LDD）拡張注入、およびポケット／ハロ（halo）注入プロセスを含む、複雑な３次元ドーピング特性に基づいている。これらは、チャネル領域および基板深部における電位制御不足のためドーパント変動が大きくなり、また寄生短チャネル効果が高まるため、さらに微細化されることはない。このため、例えばInternational Technology Roadmap for Semiconductors (ITRS)の２００２年版に開示されたITRS Roadmapでは、２つの新規な設計概念が提案されている。すなわち、完全空乏型プレーナＳＯＩ（silicon-on-insulator）ＭＯＳＦＥＴデバイス、および垂直複数ゲートＦｉｎＦＥＴ（fin field effect transistor）またはトリゲート（Tri-Gate）デバイスである。なお、上記文献は本明細書に参照として援用される。
【０００６】
このように、複数のゲートを有するトランジスタの技術が台頭してきている。ダブルゲートトランジスタは、同一のチャネル領域を制御する、互いに対向した２つの平行なゲートを有している。ＦｉｎＦＥＴは、垂直ダブルゲートデバイスであって、チャネルが、一般的にはＳＯＩ（silicon-on-insulator）基板上に形成されている半導体材料を有する垂直フィンを備えている。ＦｉｎＦＥＴの２つのゲートは、垂直フィンの対向する側壁に形成されている。トリゲートトランジスタは、同一のチャネル領域を制御する３つのゲートを備えている（例えば、チャネルは垂直フィンを有し、２つのゲートは垂直フィンの側面に形成されており、３つ目のゲートはフィンの最上部に形成されている）。ＦｉｎＦＥＴ構造は、フィンの最上部に配置された絶縁材またはハードマスクによって第３のゲートが遮断されたトリゲートトランジスタと類似している。
【０００７】
ＦｉｎＦＥＴ、トリゲートトランジスタ、およびこれらを形成する際のいくつかの課題について、Nowak, E.J.らによる"Turning Silicon on its Edge: Overcoming Silicon Scaling Barriers with Double Gate and FinFET Technology," IEEE Circuits & Devices Magazine, January/February 2004, pp. 20-31, IEEEに記載されている。上記文献は参照として本明細書に援用される。
【０００８】
ＦｉｎＦＥＴおよびトリゲートトランジスタは、ＣＭＯＳデバイスの形成に用いられ得る。ＰＭＯＳおよび／またはＮＭＯＳトランジスタとして、１つ以上のＦｉｎＦＥＴを用いることができる。１つのＰＭＯＳまたはＮＭＯＳトランジスタの形成に、２つ以上の平行したフィンが用いられる場合が多い。ＦｉｎＦＥＴは、プレーナトランジスタ構造よりも積極的に寸法を縮小することができると共に、ゲート誘起ドレインリーク（gate-induced drain leakage; GIDL）電流が低い。これについては、Chang, L.らによる"Extremely Scaled Silicon Nano-CMOS Devices," Proceedings of the IEEE, November 2003, Vol. 91, No. 11, pp. 1860-1873, IEEEに記載されている。上記文献は、参照として本明細書に援用される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、ＦｉｎＦＥＴなどの複数ゲートトランジスタは、プレーナＣＭＯＳデバイスよりも製造が困難かつ複雑であり、また全く異なる材料を必要とし、さらにプロセスに関する様々な課題がある。
【００１０】
さらに、ＣＭＯＳデバイスのＮＭＯＳおよびＰＭＯＳトランジスタの閾値電圧Ｖｔが対称性を持つようにＣＭＯＳデバイスを設計することが重要である。しかし、特に複数のゲートを有する先進的なトランジスタなどのデバイスの微細化が進むにつれて、対称性を有する閾値電圧Ｖｔを達成できる材料、デバイス構造、および製造プロセスを見出すには困難が伴う。
【００１１】
従って当技術分野においては、複数ゲートトランジスタの改良された構造、およびその製造プロセスが必要とされている。
【課題を解決するための手段】
【００１２】
複数ゲートトランジスタのゲート電極の新規的構造および形成方法を備えた本発明の好ましい形態によって、上記および上記以外の問題は一般的に解決または回避され、さらには技術的優位性が一般的に得られる。ゲート電極材料の仕事関数を調整するために、ＰＭＯＳおよびＮＭＯＳデバイス用のゲート電極材料の第１のパラメータおよび第２のパラメータが調節される。一部の形態では、ゲート電極材料として、ゲート材料の厚さを変えることによって調整または調節可能な仕事関数を有する金属が用いられる。そして、所望の仕事関数を得るために、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタに対して上記金属の厚さが調節される。別の形態では、所望の仕事関数を得るために、ゲート材料にドーパント種が注入される。
【００１３】
本発明の好ましい形態によると、半導体デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記半導体デバイスは、上記第１のトランジスタに近接していると共に少なくとも２つの第２のゲート電極を有している第２のトランジスタを備えている。上記少なくとも２つの第２のゲート電極は、第２のパラメータを有している。この第２のパラメータは、上記第１のパラメータとは異なる。
【００１４】
本発明の好ましい別の形態によると、半導体デバイスは、第１の厚さを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。この第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、上記第１の厚さとは異なる第２の厚さを有する少なくとも２つの第２のゲート電極を有している。上記第１の厚さは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２の厚さは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
【００１５】
本発明の好ましいさらに別の形態によると、半導体デバイスは、第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を有している。上記第２のドーパントレベルは、上記第１のドーパントレベルとは異なる。上記第１のドーパントレベルは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２のドーパントレベルは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
【００１６】
本発明の好ましい別の形態によると、半導体デバイスの製造方法は、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを形成する工程を含んでいる。第２のパラメータを有する少なくとも２つの第２のゲート電極を有する第２のトランジスタが、上記第１のトランジスタに近接して形成される。上記第２のパラメータは、上記第１のパラメータとは異なる。
【００１７】
本発明の好ましい形態の利点として、トランジスタデバイスおよびその構造を製造するための新規な方法を提供している点が含まれる。複数ゲートＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが略対称的なＶｔを有する、複数ゲートＣＭＯＳデバイスが製造される。金属ゲート材料の厚さ、および／またはゲート電極材料のドーパントレベルは、トランジスタゲート電極の仕事関数を規定し、従ってトランジスタの閾値電圧Ｖｔを規定する。一部の形態では、ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに対して同一の材料が用いられることが好ましい。同一の材料を用いることによって、２つの異なるゲート材料を堆積およびエッチングするために要する処理が少なくなり、さらに製造プロセス工具の汚染を予防できる。別の形態では、１種類のゲート材料が堆積され、そしてＰＭＯＳデバイスまたはＮＭＯＳトランジスタゲート電極材料のいずれかにドーパント種が注入されて、仕事関数が調節される。
【００１８】
以下に記載する本発明の詳細な説明がよりよく理解されるように、本発明の形態の特徴および技術的利点について、やや大まかに概説した。本発明の形態のさらなる特徴および利点について以下に説明する。これらのさらなる特徴および利点は、本発明の請求項の主部を構成する。開示されている概念および具体的な形態は、例えばキャパシタまたはゲートダイオード（gated diode）などの別の構造、あるいは、本発明と同一の目的を達成するための別のプロセスを変更および設計するための基礎として用いられることは、当業者は容易に理解するであろう。またこのような同等の構成は、特許請求の範囲に記載された本発明の精神および範囲を逸脱するものではない点についても、当業者は理解するであろう。
【００１９】
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
【図面の簡単な説明】
【００２０】
【図１】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図２】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図３】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図４】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図５】本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【図６】ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【図７】ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【図８】本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。
【図９】非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。
【図１０】ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。
【図１１】本発明の一実施形態に従ってシリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。
【図１２】トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。
【図１３】上部金属層および絶縁層をＦｉｎＦＥＴデバイス上に形成した後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。
【図１４】図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。
【図１５】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【図１６】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【図１７】本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【００２１】
それぞれに図において対応している数字および符号は、特に記載がない限り同じ部品を表している。これらの図は、好ましい実施形態に関連した形態を分かりやすく示したものであって、サイズを縮小するために描かれたものでは必ずしもない。
【発明を実施するための形態】
【００２２】
好ましい実施形態の実施および使用について以下に詳述する。しかし本発明は、様々な具体的状況において応用可能な多くの概念を提供していることについて理解されたい。本明細書に記載の具体的な実施形態は、単に本発明の具体的な実施および使用方法を示したものであって、本発明の範囲を限定するものではない。
【００２３】
電子工学における「仕事関数」とは、一般的には電子ボルトで示されるエネルギーであって、電子をフェルミ準位から表面の外側へ無限遠に取り出すために必要なエネルギーである。仕事関数は、導体、半導体、あるいは絶縁体に関わらず、あらゆる材料の材料特性である。
【００２４】
半導体材料は、これまではトランジスタデバイスのためのゲート電極材料として用いられてきた。半導体材料の仕事関数は、半導体材料をドーピングすることによって変えることができる。例えば、非ドープポリシリコンの仕事関数は約４．６５ｅＶであるが、ホウ素がドープされたポリシリコンの仕事関数は約５．１５ｅＶである。例えば、ゲート電極として用いられた場合は、半導体または導体の仕事関数はトランジスタの閾値電圧に直接影響を及ぼす。
【００２５】
先進的なトランジスタ設計に必要なデバイス性能を得るためには、ゲート絶縁膜材料として、金属ゲート電極材料および高誘電率絶縁材料を用いる傾向がある。ゲート空乏化効果を回避し、酸化膜換算膜厚（equivalent oxide thickness; EOT）を減少させるためには、従来のポリシリコンよりも金属ゲートが好ましい。しかし、ＣＭＯＳデバイス（特に、ゲート絶縁材料として高誘電率絶縁材料を有するＣＭＯＳデバイス）の金属ゲートとしては、適切な材料がまだ発見されていない。特に、複数ゲートトランジスタのためのゲート材料工学は困難であることが分かってきている。
【００２６】
「ミッドギャップ」ゲート仕事関数は、本明細書では約４．６５ｅＶに規定されている。なぜなら、上記値が、ｎドープされた多結晶シリコンの仕事関数（すなわち約４．１ｅＶ）と、ｐドープされた多結晶シリコンの仕事関数（すなわち約５．２ｅＶ）の中間値であるためである。４．１ｅＶと５．２ｅＶとの差は、例えば価電子帯と伝導帯との間の１．１ｅＶのエネルギーギャップである。「準ミッドギャップ（near-mid-gap）」は、本明細書では約４．６５ｅＶ近辺の仕事関数として規定されている。例えば、約４．４５ｅＶはＮＭＯＳデバイスの準ミッドギャップ仕事関数であり、約４．８５ｅＶはＰＭＯＳデバイスの準ミッドギャップ仕事関数である。
【００２７】
当技術分野では、複数ゲートＣＭＯＳデバイスに対して適切な仕事関数を有する金属ゲート電極が必要とされている。ＣＭＯＳ ＦｉｎＦＥＴ技術が、バルクＳｉ ＣＭＯＳ技術に勝る最大性能利益をもたらすためには、１つの問題を解決しなければならない。すなわち、閾値電圧Ｖｔを制御するための調整可能な仕事関数を有するゲート技術の開発という問題である。
【００２８】
本発明の実施形態の１つの特徴は、例えば複数ゲートＮＭＯＳデバイスおよび複数ゲートＰＭＯＳデバイスに対して、仕事関数がそれぞれ約４．４５ｅＶおよび４．８５ｅＶである２つの準ミッドギャップ金属ゲート材料を発見することにある。これらの仕事関数は、ＣＭＯＳデバイスに必要とされる対称性を持つＶｔｎおよびＶｔｐ（例えば、Ｖｔｎ＝＋０．３Ｖ、Ｖｔｐ＝−０．３Ｖ）を達成する。本発明の実施形態の別の特徴は、これら２つの金属ゲート材料を複数ゲートデバイスの１つのプロセスフローに統合することにある。
【００２９】
本発明の実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の複数ゲートＣＭＯＳトランジスタに用いられるゲート材料として有用な金属を開示することによって、技術的優位性を達成する。一実施形態では、上記ゲート材料は、ＴｉＳｉＮを含んでいることが好ましい。別の実施形態では、上記ゲート材料は、ＴａＮまたはＴｉＮを含んでいることが好ましい。上記ゲート材料は、別の材料を含んでいてもよい。一部の実施形態では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの仕事関数は、ゲート材料の厚さを調節または調整することによって調節される。ゲート絶縁膜に隣接したゲート材料が金属であるので、ゲート絶縁膜として高誘電率絶縁材料を用いることによって生じるフェルミピニング効果（Fermi-pinning effect）が回避される。一部の実施形態では、ＮＭＯＳおよびＰＭＯＳトランジスタの複数ゲートは、例えば、最上面に配置された半導体材料の層を含んでいてもよい。
【００３０】
本発明については、具体的状況（すなわちＣＭＯＳ ＦｉｎＦＥＴデバイス）において、好ましい実施形態に関連して説明する。しかし本発明の実施形態は、例えばトリゲートデバイスなど、トランジスタに２つ以上のゲート電極が用いられた他の半導体デバイスアプリケーションへ応用することも可能である。なお、図面にはＣＭＯＳデバイスのみが示されている。しかし、本明細書に記載の各製造プロセス中に、半導体基板上に多くのトランジスタを形成することができる。
【００３１】
本明細書に記載の金属層は、プロセス条件を変えることによって非常に正確に堆積およびエッチングされる。「ゲート」および「ゲート電極」という用語はトランジスタのゲートを表し、またこれらの用語は、本明細書では同義的に用いられている。
【００３２】
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイス１００の断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。まず図１には、基材１０２を含む半導体デバイス１００の断面図が示されている。
【００３３】
基材１０２は、ＳＯＩ基板を含んでいることが好ましい。ＳＯＩ基板は、例えば、基板を含む半導体材料１０４からなる第１の層と、埋め込み絶縁層１０６、または半導体材料１０４の第１の層上に配置された埋め込み酸化物層と、埋め込み絶縁層１０４上に配置された半導体材料１０８からなる第２の層と、を有している。
【００３４】
基材１０２は、その別の領域内に形成された別の能動部品または回路（図示せず）をさらに有していてもよい。基材１０２は、例えば単結晶シリコンを酸化ケイ素で覆ったものを有していてもよい。基材１０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を有していてもよい。例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣ等の化合物半導体をシリコンの代わりに用いてもよい。
【００３５】
基材１０２は、ＰウェルおよびＮウェル（図示せず）をそれぞれ形成するために、例えばＰ型ドーパントおよびＮ型ドーパントによってドープされてもよい。半導体材料１０８の第２の層は、例えば、厚さが約１００ｎｍのシリコン（Ｓｉ）を有していてもよい。しかし半導体材料１０８の第２の層は、別の寸法の別の材料を有していてもよい。
【００３６】
基材１０２上にハードマスク１１０／１１２／１１４が形成される。ハードマスク１１０／１１２／１１４は、基材１０２上に形成された、厚さが約５ｎｍ以下のＳｉＯ２からなる第１の酸化物層１１０を有している。この第１の酸化物層１１０上には、厚さが約２０ｎｍのＳｉｘＮｙからなる窒化物層１１２が形成される。窒化物層１１２上に、約２０ｎｍ以下のＳｉＯ２を有する第２の酸化物層１１４が形成される。あるいは、ハードマスク１１０／１１２／１１４は、例えば別の寸法の別の材料を有していてもよい。
【００３７】
半導体デバイス１００は、図示されているように、ＰＭＯＳデバイスが形成される少なくとも１つの第１の領域１１７と、ＮＭＯＳデバイスが形成される少なくとも１つの第２の領域１１８とを有している。第１の領域１１７および第２の領域１１８が１つのみ図示されているが、例えば多数の第１の領域１１７および第２の領域１１８が半導体デバイス１００上に形成されていてもよい。第１の領域１１７および第２の領域１１８は、素子分離用領域によって分離されていてもよい（図１には示されていないため、例えば図１４の３９２を参照）。
【００３８】
ハードマスク１１０／１１２／１１４は、リソグラフィによってパターン形成される。このリソグラフィでは、例えばハードマスク１１０／１１２／１１４上にフォトレジスト層が堆積され、このフォトレジスト層がリソグラフィマスクを用いてエネルギーに暴露され、上記フォトレジスト層が現像され、そして上記フォトレジスト層がマスクとして用いられてハードマスク１１０／１１２／１１４がパターン形成される。
【００３９】
図２に示されているように、ハードマスク１１０／１１２／１１４、さらに任意でフォトレジスト層がマスクとして用いられて、基材１０２の半導体材料１０８の第２の層がパターン形成される。埋め込み絶縁層１０６は、例えば、半導体材料１０８の第２の層をエッチングプロセスするためのエッチストップを有していてもよい。
【００４０】
埋め込み絶縁層１０６の最上部は、図示されているように、半導体材料１０８の第２の層のエッチングプロセス中に除去してもよい。埋め込み絶縁層１０６は、例えば厚さが約１５０ｎｍであって、約１５ｎｍ以下の量ｄ１がエッチングされてもよい。しかしｄ１は別の大きさであってもよい。
【００４１】
半導体材料１０８の第２の層は、半導体材料１０８の垂直フィンを形成する。この垂直フィンは、基材１０２の水平方向から垂直方向に伸びる。フィン構造１０８は、ＰＭＯＳおよびＮＭＯＳデバイスのチャネルとして機能する。これについては本明細書においてさらに説明する。フィン構造１０８の厚さｄ２は、例えば約５０ｎｍ以下であってもよいが、別の大きさであってもよい。フィン構造１０８の厚さｄ２は、例えば一部のアプリケーションでは約５〜６０ｎｍ、またはそれ未満であってもよい。フィン構造１０８の厚さｄ２は、別の例ではより大きくてもよく、例えば約１００〜１、０００ｎｍであってよい。フィン構造１０８の厚さｄ２は、例えばチャネルドーピングおよびフィン構造１０８の別の寸法に応じて異なっていてもよい。しかしパラメータの変更は、寸法ｄ２の決定に影響を及ぼすことがある。
【００４２】
フィン構造１０８の高さは、例えば半導体材料１０８の第２の層の厚さと等しい。半導体デバイス１００の第１の領域１１７内および第２の領域１１８内には、フィン構造１０８が２つのみ図示されているが、各ＰＭＯＳおよびＮＭＯＳデバイスに対して多数のフィン構造（例えば１〜２００）が存在していてもよい。しかし、上記以外の数のフィン構造１０８を用いてもよい。
【００４３】
図２に示されているように、半導体材料１０８のフィンの側壁にゲート絶縁膜１１６が形成される。ゲート絶縁膜１１６は、図示されているように、例えば半導体材料１０８のみが酸化される熱酸化プロセスによって形成される。あるいは、ゲート絶縁膜１１６は堆積プロセスによって形成されてもよい。
【００４４】
この結果、埋め込み絶縁層１０６上とハードマスク１１０／１１２／１１４（図示せず）上とにゲート絶縁膜１１６の薄い層が形成される。
【００４５】
ゲート絶縁膜は、例えば、ハフニウムベースの絶縁膜、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、これらの組み合わせ、あるいはこれらの組み合わせとＳｉＯ２との組み合わせを含んでいてもよい。しかしゲート絶縁膜１１６は、上記以外の材料を含んでいてもよい。
【００４６】
ゲート絶縁膜１１６は、一部の実施形態では、ＳｉＯ２よりも誘電率が高い高誘電率絶縁材料を含んでいることが好ましい。ゲート絶縁材料１１６は、例えば誘電率が約４．０またはそれ以上の高誘電率材料を含んでいることが好ましい。ゲート絶縁材料１１６の厚さは、一実施形態では約５０オングストロームであることが好ましいが、しかしこれ以外の寸法であってもよい。
【００４７】
次に、図３に示されているように、第１の領域１１７内および第２の領域１１８内のフィン構造上に、厚さが約ｄ３のゲート電極材料１２０が形成される。ゲート電極材料１２０の厚さは、例えば約５００オングストローム以下であることが好ましいが、これ以外の寸法であってもよい。
【００４８】
ゲート電極材料１２０は、一実施形態では、厚さに応じて仕事関数を変更できる材料であるＴｉＳｉＮを含んでいることが好ましい。あるいは、ゲート電極材料１２０は、例えばＴａＮまたはＴｉＮを含んでいてもよい。
【００４９】
別の実施形態では、ゲート電極材料１２０は、例えばＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいることが好ましい。
【００５０】
しかし、ゲート電極材料１２０は、上記以外の材料を含んでいてもよい。ゲート電極材料１２０は、例えば材料の厚さを変えることによって仕事関数が変更可能な材料を含んでいることが好ましい。
【００５１】
ゲート電極材料１２０は、例えば化学気相堆積（chemical vapor deposition; CVD）、原子層堆積（atomic layer deposition; ALD）、有機金属化学気相堆積（metal organic chemical vapor deposition; MOCVD）、物理的気相成長法（physical vapor deposition; PVD）、あるいはジェット気相堆積（jet vapor deposition; JVD）によって堆積させ得る。しかしゲート電極材料１２０は、上記以外の適切な堆積法を用いて堆積させてもよい。
【００５２】
ゲート電極材料１２０は、半導体材料１０８のフィンの第１の側面上の第１のゲート電極と、第１の側面に対向する半導体材料１０８のフィンの側面上の第２のゲート電極とを有している。従って、半導体材料１０８の各フィン上に、デュアルゲート電極構造を有するＦｉｎＦＥＴが形成される。ここでも再び、例えば基材１０２の第１の領域１１７内にＰＭＯＳデバイスを形成するか、あるいは第２の領域１１８内にＮＭＯＳデバイスを形成するために、複数のフィン１０８を平行に配置させてもよい。
【００５３】
ゲート電極材料１２０は、ＴｉＳｉＮを含んでいる場合は、例えば、用いる原料およびガスとしてＴＤＥＡＴを０．１１ｇ／ｍｉｎ、ＳｉＨ４を約１００立方センチメートル／ｍｉｎ（standard cubic centimeters per minute; s.c.c.m.）、ＮＨ３を約５、８００s.c.c.m、そして温度約３４０℃、圧力約６０ＴｏｒｒにてＣＶＤを行うことによって形成されることが好ましい。しかし、上記以外の方法およびプロセスパラメータを用いてゲート電極材料１２０を形成してもよい。
【００５４】
次に、図４に示されているように、基材１０２の第１の領域１１７がマスク１２２によって覆われる。マスク１２２は、例えば基材１０２の表面全体に堆積され、リソグラフィによって第２の領域１１８から除去されて、第２の領域１１８内のゲート電極材料１２０が暴露される。マスク１２２は、例えばフォトレジスト層、および／またはハードマスクを含んでいてもよい。マスク１２２は、一実施形態では、例えばＳｉｘＮｙなどの窒化物材料を含んでいることが好ましいが、これ以外の材料を用いてもよい。
【００５５】
図４に示すように、マスク１２２は、基材１０２の第２の領域１１８からゲート電極材料１２０の少なくとも最上部が除去される間に、マスクとして用いられる。ゲート電極材料１２０の最上部を除去するプロセスは、例えば時限エッチングプロセス（timed etch process）、および／またはウェットエッチングプロセスなどのエッチングプロセスを含んでいてもよいが、これ以外のエッチングプロセスを用いてもよい。
【００５６】
エッチングプロセスは、例えば反応性イオンエッチング（reactive ion etch; RIE）などの等方性ドライエッチング、ウェットエッチング、または逆ＡＬＤプロセス（reverse ALD process）などの原子層エッチングを含んでいてもよい。マスク１２２は、例えばエッチングプロセス中に、第１の領域１１７内のゲート材料１２０が除去されないように保護する。
【００５７】
第２の領域１１８内のゲート電極材料１２０の厚さは、例えば、ゲート電極材料１２０の最上部を除去するためのエッチングプロセス後には、約１００オングストロームまたはそれ未満のｄ４であることが好ましい。例えば、ＰＭＯＳデバイスのための第１の領域１１７内のゲート電極材料１２０の厚さｄ３は、ＮＭＯＳデバイスのための第２の領域１１８内のゲート電極材料１２０の厚さｄ４よりも大きいことが好ましい。
【００５８】
ゲート電極材料１２０の厚さｄ３およびｄ４は、本発明の実施形態に従って、例えば第１の領域１１７内および第２の領域１１８内のゲート電極材料１２０の所望の仕事関数に従って選択されることが好ましい。
【００５９】
ハードマスク１２２は、窒化ケイ素を含んでいる場合は、熱リン酸を用いて除去されるが、他の化学物質を用いてもよい。図５に示されるように、ゲート電極材料１２０上に半導体材料１２４の任意の層が形成されてもよい。半導体材料１２４の層は、例えば厚さが約２、０００オングストロームまたはそれ未満のポリシリコンを含んでいてもよいが、他の寸法の他の材料を含んでいてもよい。半導体材料１２４は、例えば基材１０２の第１の領域１１７および第２の領域１１８のゲート電極の一部を含んでいる。
【００６０】
一実施形態では、図示されていないが、エッチングプロセスにおいて全てのゲート電極材料１２０が、第２の領域１１８から除去される。この実施形態では、第２の領域１１８およびハードマスク１２２上に、ゲート電極材料の別の層が堆積されることが好ましい。あるいは、ゲート電極材料の追加的な層が堆積される前にハードマスク１２２が除去されて、基材の第２の領域１１８上のゲート電極材料を再堆積させてもよい。ゲート電極材料の上記追加的な層は、例えばゲート電極材料１２０のための好ましい材料として列記した材料と同じ材料を含んでいることが好ましい。
【００６１】
半導体デバイス１００の製造プロセスを継続する。例えば、ゲート電極材料１２０の一部が除去されて、ＣＭＯＳ ＦｉｎＦＥＴ用のゲート電極が形成される。例えば、ゲート電極材料１２０および任意の半導体材料１２４が、第１の領域１１７および第２の領域１１８に対して同時にパターン形成されて、第１の領域１１７および第２の領域１１８内にそれぞれ、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタのゲート電極が形成される。ゲート電極上に追加的な絶縁材料層が形成されてもよい。図１３および図１４に示すように、例えばＦｉｎＦＥＴのソース、ドレイン、およびゲート電極にコンタクトが形成される（これについては、本明細書においてさらに説明する）。
【００６２】
有利なことに、第１の領域１１７内の複数ゲートＰＭＯＳデバイスのゲート電極１２０が、第２の領域１１８内の複数ゲートＮＭＯＳデバイスのゲート電極１２０よりも厚い、ＣＭＯＳ ＦｉｎＦＥＴデバイスが形成される。複数ゲートＰＭＯＳデバイスのゲート電極１２０の厚さは、複数ゲートＮＭＯＳデバイスのゲート電極１２０の厚さよりも、例えば５０オングストロームまたはそれ以上厚いことが好ましい。
【００６３】
図６および図７は、本発明の一実施形態に従って、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの別の製造方法を示す断面図である。図６および図７では、図１〜図５において用いられた数字と同様の数字が用いられており、またこれまで説明してきた実施形態と同様の材料および厚さが用いられることが好ましい。
【００６４】
この実施形態では、図６に示されているように、フィン構造２０８上（例えば、フィン構造２０８上に配置されたゲート絶縁膜２１６上、およびハードマスク２１０／２１２／２１４上）に、厚さｄ５を有する第１のゲート材料２２０ａが形成される。例えば、フォトレジスト層またはハードマスクを有するマスク２３０が、半導体デバイス２００の第２の領域２１８に形成される。
【００６５】
第１の領域２１７内の第１のゲート材料２２０ａ上、および第２の領域２１８内のマスク２３０上に、厚さｄ６を有する第２のゲート材料２２０ｂが形成される。図７に示されているように、マスク２３０の除去時に、第２のゲート材料２２０ｂは第２の領域２１８からリフトオフ法によって除去される。
【００６６】
従って、図１〜図５に示されている実施形態のように、第１の領域２１７内のゲート電極２２０ａ／２２０ｂの厚さｄ５＋ｄ６は、図示されているように、第２の領域２１８内のゲート電極２２０ａの厚さｄ５よりも大きい。ここでもまた、図７に示されているように、第１の領域２１７内のゲート電極材料２２０ａ／２２０ｂ上、および第２の領域２１８内のゲート電極材料２０ａ上に、半導体材料２２４の層が形成される。
【００６７】
図８は、本発明の実施形態に従って、数種類のゲート絶縁材からなる様々な厚さのＴｉＳｉＮゲート電極の仕事関数を示すグラフである。２３２は、ゲート絶縁膜ＳｉＯ２を有する様々な厚さのＴｉＳｉＮゲート電極材料１１６／２１６を示している。２３４は、ゲート絶縁膜ＨｆＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。
【００６８】
２３６は、ゲート絶縁膜ＨｆＳｉＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。ｙ軸に示されている仕事関数は、ｘ軸にオングストロームで示されているＴｉＳｉＮゲート電極材料１１６／２１６の厚さに応じて変化する。
【００６９】
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの、２つの異なるドレイン／ソース間電圧（drain to source voltage; VDS）に対する変換特性であって、本発明の実施形態がこの変換特性に対して及ぼし得る影響を示す図である。
【００７０】
ｙ軸には、ｘ軸のゲート／ソース間電圧（gate to source voltage; VGS）に応じたドレイン電流ＩＤが示されている。２３８の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＰＭＯＳ短チャネルデバイスは、２３８と同様の曲線を示す）。
【００７１】
２４０の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＮＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＮＭＯＳ短チャネルデバイスは、２４０と同様の曲線を示す）。従来技術によるＣＭＯＳデバイスの場合は、２セットの曲線２３８および２４０は、ＶＧＳが０、ドレイン電流ＩＤが約１．００Ｅ−０５〜１．００Ｅ−０６（領域２４２を参照）の部分において交差している。
【００７２】
本発明の実施形態によると、ゲート電極材料の厚さによって仕事関数が調節されるため、２４４に示されているように、変換特性曲線がＩＤ約１．００Ｅ−１２〜１．００Ｅ−１０において交差するように調整することができる。例えば、一部のＣＭＯＳデバイスにおいては、オフ電流が１．００Ｅ−５のトランジスタよりもオフ電流が１．００Ｅ−１１のトランジスタが好ましい。
【００７３】
なぜなら、これによって電子回路（例えばＣＭＯＳトランジスタが内蔵されていて、別のトランジスタおよび回路素子をさらに備え得る電子回路）全体の消費電力を大幅に低減できるからである。消費電力が低減され、そして例えば、トランジスタが携帯電話、ＰＤＡ（personal digital assistant）、またはラップトップコンピュータなどのモバイルアプリケーションに用いられる場合、そのモバイルアプリケーションは、待機モードでバッテリーを充電することなく長時間動作できるため有利である。
【００７４】
本発明の実施形態に従って、ゲート電極材料、およびＰＭＯＳならびにＮＭＯＳトランジスタの仕事関数を調整するために、ゲート電極材料の他のパラメータを変えてもよい。これについては、本明細書においてさらに詳しく説明する。
【００７５】
Lin, R.らによる「An Adjustable Work Function Technology Using Mo Gate for CMOS Devices」、IEEE Electron Device Letters, January 2002, pp. 49-51, Vol. 23, No. 1, IEEEでは、Ｍｏをわずかに含むゲート電極の仕事関数をシフトするために、ＭｏにＮが注入される。この文献は、本明細書に参照として援用される。
【００７６】
しかし、高エネルギー（２９ｋｅＶ）および高用量（５Ｅ１５ｃｍ−２）による窒素注入に基づいて、比較的厚いＭｏ膜（６５０Ａ）の仕事関数をシフトさせることは、ＦｉｎＦＥＴまたは薄いフィンを有するトリゲートデバイスに対しては不十分である。なぜなら、一般的に低エネルギーおよび低用量で形成されるソースおよびドレイン領域が、窒素注入によって劣化するからである。
【００７７】
次に図１０を参照すると、本発明の実施形態では、ＣＭＯＳ ＦｉｎＦＥＴデバイスの少なくとも１つのトランジスタの金属ゲート電極３２０にドーパント種３５２／３５４を注入して、金属ゲート電極３２０／３６０の仕事関数を調整することによって、技術的優位性を達成している。
【００７８】
図１０は、ゲート電極材料３２０へドーパント種３５２／３５４を注入することによって、第２の領域３１８内のＮＭＯＳ ＦｉｎＦＥＴトランジスタの仕事関数が調節された、本発明の一実施形態の断面図を示している。図１０では、これまでの図において用いられた数字と同様の数字が用いられている。
【００７９】
ゲート電極材料３２０／３６０およびドーパント種３５２／３５４は、例えば一部の実施形態においては、仕事関数が少なくとも２００ｍＶシフトするように選択されることが好ましいが、得られる仕事関数のシフトは上記以外であってもよい。
【００８０】
さらに、別の実施形態では、ゲート注入に用いられるドーパントまたは複数のドーパントは、複数ゲートデバイスのソースおよびドレイン領域（図１０には示されていないため、図１４のソース領域３０８ｂおよびドレイン領域３０８ｃを参照）を形成するために用いられるドーパントと同一のドーパントを含んでいる。ゲートドーパント注入プロセスは、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いられる注入プロセスと同様の低エネルギーおよび低用量にて行われることが好ましい。
【００８１】
これにより、例えばソース領域３０８ｂ／ドレイン領域３０８ｃ注入プロセスが、ゲート注入によって過補償されることはない。
【００８２】
再び図１０を参照すると、一実施形態では、ゲート電極材料３２０はＴｉＳｉＮを含んでいることが好ましく、またトランジスタの少なくとも１つ（例えば、第２の領域３１８内のＮＭＯＳトランジスタ）に、Ｓｉを含有したドーパント種３５２／３５４が注入される。
【００８３】
別の実施形態では、ゲート電極３２０の材料は、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、Ｍｏ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、またはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、部分シリサイド化ゲート材料、完全シリサイド化ゲート材料（fully silicided gate material; FUSI）、別の金属、および／またはこれらの組み合わせを含んでいることが好ましい。
【００８４】
ゲート電極材料３２０の少なくとも１つへ注入されたドーパント種３５２／３５４は、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、またはＳｂ、あるいはこれらの組み合わせを含んでいることが好ましい。
【００８５】
一部の実施形態では、ドーパント種３５２／３５４は、窒素（Ｎ）以外の材料を含んでいることが好ましい。なぜなら、Ｎ注入は一般的に過度に強力であり、ソースおよびドレイン領域（図４の領域３０８ｂおよび３０８ｃを参照）に悪影響を及ぼす可能性があるからである。ドーパント種３５２／３５４を注入するための注入プロセスは、例えばその注入量およびパワーレベルにおいて、例えばソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入プロセスよりも弱い、あるいは強くないことが好ましい。
【００８６】
これによって、ソース領域３０８ｂおよびドレイン領域３０８ｃの注入プロセスが過補償されることはない。一部の実施形態では、例えば、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いるドーパント種と同様のドーパント種をゲート電極材料３２０へ注入してもよい。
【００８７】
再び図１０を参照すると、第１の領域３１７と第２の領域３１８との上にゲート電極材料３２０が堆積された後に、第１の領域３１７上にマスク３５０が形成される。マスク３５０は、例えば第１の領域３１７上および第２の領域３１８上に形成され、そして第２の領域３１８上から除去される。マスク３５０は、例えばフォトレジスト層、または絶縁体を含むハードマスクを有していてもよい。
【００８８】
図示されているように、第２の領域３１８内のゲート電極にドーパント種３５２が注入される。マスク３５０は、注入プロセス中において、第１の領域３１７内のゲート電極材料３２０を保護する。ゲート電極材料３６０は、第２の領域３１８内において修正され、またゲート電極材料３２０全体において、段階的な濃度のドーパント種３５２を含み得る。例えば、ゲート電極材料３６０におけるドーパント種３５２の濃度が、埋め込み絶縁層３０６に隣接した底面あるいはフィン３０８の側壁面よりも、最上面において高くなるようにしてもよい。
【００８９】
一部の実施形態では、第１の領域３１７内および第２の領域３１８内のゲート電極材料３２０に、第１のレベルのドーパントが注入される。次いで、例えば、第１の領域３１７がマスクされ、そして第２の領域３１８内のゲート電極材料３２０に追加量のドーパントが注入されて、第１の領域３１７内のドーパントの第１のレベルとは異なる第２の領域３１８内のドーパントの第２のレベルが設定される。
【００９０】
一実施形態では、３５４に示されているように、基材３０２方向の角度に注入プロセスが向けられることが好ましい。この角度は、例えば基材３０２の最上面（０度）に対して約３０〜６０度であることが好ましいが、他の角度であってもよい。例えば、フィン３０８のアスペクト比は比較的高くてもよく、また注入プロセス３５４方向の角度付けによって、フィン３０８の側壁に沿ったゲート電極材料３２０内へのドーパント種３５４の注入が補助される。
【００９１】
一部の実施形態では、基材３０２が複数回回転され、そして一定の角度に向けられた注入プロセス３５４が繰り返されて、フィン３０８上のゲート電極材料３６０の各側への注入が行われる。例えば、基材３０２へ１度目の注入が行われ、そして基材３０２が９０度回転される。基材３０２へ２度目の注入が行われ、そして基材３０２が再び９０度回転される。一部の実施形態では、基材は、ゲート電極材料３６０の全ての側壁へ注入を行うために、注入および回転されることが好ましい。これには、例えば４つの注入プロセスおよび３つの回転が含まれる。
【００９２】
別の実施形態では、例えば、ゲート電極材料３６０の少なくとも１つの側面では、フィン３０８の１方の側壁に沿って、フィン３０８の他方の側壁よりも高濃度のドーパントが注入されることが好ましい。これらの実施形態では、基材３０２は全く回転されず、ドーパント注入工程は１工程のみであり得る。あるいは、例えば第２のドーパント注入プロセスが行われる前に、基材３０２が一度のみ回転されるようにしてもよい。例えば、ドーパント種がフィン構造の第１の側壁へ注入されるが、フィン構造の第２の側壁へは注入されないようにしてもよい。
【００９３】
次に、ドーパント種を注入して仕事関数を調整した実験結果について説明する。ＴｉＳｉＮを含み、厚さが２５０オングストロームであり、最初のＳｉ濃度が約２５〜３０％であるゲート電極材料が堆積された。表１は、６つの異なるタイプのデバイスに対する、仕事関数がミッドギャップレベル（４．６５ｅＶ）周辺において対称的なＣＭＯＳ ＦｉｎＦＥＴプロセスの実施例を示している：
【００９４】
【表１】
【００９５】
注入量を変えることによって仕事関数に最大の影響を及ぼした最も成果の高い結果は、例えばＳｉＯ２絶縁膜からなるゲート絶縁膜を有するＰＭＯＳおよびＮＭＯＳデバイスであった。
【００９６】
図１１は、本発明の一実施形態に従って、様々なレベルでシリコンがドーピングされ、また様々なゲート絶縁材料を有した、様々なタイプのトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示したグラフである。表２は、図１１に示されているグラフの材料および素子数を示している：
【００９７】
【表２】
【００９８】
図１２は、トリゲートトランジスタデバイスにおいて実施した本発明の一実施形態の断面図を示している。この実施形態では、ＳＯＩ基板４０２の半導体材料４０８の第２の層の最上面においてハードマスクは用いられない。あるいは、ハードマスクは、フィン構造４０８を形成するために半導体材料４０８の第２の層がパターン形成された後に除去される。
【００９９】
この実施形態では、各トランジスタは、フィン構造４０８上に第１のゲート電極を３つ有している。第１のゲート電極は、フィン構造４０８の第１の側壁に配置されていて、第２のゲート電極は、フィン構造４０８の第２の側壁に配置されている。
【０１００】
この第２の側壁は、同一のフィン構造４０８の第１の側壁に対向している。第３のゲート電極は、各フィン構造４０８の最上面に配置されている。例えば、フィン構造４０８は、第１の領域４１７および第２の領域４１８内のトランジスタのチャネルとして機能する。例えば、図１〜図５、および図６ならびに図７を参照しながら説明したように、ゲート電極の厚さを用いてゲート電極４２０の仕事関数を調整することができる。
【０１０１】
あるいは、第１の領域４１７、第２の領域４１８、あるいは第１の領域４１７と第２の領域４１８との両方へ異なるドーピングレベルのドーパント種を注入することによって、ゲート電極４２０の仕事関数を調整することができる。
【０１０２】
図１３に示されているように、半導体デバイスのプロセスを継続する。図１３は、本発明の実施形態に従って複数ゲートＦｉｎＦＥＴデバイスを有した半導体デバイス３００を示す図であって、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示している。図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に対して垂直に示した図である。
【０１０３】
フィン構造３０８の一部にドーパントが注入されて、図１４に示されているようにソース領域３０８ｂおよびドレイン領域３０８ｃが形成される。ソース領域３０８ｂとドレイン領域３０８ｃとの間に配置されたチャネル３０８ａは、例えば図１４にも示されている。ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入工程は、例えば一部の実施形態では、本明細書に記載の製造プロセス工程の前に行ってもよい。
【０１０４】
図１４にも示されているように、ゲート電極３２４／３２０およびハードマスク３１０／３１２／３１４の側壁に、例えば酸化物、窒化物、またはこれらの組み合わせなどの絶縁材料からなるスペーサ３９４が形成される。ＣＭＯＳ ＦｉｎＦＥＴまたはトリゲートトランジスタ上に、例えば絶縁層３８４および３９０などの絶縁層および導電層が形成される。
【０１０５】
コンタクト３８６ａ（図１３）は、複数ゲートデバイスのゲートに電気的接触を与える。例えば、半導体材料３２４上に形成されたケイ化物材料との接触を形成する。同様に、コンタクト３８６ｂ（図１４）は、ソース３０８ｂ上に形成されたケイ化物３８２を介して、ソース３０８ｂに電気的接触を与える。そしてコンタクト３８６ｃは、ドレイン３０８ｃ上に形成されたケイ化物３８２を介して、ドレイン３０８ｃに電気的接触を与える。
【０１０６】
コンタクト３８６ａ、３８６ｂ、３８６ｃへ電気的接触を与える導電線３８８ａ、３８８ｂ、３８８ｃなどの絶縁材料およびコンタクトの最上面に、さらなる金属層および絶縁層を形成およびパターン形成してもよい。コンタクト上にボンドパッド（図示せず）が形成され、そして複数の半導体デバイス３００が個別または別々にされて、個々のダイとなる。ボンドパッドは、例えば集積回路パッケージ（図示せず）のリード（lead）に接続されて、半導体デバイス３００の複数ゲートトランジスタに電気的接触を与える。
【０１０７】
複数ゲートトランジスタは、一実施形態では、第１の領域３１７にＰＭＯＳトランジスタを有し、そして第２の領域３１８にＮＭＯＳトランジスタを有していることが好ましい。本発明の実施形態によると、ゲート電極材料３２０は、ＮＭＯＳトランジスタにおける厚さよりもＰＭＯＳトランジスタにおける厚さの方が大きいことが好ましく、またＰＭＯＳトランジスタにおけるドーパント濃度よりもＮＭＯＳトランジスタにおけるドーパント濃度の方が高いことが好ましい。
【０１０８】
ゲート電極材料３２０の厚さ、またはゲート電極材料３２０のドーパントレベルによって、一実施形態では、ＰＭＯＳトランジスタのゲート材料の仕事関数が約４．８５ｅＶになり、また一実施形態では、ＮＭＯＳトランジスタのゲート材料の仕事関数が約４．４５ｅＶになる。
【０１０９】
別の実施形態では、例えばＰＭＯＳトランジスタのゲート電極の仕事関数は、約４．５〜４．９ｅＶであることが好ましく、またＮＭＯＳトランジスタのゲート電極の仕事関数は、約４．２〜４．６ｅＶであることが好ましい。一実施形態では、トランジスタ１２０および１２２は、例えばそれぞれ約＋０．３および−０．３Ｖなどの、ほぼ対称的な閾値電圧を有していることが好ましい。しかしこの閾値電圧は、例えば対称的なＶｔ値が約＋／−０．１Ｖ〜約１５Ｖなど、他の電圧レベルであってもよい。
【０１１０】
本発明の実施形態は、いくつかの異なる複数ゲートトランジスタデバイスのアプリケーションにおいて技術的優位性を達成する。例えば、本発明の実施形態は、ＮＭＯＳ高性能（ＨＰ）デバイス、ＮＭＯＳ低動作電力（ＬＯＰ）デバイス、ＮＭＯＳ低待機電力（ＬＳＴＰ）デバイス、ＰＭＯＳ高性能デバイス、ＰＭＯＳ低動作電力デバイス、およびＰＭＯＳ低待機電力デバイスにおいて実施可能である。
【０１１１】
これらのＨＰデバイス、ＬＯＰデバイス、およびＬＳＴＰデバイスのパラメータは、２００２版のInternational Technology Roadmap for Semiconductors (ITRS)において規定されている。上記文献は本明細書に参照として引用される。本発明の一部の実施形態によると、１つのタイプ（例えばＮＭＯＳまたはＰＭＯＳ）の全てのデバイスは、注入ドーピングレベルが同一であって、デバイスのタイプ（例えばＨＰ、ＬＯＰ、またはＬＳＴＰ）に応じて異なる厚さのゲート電極を有していることが好ましい。例えば、さらなる注入プロセスを任意で行ってもよいが、必要ではない。
【０１１２】
図１５〜図１７は、デバイスタイプ（例えば低待機電力、低動作電力、または高性能）に基づいて、所望の変換特性を得るために注入量を変えた場合の図を示している。例えば図１５は、本発明の一実施形態に従って、厚さが約１００オングストロームのＴｉＳｉＮゲート材料を有し、かつ低待機電力デバイスに対して最適化された量のＳｉがＮＭＯＳゲートに注入された、低待機電力のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【０１１３】
このグラフは、２つの異なるドレイン／ソース間電圧（ＶＤＳ）に対する、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳトリゲートデバイスに対して計算されたものである。５３８ａの曲線は、ＰＭＯＳトランジスタに対するドレイン電圧（Ｖｄ）が１．２Ｖの場合のゲート／ソース電圧レベル（ＶＧＳ）に対するドレイン電流を示し、５３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。
【０１１４】
５４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤｖｓ．ＶＧＳを示し、５４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線５３８ａおよび５４０ａ、ならびに５３８ｂおよび５４０ｂは、ＶＧＳが０、そして領域５４４におけるドレイン電流ＩＤが約１．００Ｅ−１１の部分で交差している。
【０１１５】
図１６は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のゲート材料の厚さが約７５オングストロームである高性能ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、高性能デバイスに対して最適化された濃度のＳｉが注入される。６３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。６４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線６３８ａおよび６４０ａ、ならびに６３８ｂおよび６４０ｂは、ＶＧＳが０、そして領域６４４におけるドレイン電流ＩＤが約１．００Ｅ−８〜１．００Ｅ−９の部分で交差している。
【０１１６】
図１７は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約７５オングストロームである低動作電力ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、低動作電力デバイスに対して最適化された濃度のＳｉが注入される。７３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。
【０１１７】
７４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線７３８ａおよび７４０ａ、ならびに７３８ｂおよび７４０ｂは、ＶＧＳが０、そして領域７４４におけるドレイン電流ＩＤが約１．００Ｅ−１０の部分で交差している。
【０１１８】
このように、図１５〜図１７に示し、かつ本明細書において説明したように、本発明の実施形態に従って、ＰＭＯＳおよびＮＭＯＳトランジスタに対して複数ゲートＣＭＯＳデバイスのゲート材料のドーピング注入レベルおよびゲート材料の厚さを調節して、ＣＭＯＳデバイスの変換特性および所望の性能を得ることができる。
【０１１９】
本発明の実施形態に従って、金属を含有したＰＭＯＳおよびＮＭＯＳデバイスを有したＣＭＯＳ複数ゲートデバイスを備えた新規の半導体デバイスが形成される。本発明の好ましい実施形態は、半導体デバイス１００、２００、３００、４００、およびその構造を製造するための方法を提供することを利点の一つとする。第１の領域１１７、２１７、３１７、４１７、および第２の領域１１８、２１８、３１８、４１８にそれぞれ形成された複数ゲートＰＭＯＳおよびＮＭＯＳトランジスタは、ほぼ対称的なＶｔを有していることが好ましい。例えば、Ｖｔｐは約−０．３Ｖであり、Ｖｔｎはそのほぼ同じ正の値（例えば＋０．３Ｖ）であってよい。
【０１２０】
例えば金属ゲート層の厚さ、および／またはドーパント注入レベルによって、複数ゲートＰＭＯＳおよびＮＭＯＳデバイスのゲート電極材料の仕事関数が規定される。本発明の実施形態によると、ＰＭＯＳおよびＮＭＯＳトランジスタのゲート材料の厚さか、ゲート材料のドーパント注入レベルかのいずれか、あるいはこれら両方を用いて、ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を調節することができる。
【０１２１】
本発明の実施形態およびその利点について詳しく説明してきたが、特許請求の範囲によって規定された本発明の精神および範囲を逸脱することなく、本明細書において様々な変更、置換、および修正を加えることができることについて理解されたい。例えば、本明細書に記載されている多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。
【０１２２】
さらに、本発明の応用範囲は、本明細書に記載のプロセス、機器、製造、組成物、手段、方法、および工程の具体的実施形態に限定されるものではない。当業者であれば本発明の開示内容から容易に理解できるように、本明細書に記載されている実施形態とほぼ同一の機能を行う、あるいはほぼ同様の結果をもたらす既存または後発のプロセス、機器、製造、組成物、手段、方法、および工程は、本発明に従って利用することができる。従って、このようなプロセス、機器、製造、組成物、手段、方法、または工程は、特許請求の範囲内に包含される。
【０１２３】
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
【０１２４】
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
【０１２５】
図６および図７は、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
【０１２６】
図８は、本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。
【０１２７】
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。
【０１２８】
図１０は、ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。
【０１２９】
図１１は、本発明の一実施形態に従って、シリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。
【０１３０】
図１２は、トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。
【０１３１】
図１３は、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。
【０１３２】
図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。
【０１３３】
図１５は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
【０１３４】
図１６は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【０１３５】
図１７は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
【０１３６】
それぞれに図において対応している数字および符号は、特に記載がない限り同じ部品を表している。これらの図は、好ましい実施形態に関連した形態を分かりやすく示したものであって、サイズを縮小するために描かれたものでは必ずしもない。
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタと、
上記第１のトランジスタに隣接していると共に、上記第１のドーパントレベルとは異なる第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタと、を有しており、
上記第１のドーパントレベルが、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、
上記第２のドーパントレベルが、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定し、
上記第２の仕事関数は、上記第１の仕事関数とは異なっている、半導体デバイス。
【請求項２】
上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
上記第２のドーパントレベルが、上記第１のドーパントレベルよりも大きい、請求項１に記載の半導体デバイス。
【請求項３】
上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
上記第１のドーパントレベルが、ドーパント種の注入を含んでいない、請求項１に記載の半導体デバイス。
【請求項４】
上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいる、請求項１に記載の半導体デバイス。
【請求項５】
少なくとも上記第２のドーパントレベルのドーパント種が、Ｎ以外の金属を含んでいる、請求項１に記載の半導体デバイス。
【請求項６】
少なくとも上記第２のドーパントレベルのドーパント種が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを含んでいる、請求項１に記載の半導体デバイス。
【請求項７】
上記第１のトランジスタが、少なくとも１つの第１のフィン構造を有し、
上記少なくとも２つの第１のゲート電極が、上記少なくとも１つの第１のフィン構造の第１の側壁上と、上記少なくとも１つの第１のフィン構造の上記第１の側壁に対向する、上記少なくとも１つの第１のフィン構造の第２の側壁上と、に配置されており、
上記少なくとも１つの第１のフィン構造が、上記第１のトランジスタのチャネルを有し、
上記第２のトランジスタが、少なくとも１つの第２のフィン構造を有し、
上記少なくとも２つの第２のゲート電極が、上記少なくとも１つの第２のフィン構造の第１の側壁上と、該第１の側壁に対向する、上記少なくとも１つの第２のフィン構造の第２の側壁上と、に配置されており、
上記少なくとも１つの第２のフィン構造が、上記第２のトランジスタのチャネルを有している、請求項１に記載の半導体デバイス。
【請求項８】
上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において異なる、請求項７に記載の半導体デバイス。
【請求項９】
上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において略同じである、請求項７に記載の半導体デバイス。
【請求項１０】
上記第１のドーパントレベルが、ドーパント種を含み、
上記第２のドーパントレベルが、上記ドーパント種を含み、
上記第１のトランジスタが、上記少なくとも１つの第１のフィン構造内に形成された第１のソース領域と第１のドレイン領域とを含み、
上記第２のトランジスタが、上記少なくとも１つの第２のフィン構造内に形成された第２のソース領域と第２のドレイン領域とを含み、
上記第１のソース領域、上記第１のドレイン領域、上記第２のソース領域、および上記第２のドレイン領域が、上記ドーパント種を含んでいる、請求項７に記載の半導体デバイス。
【請求項１１】
第１のパラメータを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタを形成する工程と、
上記第１のトランジスタに隣接していると共に、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタを形成する工程と、を含み、
上記第１のパラメータが第１のドーパントレベルを含み、上記第２のパラメータが第２のドーパントレベルを含んでいる、半導体デバイスの方法。
【請求項１２】
上記第１のトランジスタおよび上記第２のトランジスタを形成する工程が、
半導体材料からなる複数のフィン上にゲート材料を形成し、上記第１のトランジスタの上記ゲート材料をマスキングし、そして上記第２のトランジスタの上記ゲート材料へドーパント種を注入する工程を含んでいる、請求項１１に記載の方法。
【請求項１３】
上記第２のトランジスタの上記ゲート材料内へ上記ドーパント種を注入する工程が、上記ドーパント種を、斜めに注入する工程を含んでいる、請求項１２に記載の方法。
【請求項１４】
上記複数のフィンの各々が、第１の側壁と、該第１の側壁に対向する第２の側壁を有し、
上記第２のトランジスタの上記ゲート材料の上記ドーパント種を注入する工程が、上記複数のフィンの上記第２の側壁上ではなく、上記複数のフィンの上記第１の側壁上へ上記ドーパント種を注入する工程を含んでいる、請求項１３に記載の方法。
【請求項１５】
上記半導体デバイスを回転させる工程と、上記ドーパント種を斜めに繰り返して注入する工程とをさらに含んでいる、請求項１３に記載の方法。
【請求項１６】
上記第２のトランジスタの上記ゲート材料へ上記ドーパント種を注入する工程が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを注入する工程を含んでいる、請求項１２に記載の方法。
【請求項１７】
上記ゲート材料へ上記ドーパント種を注入する前に、上記複数のフィン内に上記ドーパント種を注入することによって、上記複数の各フィン内にソース領域とドレイン領域とを形成する工程をさらに含んでおり、
上記複数のフィン内への上記ドーパント種の注入が、上記ドーパント種の第１の量および第１のエネルギーレベルを含んでおり、
上記ゲート材料への上記ドーパント種の注入が、上記ドーパント種の第１の量よりも少ない第２の量、および上記第１のエネルギーレベルよりも小さい第２のエネルギーレベルを含んでいる、請求項１２に記載の方法。
【請求項１】
半導体デバイスであって、
第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタと、
上記第１のトランジスタに隣接していると共に、上記第１のドーパントレベルとは異なる第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタと、を有しており、
上記第１のドーパントレベルが、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、
上記第２のドーパントレベルが、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定し、
上記第２の仕事関数は、上記第１の仕事関数とは異なっている、半導体デバイス。
【請求項２】
上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
上記第２のドーパントレベルが、上記第１のドーパントレベルよりも大きい、請求項１に記載の半導体デバイス。
【請求項３】
上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
上記第１のドーパントレベルが、ドーパント種の注入を含んでいない、請求項１に記載の半導体デバイス。
【請求項４】
上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいる、請求項１に記載の半導体デバイス。
【請求項５】
少なくとも上記第２のドーパントレベルのドーパント種が、Ｎ以外の金属を含んでいる、請求項１に記載の半導体デバイス。
【請求項６】
少なくとも上記第２のドーパントレベルのドーパント種が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを含んでいる、請求項１に記載の半導体デバイス。
【請求項７】
上記第１のトランジスタが、少なくとも１つの第１のフィン構造を有し、
上記少なくとも２つの第１のゲート電極が、上記少なくとも１つの第１のフィン構造の第１の側壁上と、上記少なくとも１つの第１のフィン構造の上記第１の側壁に対向する、上記少なくとも１つの第１のフィン構造の第２の側壁上と、に配置されており、
上記少なくとも１つの第１のフィン構造が、上記第１のトランジスタのチャネルを有し、
上記第２のトランジスタが、少なくとも１つの第２のフィン構造を有し、
上記少なくとも２つの第２のゲート電極が、上記少なくとも１つの第２のフィン構造の第１の側壁上と、該第１の側壁に対向する、上記少なくとも１つの第２のフィン構造の第２の側壁上と、に配置されており、
上記少なくとも１つの第２のフィン構造が、上記第２のトランジスタのチャネルを有している、請求項１に記載の半導体デバイス。
【請求項８】
上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において異なる、請求項７に記載の半導体デバイス。
【請求項９】
上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において略同じである、請求項７に記載の半導体デバイス。
【請求項１０】
上記第１のドーパントレベルが、ドーパント種を含み、
上記第２のドーパントレベルが、上記ドーパント種を含み、
上記第１のトランジスタが、上記少なくとも１つの第１のフィン構造内に形成された第１のソース領域と第１のドレイン領域とを含み、
上記第２のトランジスタが、上記少なくとも１つの第２のフィン構造内に形成された第２のソース領域と第２のドレイン領域とを含み、
上記第１のソース領域、上記第１のドレイン領域、上記第２のソース領域、および上記第２のドレイン領域が、上記ドーパント種を含んでいる、請求項７に記載の半導体デバイス。
【請求項１１】
第１のパラメータを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタを形成する工程と、
上記第１のトランジスタに隣接していると共に、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタを形成する工程と、を含み、
上記第１のパラメータが第１のドーパントレベルを含み、上記第２のパラメータが第２のドーパントレベルを含んでいる、半導体デバイスの方法。
【請求項１２】
上記第１のトランジスタおよび上記第２のトランジスタを形成する工程が、
半導体材料からなる複数のフィン上にゲート材料を形成し、上記第１のトランジスタの上記ゲート材料をマスキングし、そして上記第２のトランジスタの上記ゲート材料へドーパント種を注入する工程を含んでいる、請求項１１に記載の方法。
【請求項１３】
上記第２のトランジスタの上記ゲート材料内へ上記ドーパント種を注入する工程が、上記ドーパント種を、斜めに注入する工程を含んでいる、請求項１２に記載の方法。
【請求項１４】
上記複数のフィンの各々が、第１の側壁と、該第１の側壁に対向する第２の側壁を有し、
上記第２のトランジスタの上記ゲート材料の上記ドーパント種を注入する工程が、上記複数のフィンの上記第２の側壁上ではなく、上記複数のフィンの上記第１の側壁上へ上記ドーパント種を注入する工程を含んでいる、請求項１３に記載の方法。
【請求項１５】
上記半導体デバイスを回転させる工程と、上記ドーパント種を斜めに繰り返して注入する工程とをさらに含んでいる、請求項１３に記載の方法。
【請求項１６】
上記第２のトランジスタの上記ゲート材料へ上記ドーパント種を注入する工程が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを注入する工程を含んでいる、請求項１２に記載の方法。
【請求項１７】
上記ゲート材料へ上記ドーパント種を注入する前に、上記複数のフィン内に上記ドーパント種を注入することによって、上記複数の各フィン内にソース領域とドレイン領域とを形成する工程をさらに含んでおり、
上記複数のフィン内への上記ドーパント種の注入が、上記ドーパント種の第１の量および第１のエネルギーレベルを含んでおり、
上記ゲート材料への上記ドーパント種の注入が、上記ドーパント種の第１の量よりも少ない第２の量、および上記第１のエネルギーレベルよりも小さい第２のエネルギーレベルを含んでいる、請求項１２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−６６４３３（Ｐ２０１１−６６４３３Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２０１０−２４２２７１（Ｐ２０１０−２４２２７１）
【出願日】平成２２年１０月２８日（２０１０．１０．２８）
【分割の表示】特願２００６−２６７８３３（Ｐ２００６−２６７８３３）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２２年１０月２８日（２０１０．１０．２８）
【分割の表示】特願２００６−２６７８３３（Ｐ２００６−２６７８３３）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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