半導体装置及びその製造方法
【課題】ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現する。
【解決手段】半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。その後、半導体基板１００における第２のゲート電極１０６Ｂから見て第２の絶縁性サイドウォールスペーサ１１１Ｂの外側にリセス部１１９を形成すると共に、第２のゲート電極１０６Ｂを部分的に除去する。その後、リセス部１０９内に、第２のソースドレイン領域１１４Ｂとなるシリコン混晶層１２０を形成する。
【解決手段】半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。その後、半導体基板１００における第２のゲート電極１０６Ｂから見て第２の絶縁性サイドウォールスペーサ１１１Ｂの外側にリセス部１１９を形成すると共に、第２のゲート電極１０６Ｂを部分的に除去する。その後、リセス部１０９内に、第２のソースドレイン領域１１４Ｂとなるシリコン混晶層１２０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）のソースドレイン領域に設けたシリコン混晶層を用いた歪技術によりトランジスタの駆動能力を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高性能化を実現するために、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称する）のチャネル領域に応力を印加することによってトランジスタの駆動能力を向上させる歪技術が用いられている。例えば、ｐ型ＭＩＳトランジスタでは、チャネル領域におけるゲート長方向に圧縮応力を印加することによってキャリア移動度が向上することが知られている。そこで、ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力を印加する方法として、シリコン基板よりも大きい格子定数を有するＳｉＧｅ層をソースドレイン領域に形成する方法が用いられている（例えば特許文献１及び非特許文献１、２を参照）。
【０００３】
以下、前述の歪技術を用いた従来の半導体装置の製造方法として、同一基板上に設けられたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとによって構成されたＣＭＩＳ（Complementary Metal-Insulator Semiconductor ）素子を備え、且つｐ型ＭＩＳトランジスタのソースドレイン形成領域にＳｉＧｅ層からなるシリコン混晶層を有する半導体装置の製造方法について、図面を参照しながら説明する。
【０００４】
図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【０００５】
まず、図５（ａ）に示すように、半導体基板５００における素子分離領域５０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域５０２Ａを形成した後、ｐ型ウェル領域５０２Ａ上に、ゲート絶縁膜５０３Ａを介してゲート電極５０４Ａを形成する。また、半導体基板５００における素子分離領域５０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域５０２Ｂを形成した後、ｎ型ウェル領域５０２Ｂ上に、ゲート絶縁膜５０３Ｂを介してゲート電極５０４Ｂを形成する。ここで、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上に、ＳｉＮ膜からなるハードマスク５０５Ａ及び５０５Ｂを形成しておく。また、ゲート電極５０４Ａ及び５０４Ｂはそれぞれ、下層の金属膜と上層のシリコン膜との積層構造を有する。
【０００６】
次に、図５（ａ）に示すように、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上、並びにゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上にそれぞれ、ＳｉＯ2 膜からなる絶縁性オフセットスペーサ５０６Ａ及び５０６Ｂを形成する。その後、ｐ型ウェル領域５０２Ａの表面部におけるゲート電極５０４Ａの両側にｎ型エクステンション領域５０７Ａを形成する。また、ｎ型ウェル領域５０２Ｂの表面部におけるゲート電極５０４Ｂの両側にｐ型エクステンション領域５０７Ｂを形成する。
【０００７】
次に、図５（ｂ）に示すように、半導体基板５００上の全面にシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５０８Ａを形成すると共に、ゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５０８Ｂを形成する。
【０００８】
次に、図５（ｃ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５０９をマスクとして、砒素イオン５１０の注入を行うことによって、ｐ型ウェル領域５０２Ａにおけるゲート電極５０４Ａから見て絶縁性サイドウォールスペーサ５０８Ａの両側にｎ型ソースドレイン領域５１１Ａを形成する。
【０００９】
次に、図５（ｄ）に示すように、レジストパターン５０９を除去した後、半導体基板５００上の全面にシリコン酸化膜５１２及びシリコン窒化膜５１３を順次堆積する。
【００１０】
次に、図６（ａ）に示すように、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に開口部を有するレジストパターン５１４をフォトリソグラフィー法により形成した後、レジストパターン５１４をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
【００１１】
次に、図６（ｂ）に示すように、レジストパターン５１４をマスクとして、半導体基板５００に対して異方性ドライエッチングを行うことにより、ｎ型ウェル領域５０２Ｂにおけるゲート電極５０４Ｂから見て絶縁性サイドウォールスペーサ５０８Ｂの両側にリセス部５１５を形成する。
【００１２】
次に、図６（ｃ）に示すように、レジストパターン５１４を除去した後、リセス部５１５において、ｐ型不純物がドープされたシリコンゲルマニウムの選択エピタキシャル成長を行うことによって、ｐ型ソースドレイン領域５１１Ｂとなるシリコンゲルマニウム層５１６を形成する。
【００１３】
次に、図７（ａ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５１７をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
【００１４】
次に、図７（ｂ）に示すように、レジストパターン５１７を除去した後、ゲート電極５０４Ａの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ａ及びハードマスク５０５Ａ、並びにゲート電極５０４Ｂの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ｂ及びハードマスク５０５Ｂをエッチングにより除去する。
【００１５】
次に、図７（ｃ）に示すように、半導体基板５００上の全面にシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５１８Ａを形成すると共に、ゲート電極５０４Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５１８Ｂを形成する。
【００１６】
最後に、図７（ｃ）に示すように、半導体基板５００上の全面にニッケルを堆積した後、熱処理を行うことにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのシリコン並びにゲート電極５０４Ａ及び５０４Ｂの上部のシリコンをそれぞれニッケルと反応させてシリサイド層を形成し、その後、未反応のニッケルを除去する。これにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのそれぞれの上にシリサイド層５１９Ａ及び５１９Ｂを形成すると共に、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上にシリサイド層５１９Ｃ及び５１９Ｄを形成する
以上に述べたプロセスフローにより、ｐ型ソースドレイン領域５１１Ｂのみがシリコンゲルマニウム層５１６により構成されているＣＭＩＳトランジスタを形成することが可能となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−１９６５４９号公報
【非特許文献】
【００１８】
【非特許文献１】T.Ghani 他、A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors、IEDM Tech. Digest、2003年、pp.978-980
【非特許文献２】Z.Luo 他、Design of High Performance PFETs with Strained Si Channel and Laser Anneal、IEDM Tech. Digest、2005年、pp.495-498
【発明の概要】
【発明が解決しようとする課題】
【００１９】
一般に、シリコンゲルマニウム層からなるシリコン混晶層によりチャネル領域に加えられる圧縮応力は、ｐ型トランジスタの駆動能力を向上させるが、ｎ型トランジスタの駆動能力を劣化させる。このため、同一基板上にｎ型トランジスタとｐ型トランジスタとを有するＣＭＩＳ構造の半導体装置では、ｐ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されており、且つｎ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されていない構成にする必要がある。
【００２０】
このため、前述の従来の半導体装置の製造方法では、ｎ型トランジスタ形成領域におけるシリコンゲルマニウム層のエピタキシャル成長を防止するために、図５（ｄ）に示すように、半導体基板上の全面に絶縁膜を堆積した後、図６（ａ）に示すように、ｐ型トランジスタ形成領域上の絶縁膜のみをエッチングにより除去し、その後、図６（ｂ）に示すように、ｐ型トランジスタ形成領域における半導体基板の露出部分をエッチングにより掘り下げた後、図６（ｃ）に示すように、当該掘り下げ部分（リセス部）においてシリコンゲルマニウム層を選択的にエピタキシャル成長させた。
【００２１】
しかしながら、前述の従来の半導体装置の製造方法では、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが、ｎ型トランジスタ形成領域のゲート電極上にも存在する。このため、図５（ｃ）に示す工程（ｎ型トランジスタのソースドレイン領域を形成するためのイオン注入工程）において、ｎ型トランジスタ形成領域のゲート電極上部のシリコン中に不純物が注入されないので、ｎ型トランジスタのゲート電極の抵抗が増大するという問題が生じる。
【００２２】
また、前述の従来の半導体装置の製造方法における図７（ｂ）に示す工程では、ゲート電極上のハードマスクを除去する際に絶縁性サイドウォールスペーサも同時に除去される。このため、図７（ｃ）に示す工程で、シリサイド層を所定領域に形成するために、ゲート電極の側面上に再度絶縁性サイドウォールスペーサを形成する必要があるので、工程数が増加するという問題が生じる。
【００２３】
前記に鑑み、本発明は、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するために、本願発明者は種々の検討を行った結果、従来技術のようにゲート電極上にハードマスクを設けることなく、ソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成するという発明を想到した。
【００２５】
具体的には、本発明に係る半導体装置は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、前記第１のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、前記第２のソースドレイン領域はシリコン混晶層を含み、前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低い。
【００２６】
すなわち、本発明に係る半導体装置は、従来技術のようにゲート電極上にハードマスクを設けることなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が形成されたものである。このため、当該シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部が除去される結果、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっている。
【００２７】
このような本発明に係る半導体装置によると、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが第１のゲート電極上に存在していない。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
【００２８】
また、各ゲート電極上にハードマスクを設けていないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００２９】
さらに、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっているため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造することができる。このため、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加することができるので、各トランジスタの駆動能力を向上させることができる。
【００３０】
以上のように、本発明に係る半導体装置によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００３１】
本発明に係る半導体装置において、前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、前記第２のゲート電極は、第２の金属含有層を有し、前記第１のゲート電極上には金属シリサイド層が形成されており、前記第２のゲート電極上には合金層が形成されていてもよい。ここで、前記第２のゲート電極上に形成されている合金層は、前記第１のゲート電極上に形成されている金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
【００３２】
本発明に係る半導体装置において、前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていてもよい。ここで、第１のソースドレイン領域上及び第２のソースドレイン領域上に形成されている金属シリサイド層は、前記第１のゲート電極上に形成されている金属シリサイド層と同じ金属シリサイド層であってもよい。
【００３３】
本発明に係る半導体装置において、前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていてもよい。
【００３４】
本発明に係る半導体装置において、前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含んでいてもよい。この場合、前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低くてもよい。ここで、第２のＬ字状内側サイドウォールスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。また、前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含んでいてもよい。この場合、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜から構成されていてもよい。
【００３５】
尚、第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサはそれぞれ、Ｌ字状内側サイドウォールスペーサ及び外側サイドウォールスペーサを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
【００３６】
本発明に係る半導体装置において、前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていてもよい。この場合、前記第１の絶縁性オフセットスペーサ及び前記第２の絶縁性オフセットスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低くてもよい。ここで、第２の絶縁性オフセットスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。
【００３７】
本発明に係る半導体装置において、前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップしていてもよい。このようにすると、シリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【００３８】
本発明に係る半導体装置において、前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高くてもよい。このようにすると、第２のゲート電極とシリコン混晶層の頂部（シリコン混晶層上に金属シリサイド層が形成されている場合にはその頂部）との間の段差を小さくすることができる。このため、第２のＭＩＳトランジスタがｐ型ＭＩＳトランジスタであり、引っ張り応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。或いは、第２のＭＩＳトランジスタがｎ型ＭＩＳトランジスタであり、圧縮応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｎ型ＭＩＳトランジスタのチャネル領域に印加される圧縮応力を小さくすることができるので、ｎ型ＭＩＳトランジスタの特性劣化を抑制することができる。
【００３９】
本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＧｅ層であってもよい。このようにすると、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
【００４０】
本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＣ層であってもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
【００４１】
本発明に係る半導体装置において、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。この場合、前記絶縁膜はシリコン窒化膜であってもよい。また、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記絶縁膜は引っ張り応力を有していてもよいし、又は前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記絶縁膜は圧縮応力を有していてもよい。
【００４２】
尚、各トランジスタの絶縁性サイドウォールスペーサがＬ字状内側サイドウォールスペーサのみからなる場合、シリコン混晶層とは逆向きの応力を生じる絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加することができるので、第１のＭＩＳトランジスタの特性を向上させることができる。
【００４３】
本発明に係る半導体装置の製造方法は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えている。
【００４４】
本発明に係る半導体装置の製造方法によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極上に形成することなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成している。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
【００４５】
また、各ゲート電極上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００４６】
さらに、シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部を除去するため、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなる。このため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
【００４７】
以上のように、本発明に係る半導体装置の製造方法によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００４８】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていてもよい。ここで、前記第２のゲート電極上に形成される合金層は、前記第１のゲート電極上に形成される金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
【００４９】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記第１のＭＩＳトランジスタの前記第１の活性領域上に開口部を有するレジストパターンをマスクとして、イオン注入により前記第１のソースドレイン領域を形成する工程を含み、前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンを除去する工程をさらに備えていてもよい。
【００５０】
本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、前記第２のＭＩＳトランジスタの前記第２の活性領域上に開口部を有する保護膜をマスクとして、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含み、前記工程（ｆ）は、前記保護膜をマスクとして、前記シリコン混晶層を形成する工程を含み、前記工程（ｆ）よりも後に、前記第２のＭＩＳトランジスタの形成領域を覆うレジストパターンをマスクとして、前記保護膜を除去する工程をさらに備えていてもよい。ここで、各トランジスタのソースドレイン領域の表面部をシリサイド化する場合には、保護膜を除去してから、当該シリサイド化を行ってもよい。
【００５１】
本発明に係る半導体装置の製造方法において、前記工程（ｃ）は、前記第１の絶縁性サイドウォールスペーサとして、第１のＬ字状内側サイドウォールスペーサ、及び前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを形成すると共に、前記第２の絶縁性サイドウォールスペーサとして、第２のＬ字状内側サイドウォールスペーサ、及び前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを形成する工程を含み、前記工程（ｆ）よりも後に、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサを除去した後、前記第１の活性領域及び前記第２の活性領域を覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成する工程をさらに備えていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
【００５２】
尚、外側サイドウォールスペーサを除去することなく、シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成してもよいが、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加するためには、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成することが好ましい。また、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成する場合、当該絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力をより一層効果的に印加することができるので、第１のＭＩＳトランジスタの特性をさらに向上させることができる。
【００５３】
本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、異なる条件で複数回エッチングを行うことにより、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含んでいてもよい。このようにすると、第２の絶縁性サイドウォールスペーサとオーバーラップするようにリセス部を形成できるため、リセス部に埋め込まれたシリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【発明の効果】
【００５４】
本発明によると、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図４】図４（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図５】図５（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図６】図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図７】図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【発明を実施するための形態】
【００５６】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５７】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【００５８】
まず、図１（ａ）に示すように、例えばシリコン基板等の半導体基板１００における素子分離領域１０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域１０２Ａを形成する。また、半導体基板１００における素子分離領域１０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域１０２Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）上にゲート絶縁膜１０３Ａを介してゲート電極１０６Ａを形成すると共に、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）上にゲート絶縁膜１０３Ｂを介してゲート電極１０６Ｂを形成する。
【００５９】
ここで、ゲート絶縁膜１０３Ａ及び１０３Ｂは、例えばＨｆＯ2 膜等の高誘電率絶縁膜からなり、当該高誘電率絶縁膜の下側に、例えばＳｉＯ2 膜等の界面層が形成されていてもよい。
【００６０】
また、ゲート電極１０６Ａは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０〜３０ｎｍ程度の金属含有層１０４Ａ（下層）と、例えばノンドープポリシリコンからなる厚さ４０〜６０ｎｍ程度のシリコン層１０５Ａ（上層）との２層構造からなる。
【００６１】
同様に、ゲート電極１０６Ｂは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０〜３０ｎｍ程度の金属含有層１０４Ｂ（下層）と、例えばノンドープポリシリコンからなる厚さ４０〜６０ｎｍ程度のシリコン層１０５Ｂ（上層）との２層構造からなる。
【００６２】
ここで、ゲート電極１０６Ａのシリコン層１０５Ａ及びゲート電極１０６Ｂのシリコン層１０５Ｂとして、前述のノンドープポリシリコンを用いているため、ゲート電極エッチング時にｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp との区別が必要なくなる。これにより、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａとｐ型ＭＩＳトランジスタのゲート電極１０６Ｂとを寸法差無く形成することができる。
【００６３】
次に、図１（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に、例えばＳｉＯ2 膜からなる絶縁性オフセットスペーサ１０７Ａ及び１０７Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）の表面部におけるゲート電極１０６Ａの両側にｎ型エクステンション領域１０８Ａを形成する。また、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）の表面部におけるゲート電極１０６Ｂの両側にｐ型エクステンション領域１０８Ｂを形成する。
【００６４】
次に、図１（ｂ）に示すように、半導体基板１００上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、当該シリコン酸化膜及び当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極１０６Ａの側面上に絶縁性オフセットスペーサ１０７Ａを挟んで絶縁性サイドウォールスペーサ１１１Ａを形成すると共に、ゲート電極１０６Ｂの側面上に絶縁性オフセットスペーサ１０７Ｂを挟んで絶縁性サイドウォールスペーサ１１１Ｂを形成する。ここで、絶縁性サイドウォールスペーサ１１１Ａは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ａと、Ｌ字状内側サイドウォールスペーサ１０９Ａを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ａとを有する。また、絶縁性サイドウォールスペーサ１１１Ｂは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ｂと、Ｌ字状内側サイドウォールスペーサ１０９Ｂを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ｂとを有する。また、ゲート電極１０６Ａ及び１０６Ｂのゲート長が例えば３０ｎｍ程度の場合、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び１０９Ｂとなるシリコン酸化膜の堆積膜厚は５〜１０ｎｍ程度であることが好ましく、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂとなるシリコン窒化膜の堆積膜厚は４０〜６０ｎｍ程度であることが好ましい。尚、絶縁性サイドウォールスペーサ１１１Ａは、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び外側サイドウォールスペーサ１１０Ａを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。同様に、絶縁性サイドウォールスペーサ１１１Ｂは、Ｌ字状内側サイドウォールスペーサ１０９Ｂ及び外側サイドウォールスペーサ１１０Ｂを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
【００６５】
次に、図１（ｃ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１２を形成した後、レジストパターン１１２をマスクとして、例えば砒素イオン等のｎ型不純物イオン１１３の注入を行う。これによって、ｐ型ウェル領域１０２Ａにおけるゲート電極１０６Ａから見て絶縁性サイドウォールスペーサ１１１Ａの両側にｎ型ソースドレイン領域１１４Ａを形成する。ここで用いられる注入条件は、例えば、加速エネルギーが１０〜３０ｋｅＶ程度であり、注入量が３×１０15〜８×１０15ｃｍ-3程度であることが望ましい。また、ｎ型ソースドレイン領域１１４Ａの形成時にｎ型不純物イオン１１３がゲート電極１０６Ａのシリコン層１０５Ａにも注入される結果、イオン注入前のシリコン層１０５Ａが例えばノンドープポリシリコン層であった場合には、イオン注入後のシリコン層１０５Ａはｎ型ポリシリコン層となる。
【００６６】
次に、図１（ｄ）に示すように、レジストパターン１１２を除去した後、半導体基板１００上の全面に、例えば厚さ５〜１５ｎｍ程度のシリコン酸化膜からなる下層保護膜１１５及び例えば厚さ２０〜５０ｎｍ程度のシリコン窒化膜からなる上層保護膜１１６を順次堆積する。
【００６７】
次に、図２（ａ）に示すように、フォトリソグラフィー法により、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１７を形成した後、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に位置する部分の下層保護膜１１５及び上層保護膜１１６をエッチングにより除去する。
【００６８】
次に、図２（ｂ）に示すように、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第１の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ１０〜３０ｎｍ程度の第１のリセス部１１８を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂも、第１のリセス部１１８の深さと同程度の厚さだけエッチングされる。ここで、第１の異方性ドライエッチングの条件は、例えばバイアス電圧が１００Ｗ程度であり、ＨＢｒとＮ2 との流量比が１０：１程度である。
【００６９】
次に、図２（ｃ）に示すように、レジストパターン１１７をマスクとして、第１のリセス部１１８が形成されたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第２の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ５０〜８０ｎｍ程度の第２のリセス部１１９を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂがエッチングにより除去されて、ゲート電極１０６Ｂとなる金属含有層１０４Ｂが露出する。すなわち、実質的に金属含有層１０４Ｂのみからなるゲート電極１０６Ｂの高さは、金属含有層１０４Ａ及びシリコン層１０５Ａからなるゲート電極１０６Ａの高さよりも低くなる。ここで、第２の異方性ドライエッチングの条件は、第１の異方性ドライエッチングの条件と比べて、低パワーで低ダメージの条件であることが好ましい。具体的には、第２の異方性ドライエッチングの条件は、例えばバイアス電圧が２０Ｗ程度であり、ＨＢｒとＮ2 との流量比が１：１程度である。
【００７０】
本実施形態においては、異なる条件で複数回エッチングを行うことにより、ｐ型ソースドレイン領域の形成領域となる第２のリセス部１１９を形成するため、ゲート電極１０６Ｂの側面上の絶縁性サイドウォールスペーサ１１１Ｂとオーバーラップするように第２のリセス部１１９を形成できる。このため、後工程で第２のリセス部１１９に埋め込まれるシリコン混晶層によって、ｐ型ＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【００７１】
尚、本実施形態においては、第２のリセス部１１９を形成するために、異なる条件で異方性ドライエッチングを２回行ったが、これに代えて、異なる条件で異方性ドライエッチングを３回以上行ってもよい。また、第２のリセス部１１９を形成するために異方性ドライエッチングを複数回行ったが、これに代えて、異方性ウェットエッチングを複数回行っても同様の効果が得られることは言うまでもない。
【００７２】
次に、図２（ｄ）に示すように、レジストパターン１１７を除去した後、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６をマスクとして、例えばＣＶＤ（Chemical Vapor Deposition)法を用いた選択エピタキシャル成長により、第２のリセス部１１９内に、ｐ型不純物がドーピングされたシリコン混晶層１２０、例えばシリコンゲルマニウム層をｐ型ソースドレイン領域１１４Ｂとして形成する。
【００７３】
尚、本実施形態においては、後工程の不純物活性化熱処理等によって、ｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０に含まれるｐ型不純物が、第２のリセス部１１９周辺の半導体基板１００中にも拡散してもよい。言い換えると、ｐ型ソースドレイン領域１１４Ｂが第２のリセス部１１９周辺の半導体基板１００（活性領域）中にまで形成されていてもよい。
【００７４】
また、本実施形態において、シリコン混晶層１２０は、半導体基板１００の表面よりも上側まで形成されていてもよい。すなわち、シリコン混晶層１２０の頂部は、半導体基板１００の上面よりも高くに位置していてもよい。このようにすると、ゲート電極１０６Ｂ（正確には後工程でゲート電極１０６Ｂ上に形成される合金属１２２Ｄ（図３（ｃ）参照）や絶縁性サイドウォールスペーサ１１１Ｂを含むゲート電極構造）とシリコン混晶層１２０の頂部（正確には後工程でシリコン混晶層１２０上に形成される金属シリサイド層１２２Ｂ（図３（ｃ）参照）の頂部）との間の段差を小さくすることができる。このため、後工程で、引っ張り応力を生じる絶縁膜がゲート電極１０６Ｂ上に形成された場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。
【００７５】
次に、図３（ａ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１２１を形成した後、レジストパターン１２１をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６を除去する。
【００７６】
次に、図３（ｂ）に示すように、レジストパターン１２１を除去した後、半導体基板１００上の全面に、例えばニッケル等の金属からなる金属膜を堆積し、その後、熱処理を行う。これにより、図３（ｃ）に示すように、ｎ型ソースドレイン領域１１４Ａ及びｐ型ソースドレイン領域１１４Ｂ並びにゲート電極１０６Ａのシリコン層１０５Ａにそれぞれ含まれるシリコンと前記金属膜中の金属とを反応させて、ｎ型ソースドレイン領域１１４Ａ、ｐ型ソースドレイン領域１１４Ｂ及びゲート電極１０６Ａのそれぞれの上に、例えばニッケルシリサイド等からなる金属シリサイド層１２２Ａ、１２２Ｂ及び１２２Ｃを形成する。また、同時に、図３（ｃ）に示すように、ゲート電極１０６Ｂとなる金属含有層１０４Ｂに含まれる金属と前記金属膜中の金属とを反応させて、ゲート電極１０６Ｂ上に、例えば窒化チタン又は窒化タンタルとニッケルとの合金等からなる合金属１２２Ｄを形成する。その後、未反応の前記金属膜を除去する。
【００７７】
以上に説明したプロセスフローにより、ｐ型ソースドレイン領域１１４Ｂにシリコン混晶層１２０を持ったＣＭＩＳトランジスタを形成することが可能となる。
【００７８】
本実施形態によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極１０６Ａ及び１０６Ｂ上に形成することなく、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）を形成している。このため、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域１１４Ａの形成時に、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａのシリコン層１０５Ａ中にも不純物が導入されるので、ゲート電極１０６Ａの抵抗を低減することができる。
【００７９】
また、本実施形態によると、各ゲート電極１０６Ａ及び１０６Ｂ上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００８０】
さらに、本実施形態によると、シリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）の形成時に、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂのシリコン層１０５Ｂを除去するため、当該ゲート電極１０６Ｂの高さは、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さよりも低くなる。このため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
【００８１】
以上のように、本実施形態によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００８２】
尚、第１の実施形態においては、全てのｐ型ＭＩＳトランジスタ形成領域Ｒp にシリコン混晶層１２０（具体的にはシリコンゲルマニウム層）を設ける場合について説明した。しかし、これに代えて、図２（ａ）に示す下層保護膜１１５及び上層保護膜１１６のパターニング工程で、レジストパターン１１７の開口部を任意のｐ型ＭＩＳトランジスタ形成領域Ｒp 上にのみ設けることによって、シリコン混晶層１２０のない（つまりｎ型ＭＩＳトランジスタのゲート電極高さと同じゲート電極高さを持つ）ｐ型ＭＩＳトランジスタを形成してもよい。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn をｐ型ＭＩＳトランジスタ形成領域（シリコン混晶層なし）に変更すると共にそれに伴う各構成要素等の導電型の変更を行えばよい。
【００８３】
また、第１の実施形態においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてシリコンゲルマニウム層（ＳｉＧｅ層）を形成している。このため、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成してもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、例えばＳｉＣ層（ｎ型不純物がドーピングされている）を形成すればよい。
【００８４】
（第１の実施形態の変形例）
以下、第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８５】
図４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【００８６】
本変形例においては、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を実施した後、図４（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に形成された絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂのうち、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去する。
【００８７】
尚、図４（ａ）に示す工程又はその後の工程で、ゲート電極１０６Ｂの側面上の絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの上部（ゲート電極１０６Ｂ上の合金属１２２Ｄよりも上側に位置する部分）が消失してもよい。この場合、絶縁性オフセットスペーサ１０７Ｂの高さは、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上の絶縁性オフセットスペーサ１０７Ａの高さよりも低くなる。また、Ｌ字状内側サイドウォールスペーサ１０９Ｂ（残存する絶縁性サイドウォールスペーサ１１１Ｂ）の高さも、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上のＬ字状内側サイドウォールスペーサ１０９Ａ（残存する絶縁性サイドウォールスペーサ１１１Ａ）の高さよりも低くなる。但し、絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの高さが、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さよりも若干大きくなってもよい。
【００８８】
次に、図４（ｂ）に示すように、半導体基板１００上の全面に（つまりｎ型ＭＩＳトランジスタの活性領域及びｐ型ＭＩＳトランジスタの活性領域を覆うように）、シリコン混晶層１２０とは逆向きの応力（つまり引っ張り応力）を生じる絶縁膜１５０（例えばシリコン窒化膜）を形成する。
【００８９】
本変形例によると、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さ（正確にはゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の高さ）よりも、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂの高さ（正確にはゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さ）の方が低い。このため、引っ張り応力を生じる絶縁膜１５０を基板全面に形成しても、ｐ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０によってゲート長方向に印加される応力を小さくすることができる。このため、ｐ型ＭＩＳトランジスタのチャネル領域にシリコン混晶層１２０により印加される応力の効果が失われないので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
【００９０】
特に、シリコン混晶層１２０の頂部（正確にはシリコン混晶層１２０上の金属シリサイド層１２２Ｃの上面）の基板表面からの高さが１０〜３０ｎｍ程度の場合、ゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の基板表面からの高さが５０ｎｍ程度以下であれば、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０がｐ型ＭＩＳトランジスタ上に存在しても、ｐ型ＭＩＳトランジスタの特性劣化は殆ど起こらない。
【００９１】
尚、本変形例において、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去することなく、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を形成してもよいが、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力を効果的に印加するためには、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから、絶縁膜１５０を形成することが好ましい。また、本変形例のように、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから絶縁膜１５０を形成する場合、絶縁膜１５０は、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの側面上に形成されたＬ字状内側サイドウォールスペーサ１０９Ａの屈曲部を覆うように形成されていることが好ましい。これにより、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力をより一層効果的に印加することができるので、ｎ型ＭＩＳトランジスタの特性をさらに向上させることができる。
【００９２】
また、本変形例においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてＳｉＧｅ層を形成した後、基板全面に引っ張り応力を生じる絶縁膜１５０を形成している。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成した後、基板全面に圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成した場合にも、本変形例と同様の効果を得ることができる。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法並びに図４（ａ）及び（ｂ）に示す本変形例に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、ＳｉＣ層（ｎ型不純物がドーピングされている）を形成し、絶縁膜１５０として、圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成すればよい。
【００９３】
また、本変形例においては、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去する工程を省略した。しかし、これに代えて、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去してもよい。この場合、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去した後、シリコン混晶層１２０と同じ向きの応力つまり圧縮応力を生じる他の絶縁膜（例えばシリコン窒化膜）を基板全面に形成してもよく、さらに、当該絶縁膜をｎ型ＭＩＳトランジスタ形成領域Ｒn 上から除去してもよい。このようにすると、各トランジスタの特性をさらに改善することができる。
【産業上の利用可能性】
【００９４】
以上に説明したように、本発明は、ＭＩＳＦＥＴのソースドレイン領域にシリコン混晶層を有する半導体装置及びその製造方法として有用である。
【符号の説明】
【００９５】
１００ 半導体基板
１０１ 素子分離領域
１０２Ａ ｐ型ウェル領域
１０２Ｂ ｎ型ウェル領域
１０３Ａ ゲート絶縁膜
１０３Ｂ ゲート絶縁膜
１０４Ａ 金属含有層
１０４Ｂ 金属含有層
１０５Ａ シリコン層
１０５Ｂ シリコン層
１０６Ａ ゲート電極
１０６Ｂ ゲート電極
１０７Ａ 絶縁性オフセットスペーサ
１０７Ｂ 絶縁性オフセットスペーサ
１０８Ａ ｎ型エクステンション領域
１０８Ｂ ｐ型エクステンション領域
１０９Ａ Ｌ字状内側サイドウォールスペーサ
１０９Ｂ Ｌ字状内側サイドウォールスペーサ
１１０Ａ 外側サイドウォールスペーサ
１１０Ｂ 外側サイドウォールスペーサ
１１１Ａ 絶縁性サイドウォールスペーサ
１１１Ｂ 絶縁性サイドウォールスペーサ
１１２ レジストパターン
１１３ ｎ型不純物イオン
１１４Ａ ｎ型ソースドレイン領域
１１４Ｂ ｐ型ソースドレイン領域
１１５ 下層保護膜
１１６ 上層保護膜
１１７ レジストパターン
１１８ 第１のリセス部
１１９ 第２のリセス部
１２０ シリコン混晶層
１２１ レジストパターン
１２２Ａ 金属シリサイド層
１２２Ｂ 金属シリサイド層
１２２Ｃ 金属シリサイド層
１２２Ｄ 合金属
１５０ 絶縁膜
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）のソースドレイン領域に設けたシリコン混晶層を用いた歪技術によりトランジスタの駆動能力を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高性能化を実現するために、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称する）のチャネル領域に応力を印加することによってトランジスタの駆動能力を向上させる歪技術が用いられている。例えば、ｐ型ＭＩＳトランジスタでは、チャネル領域におけるゲート長方向に圧縮応力を印加することによってキャリア移動度が向上することが知られている。そこで、ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力を印加する方法として、シリコン基板よりも大きい格子定数を有するＳｉＧｅ層をソースドレイン領域に形成する方法が用いられている（例えば特許文献１及び非特許文献１、２を参照）。
【０００３】
以下、前述の歪技術を用いた従来の半導体装置の製造方法として、同一基板上に設けられたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとによって構成されたＣＭＩＳ（Complementary Metal-Insulator Semiconductor ）素子を備え、且つｐ型ＭＩＳトランジスタのソースドレイン形成領域にＳｉＧｅ層からなるシリコン混晶層を有する半導体装置の製造方法について、図面を参照しながら説明する。
【０００４】
図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【０００５】
まず、図５（ａ）に示すように、半導体基板５００における素子分離領域５０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域５０２Ａを形成した後、ｐ型ウェル領域５０２Ａ上に、ゲート絶縁膜５０３Ａを介してゲート電極５０４Ａを形成する。また、半導体基板５００における素子分離領域５０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域５０２Ｂを形成した後、ｎ型ウェル領域５０２Ｂ上に、ゲート絶縁膜５０３Ｂを介してゲート電極５０４Ｂを形成する。ここで、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上に、ＳｉＮ膜からなるハードマスク５０５Ａ及び５０５Ｂを形成しておく。また、ゲート電極５０４Ａ及び５０４Ｂはそれぞれ、下層の金属膜と上層のシリコン膜との積層構造を有する。
【０００６】
次に、図５（ａ）に示すように、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上、並びにゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上にそれぞれ、ＳｉＯ2 膜からなる絶縁性オフセットスペーサ５０６Ａ及び５０６Ｂを形成する。その後、ｐ型ウェル領域５０２Ａの表面部におけるゲート電極５０４Ａの両側にｎ型エクステンション領域５０７Ａを形成する。また、ｎ型ウェル領域５０２Ｂの表面部におけるゲート電極５０４Ｂの両側にｐ型エクステンション領域５０７Ｂを形成する。
【０００７】
次に、図５（ｂ）に示すように、半導体基板５００上の全面にシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５０８Ａを形成すると共に、ゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５０８Ｂを形成する。
【０００８】
次に、図５（ｃ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５０９をマスクとして、砒素イオン５１０の注入を行うことによって、ｐ型ウェル領域５０２Ａにおけるゲート電極５０４Ａから見て絶縁性サイドウォールスペーサ５０８Ａの両側にｎ型ソースドレイン領域５１１Ａを形成する。
【０００９】
次に、図５（ｄ）に示すように、レジストパターン５０９を除去した後、半導体基板５００上の全面にシリコン酸化膜５１２及びシリコン窒化膜５１３を順次堆積する。
【００１０】
次に、図６（ａ）に示すように、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に開口部を有するレジストパターン５１４をフォトリソグラフィー法により形成した後、レジストパターン５１４をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
【００１１】
次に、図６（ｂ）に示すように、レジストパターン５１４をマスクとして、半導体基板５００に対して異方性ドライエッチングを行うことにより、ｎ型ウェル領域５０２Ｂにおけるゲート電極５０４Ｂから見て絶縁性サイドウォールスペーサ５０８Ｂの両側にリセス部５１５を形成する。
【００１２】
次に、図６（ｃ）に示すように、レジストパターン５１４を除去した後、リセス部５１５において、ｐ型不純物がドープされたシリコンゲルマニウムの選択エピタキシャル成長を行うことによって、ｐ型ソースドレイン領域５１１Ｂとなるシリコンゲルマニウム層５１６を形成する。
【００１３】
次に、図７（ａ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５１７をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
【００１４】
次に、図７（ｂ）に示すように、レジストパターン５１７を除去した後、ゲート電極５０４Ａの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ａ及びハードマスク５０５Ａ、並びにゲート電極５０４Ｂの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ｂ及びハードマスク５０５Ｂをエッチングにより除去する。
【００１５】
次に、図７（ｃ）に示すように、半導体基板５００上の全面にシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５１８Ａを形成すると共に、ゲート電極５０４Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５１８Ｂを形成する。
【００１６】
最後に、図７（ｃ）に示すように、半導体基板５００上の全面にニッケルを堆積した後、熱処理を行うことにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのシリコン並びにゲート電極５０４Ａ及び５０４Ｂの上部のシリコンをそれぞれニッケルと反応させてシリサイド層を形成し、その後、未反応のニッケルを除去する。これにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのそれぞれの上にシリサイド層５１９Ａ及び５１９Ｂを形成すると共に、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上にシリサイド層５１９Ｃ及び５１９Ｄを形成する
以上に述べたプロセスフローにより、ｐ型ソースドレイン領域５１１Ｂのみがシリコンゲルマニウム層５１６により構成されているＣＭＩＳトランジスタを形成することが可能となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−１９６５４９号公報
【非特許文献】
【００１８】
【非特許文献１】T.Ghani 他、A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors、IEDM Tech. Digest、2003年、pp.978-980
【非特許文献２】Z.Luo 他、Design of High Performance PFETs with Strained Si Channel and Laser Anneal、IEDM Tech. Digest、2005年、pp.495-498
【発明の概要】
【発明が解決しようとする課題】
【００１９】
一般に、シリコンゲルマニウム層からなるシリコン混晶層によりチャネル領域に加えられる圧縮応力は、ｐ型トランジスタの駆動能力を向上させるが、ｎ型トランジスタの駆動能力を劣化させる。このため、同一基板上にｎ型トランジスタとｐ型トランジスタとを有するＣＭＩＳ構造の半導体装置では、ｐ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されており、且つｎ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されていない構成にする必要がある。
【００２０】
このため、前述の従来の半導体装置の製造方法では、ｎ型トランジスタ形成領域におけるシリコンゲルマニウム層のエピタキシャル成長を防止するために、図５（ｄ）に示すように、半導体基板上の全面に絶縁膜を堆積した後、図６（ａ）に示すように、ｐ型トランジスタ形成領域上の絶縁膜のみをエッチングにより除去し、その後、図６（ｂ）に示すように、ｐ型トランジスタ形成領域における半導体基板の露出部分をエッチングにより掘り下げた後、図６（ｃ）に示すように、当該掘り下げ部分（リセス部）においてシリコンゲルマニウム層を選択的にエピタキシャル成長させた。
【００２１】
しかしながら、前述の従来の半導体装置の製造方法では、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが、ｎ型トランジスタ形成領域のゲート電極上にも存在する。このため、図５（ｃ）に示す工程（ｎ型トランジスタのソースドレイン領域を形成するためのイオン注入工程）において、ｎ型トランジスタ形成領域のゲート電極上部のシリコン中に不純物が注入されないので、ｎ型トランジスタのゲート電極の抵抗が増大するという問題が生じる。
【００２２】
また、前述の従来の半導体装置の製造方法における図７（ｂ）に示す工程では、ゲート電極上のハードマスクを除去する際に絶縁性サイドウォールスペーサも同時に除去される。このため、図７（ｃ）に示す工程で、シリサイド層を所定領域に形成するために、ゲート電極の側面上に再度絶縁性サイドウォールスペーサを形成する必要があるので、工程数が増加するという問題が生じる。
【００２３】
前記に鑑み、本発明は、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するために、本願発明者は種々の検討を行った結果、従来技術のようにゲート電極上にハードマスクを設けることなく、ソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成するという発明を想到した。
【００２５】
具体的には、本発明に係る半導体装置は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、前記第１のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、前記第２のソースドレイン領域はシリコン混晶層を含み、前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低い。
【００２６】
すなわち、本発明に係る半導体装置は、従来技術のようにゲート電極上にハードマスクを設けることなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が形成されたものである。このため、当該シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部が除去される結果、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっている。
【００２７】
このような本発明に係る半導体装置によると、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが第１のゲート電極上に存在していない。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
【００２８】
また、各ゲート電極上にハードマスクを設けていないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００２９】
さらに、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっているため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造することができる。このため、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加することができるので、各トランジスタの駆動能力を向上させることができる。
【００３０】
以上のように、本発明に係る半導体装置によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００３１】
本発明に係る半導体装置において、前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、前記第２のゲート電極は、第２の金属含有層を有し、前記第１のゲート電極上には金属シリサイド層が形成されており、前記第２のゲート電極上には合金層が形成されていてもよい。ここで、前記第２のゲート電極上に形成されている合金層は、前記第１のゲート電極上に形成されている金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
【００３２】
本発明に係る半導体装置において、前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていてもよい。ここで、第１のソースドレイン領域上及び第２のソースドレイン領域上に形成されている金属シリサイド層は、前記第１のゲート電極上に形成されている金属シリサイド層と同じ金属シリサイド層であってもよい。
【００３３】
本発明に係る半導体装置において、前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていてもよい。
【００３４】
本発明に係る半導体装置において、前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含んでいてもよい。この場合、前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低くてもよい。ここで、第２のＬ字状内側サイドウォールスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。また、前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含んでいてもよい。この場合、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜から構成されていてもよい。
【００３５】
尚、第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサはそれぞれ、Ｌ字状内側サイドウォールスペーサ及び外側サイドウォールスペーサを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
【００３６】
本発明に係る半導体装置において、前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていてもよい。この場合、前記第１の絶縁性オフセットスペーサ及び前記第２の絶縁性オフセットスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低くてもよい。ここで、第２の絶縁性オフセットスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。
【００３７】
本発明に係る半導体装置において、前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップしていてもよい。このようにすると、シリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【００３８】
本発明に係る半導体装置において、前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高くてもよい。このようにすると、第２のゲート電極とシリコン混晶層の頂部（シリコン混晶層上に金属シリサイド層が形成されている場合にはその頂部）との間の段差を小さくすることができる。このため、第２のＭＩＳトランジスタがｐ型ＭＩＳトランジスタであり、引っ張り応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。或いは、第２のＭＩＳトランジスタがｎ型ＭＩＳトランジスタであり、圧縮応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｎ型ＭＩＳトランジスタのチャネル領域に印加される圧縮応力を小さくすることができるので、ｎ型ＭＩＳトランジスタの特性劣化を抑制することができる。
【００３９】
本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＧｅ層であってもよい。このようにすると、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
【００４０】
本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＣ層であってもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
【００４１】
本発明に係る半導体装置において、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。この場合、前記絶縁膜はシリコン窒化膜であってもよい。また、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記絶縁膜は引っ張り応力を有していてもよいし、又は前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記絶縁膜は圧縮応力を有していてもよい。
【００４２】
尚、各トランジスタの絶縁性サイドウォールスペーサがＬ字状内側サイドウォールスペーサのみからなる場合、シリコン混晶層とは逆向きの応力を生じる絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加することができるので、第１のＭＩＳトランジスタの特性を向上させることができる。
【００４３】
本発明に係る半導体装置の製造方法は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えている。
【００４４】
本発明に係る半導体装置の製造方法によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極上に形成することなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成している。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
【００４５】
また、各ゲート電極上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００４６】
さらに、シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部を除去するため、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなる。このため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
【００４７】
以上のように、本発明に係る半導体装置の製造方法によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００４８】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていてもよい。ここで、前記第２のゲート電極上に形成される合金層は、前記第１のゲート電極上に形成される金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
【００４９】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記第１のＭＩＳトランジスタの前記第１の活性領域上に開口部を有するレジストパターンをマスクとして、イオン注入により前記第１のソースドレイン領域を形成する工程を含み、前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンを除去する工程をさらに備えていてもよい。
【００５０】
本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、前記第２のＭＩＳトランジスタの前記第２の活性領域上に開口部を有する保護膜をマスクとして、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含み、前記工程（ｆ）は、前記保護膜をマスクとして、前記シリコン混晶層を形成する工程を含み、前記工程（ｆ）よりも後に、前記第２のＭＩＳトランジスタの形成領域を覆うレジストパターンをマスクとして、前記保護膜を除去する工程をさらに備えていてもよい。ここで、各トランジスタのソースドレイン領域の表面部をシリサイド化する場合には、保護膜を除去してから、当該シリサイド化を行ってもよい。
【００５１】
本発明に係る半導体装置の製造方法において、前記工程（ｃ）は、前記第１の絶縁性サイドウォールスペーサとして、第１のＬ字状内側サイドウォールスペーサ、及び前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを形成すると共に、前記第２の絶縁性サイドウォールスペーサとして、第２のＬ字状内側サイドウォールスペーサ、及び前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを形成する工程を含み、前記工程（ｆ）よりも後に、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサを除去した後、前記第１の活性領域及び前記第２の活性領域を覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成する工程をさらに備えていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
【００５２】
尚、外側サイドウォールスペーサを除去することなく、シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成してもよいが、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加するためには、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成することが好ましい。また、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成する場合、当該絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力をより一層効果的に印加することができるので、第１のＭＩＳトランジスタの特性をさらに向上させることができる。
【００５３】
本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、異なる条件で複数回エッチングを行うことにより、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含んでいてもよい。このようにすると、第２の絶縁性サイドウォールスペーサとオーバーラップするようにリセス部を形成できるため、リセス部に埋め込まれたシリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【発明の効果】
【００５４】
本発明によると、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図４】図４（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図５】図５（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図６】図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図７】図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【発明を実施するための形態】
【００５６】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５７】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【００５８】
まず、図１（ａ）に示すように、例えばシリコン基板等の半導体基板１００における素子分離領域１０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域１０２Ａを形成する。また、半導体基板１００における素子分離領域１０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域１０２Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）上にゲート絶縁膜１０３Ａを介してゲート電極１０６Ａを形成すると共に、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）上にゲート絶縁膜１０３Ｂを介してゲート電極１０６Ｂを形成する。
【００５９】
ここで、ゲート絶縁膜１０３Ａ及び１０３Ｂは、例えばＨｆＯ2 膜等の高誘電率絶縁膜からなり、当該高誘電率絶縁膜の下側に、例えばＳｉＯ2 膜等の界面層が形成されていてもよい。
【００６０】
また、ゲート電極１０６Ａは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０〜３０ｎｍ程度の金属含有層１０４Ａ（下層）と、例えばノンドープポリシリコンからなる厚さ４０〜６０ｎｍ程度のシリコン層１０５Ａ（上層）との２層構造からなる。
【００６１】
同様に、ゲート電極１０６Ｂは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０〜３０ｎｍ程度の金属含有層１０４Ｂ（下層）と、例えばノンドープポリシリコンからなる厚さ４０〜６０ｎｍ程度のシリコン層１０５Ｂ（上層）との２層構造からなる。
【００６２】
ここで、ゲート電極１０６Ａのシリコン層１０５Ａ及びゲート電極１０６Ｂのシリコン層１０５Ｂとして、前述のノンドープポリシリコンを用いているため、ゲート電極エッチング時にｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp との区別が必要なくなる。これにより、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａとｐ型ＭＩＳトランジスタのゲート電極１０６Ｂとを寸法差無く形成することができる。
【００６３】
次に、図１（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に、例えばＳｉＯ2 膜からなる絶縁性オフセットスペーサ１０７Ａ及び１０７Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）の表面部におけるゲート電極１０６Ａの両側にｎ型エクステンション領域１０８Ａを形成する。また、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）の表面部におけるゲート電極１０６Ｂの両側にｐ型エクステンション領域１０８Ｂを形成する。
【００６４】
次に、図１（ｂ）に示すように、半導体基板１００上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、当該シリコン酸化膜及び当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極１０６Ａの側面上に絶縁性オフセットスペーサ１０７Ａを挟んで絶縁性サイドウォールスペーサ１１１Ａを形成すると共に、ゲート電極１０６Ｂの側面上に絶縁性オフセットスペーサ１０７Ｂを挟んで絶縁性サイドウォールスペーサ１１１Ｂを形成する。ここで、絶縁性サイドウォールスペーサ１１１Ａは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ａと、Ｌ字状内側サイドウォールスペーサ１０９Ａを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ａとを有する。また、絶縁性サイドウォールスペーサ１１１Ｂは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ｂと、Ｌ字状内側サイドウォールスペーサ１０９Ｂを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ｂとを有する。また、ゲート電極１０６Ａ及び１０６Ｂのゲート長が例えば３０ｎｍ程度の場合、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び１０９Ｂとなるシリコン酸化膜の堆積膜厚は５〜１０ｎｍ程度であることが好ましく、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂとなるシリコン窒化膜の堆積膜厚は４０〜６０ｎｍ程度であることが好ましい。尚、絶縁性サイドウォールスペーサ１１１Ａは、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び外側サイドウォールスペーサ１１０Ａを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。同様に、絶縁性サイドウォールスペーサ１１１Ｂは、Ｌ字状内側サイドウォールスペーサ１０９Ｂ及び外側サイドウォールスペーサ１１０Ｂを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
【００６５】
次に、図１（ｃ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１２を形成した後、レジストパターン１１２をマスクとして、例えば砒素イオン等のｎ型不純物イオン１１３の注入を行う。これによって、ｐ型ウェル領域１０２Ａにおけるゲート電極１０６Ａから見て絶縁性サイドウォールスペーサ１１１Ａの両側にｎ型ソースドレイン領域１１４Ａを形成する。ここで用いられる注入条件は、例えば、加速エネルギーが１０〜３０ｋｅＶ程度であり、注入量が３×１０15〜８×１０15ｃｍ-3程度であることが望ましい。また、ｎ型ソースドレイン領域１１４Ａの形成時にｎ型不純物イオン１１３がゲート電極１０６Ａのシリコン層１０５Ａにも注入される結果、イオン注入前のシリコン層１０５Ａが例えばノンドープポリシリコン層であった場合には、イオン注入後のシリコン層１０５Ａはｎ型ポリシリコン層となる。
【００６６】
次に、図１（ｄ）に示すように、レジストパターン１１２を除去した後、半導体基板１００上の全面に、例えば厚さ５〜１５ｎｍ程度のシリコン酸化膜からなる下層保護膜１１５及び例えば厚さ２０〜５０ｎｍ程度のシリコン窒化膜からなる上層保護膜１１６を順次堆積する。
【００６７】
次に、図２（ａ）に示すように、フォトリソグラフィー法により、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１７を形成した後、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に位置する部分の下層保護膜１１５及び上層保護膜１１６をエッチングにより除去する。
【００６８】
次に、図２（ｂ）に示すように、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第１の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ１０〜３０ｎｍ程度の第１のリセス部１１８を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂも、第１のリセス部１１８の深さと同程度の厚さだけエッチングされる。ここで、第１の異方性ドライエッチングの条件は、例えばバイアス電圧が１００Ｗ程度であり、ＨＢｒとＮ2 との流量比が１０：１程度である。
【００６９】
次に、図２（ｃ）に示すように、レジストパターン１１７をマスクとして、第１のリセス部１１８が形成されたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第２の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ５０〜８０ｎｍ程度の第２のリセス部１１９を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂがエッチングにより除去されて、ゲート電極１０６Ｂとなる金属含有層１０４Ｂが露出する。すなわち、実質的に金属含有層１０４Ｂのみからなるゲート電極１０６Ｂの高さは、金属含有層１０４Ａ及びシリコン層１０５Ａからなるゲート電極１０６Ａの高さよりも低くなる。ここで、第２の異方性ドライエッチングの条件は、第１の異方性ドライエッチングの条件と比べて、低パワーで低ダメージの条件であることが好ましい。具体的には、第２の異方性ドライエッチングの条件は、例えばバイアス電圧が２０Ｗ程度であり、ＨＢｒとＮ2 との流量比が１：１程度である。
【００７０】
本実施形態においては、異なる条件で複数回エッチングを行うことにより、ｐ型ソースドレイン領域の形成領域となる第２のリセス部１１９を形成するため、ゲート電極１０６Ｂの側面上の絶縁性サイドウォールスペーサ１１１Ｂとオーバーラップするように第２のリセス部１１９を形成できる。このため、後工程で第２のリセス部１１９に埋め込まれるシリコン混晶層によって、ｐ型ＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
【００７１】
尚、本実施形態においては、第２のリセス部１１９を形成するために、異なる条件で異方性ドライエッチングを２回行ったが、これに代えて、異なる条件で異方性ドライエッチングを３回以上行ってもよい。また、第２のリセス部１１９を形成するために異方性ドライエッチングを複数回行ったが、これに代えて、異方性ウェットエッチングを複数回行っても同様の効果が得られることは言うまでもない。
【００７２】
次に、図２（ｄ）に示すように、レジストパターン１１７を除去した後、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６をマスクとして、例えばＣＶＤ（Chemical Vapor Deposition)法を用いた選択エピタキシャル成長により、第２のリセス部１１９内に、ｐ型不純物がドーピングされたシリコン混晶層１２０、例えばシリコンゲルマニウム層をｐ型ソースドレイン領域１１４Ｂとして形成する。
【００７３】
尚、本実施形態においては、後工程の不純物活性化熱処理等によって、ｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０に含まれるｐ型不純物が、第２のリセス部１１９周辺の半導体基板１００中にも拡散してもよい。言い換えると、ｐ型ソースドレイン領域１１４Ｂが第２のリセス部１１９周辺の半導体基板１００（活性領域）中にまで形成されていてもよい。
【００７４】
また、本実施形態において、シリコン混晶層１２０は、半導体基板１００の表面よりも上側まで形成されていてもよい。すなわち、シリコン混晶層１２０の頂部は、半導体基板１００の上面よりも高くに位置していてもよい。このようにすると、ゲート電極１０６Ｂ（正確には後工程でゲート電極１０６Ｂ上に形成される合金属１２２Ｄ（図３（ｃ）参照）や絶縁性サイドウォールスペーサ１１１Ｂを含むゲート電極構造）とシリコン混晶層１２０の頂部（正確には後工程でシリコン混晶層１２０上に形成される金属シリサイド層１２２Ｂ（図３（ｃ）参照）の頂部）との間の段差を小さくすることができる。このため、後工程で、引っ張り応力を生じる絶縁膜がゲート電極１０６Ｂ上に形成された場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。
【００７５】
次に、図３（ａ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１２１を形成した後、レジストパターン１２１をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６を除去する。
【００７６】
次に、図３（ｂ）に示すように、レジストパターン１２１を除去した後、半導体基板１００上の全面に、例えばニッケル等の金属からなる金属膜を堆積し、その後、熱処理を行う。これにより、図３（ｃ）に示すように、ｎ型ソースドレイン領域１１４Ａ及びｐ型ソースドレイン領域１１４Ｂ並びにゲート電極１０６Ａのシリコン層１０５Ａにそれぞれ含まれるシリコンと前記金属膜中の金属とを反応させて、ｎ型ソースドレイン領域１１４Ａ、ｐ型ソースドレイン領域１１４Ｂ及びゲート電極１０６Ａのそれぞれの上に、例えばニッケルシリサイド等からなる金属シリサイド層１２２Ａ、１２２Ｂ及び１２２Ｃを形成する。また、同時に、図３（ｃ）に示すように、ゲート電極１０６Ｂとなる金属含有層１０４Ｂに含まれる金属と前記金属膜中の金属とを反応させて、ゲート電極１０６Ｂ上に、例えば窒化チタン又は窒化タンタルとニッケルとの合金等からなる合金属１２２Ｄを形成する。その後、未反応の前記金属膜を除去する。
【００７７】
以上に説明したプロセスフローにより、ｐ型ソースドレイン領域１１４Ｂにシリコン混晶層１２０を持ったＣＭＩＳトランジスタを形成することが可能となる。
【００７８】
本実施形態によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極１０６Ａ及び１０６Ｂ上に形成することなく、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）を形成している。このため、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域１１４Ａの形成時に、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａのシリコン層１０５Ａ中にも不純物が導入されるので、ゲート電極１０６Ａの抵抗を低減することができる。
【００７９】
また、本実施形態によると、各ゲート電極１０６Ａ及び１０６Ｂ上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
【００８０】
さらに、本実施形態によると、シリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）の形成時に、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂのシリコン層１０５Ｂを除去するため、当該ゲート電極１０６Ｂの高さは、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さよりも低くなる。このため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
【００８１】
以上のように、本実施形態によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
【００８２】
尚、第１の実施形態においては、全てのｐ型ＭＩＳトランジスタ形成領域Ｒp にシリコン混晶層１２０（具体的にはシリコンゲルマニウム層）を設ける場合について説明した。しかし、これに代えて、図２（ａ）に示す下層保護膜１１５及び上層保護膜１１６のパターニング工程で、レジストパターン１１７の開口部を任意のｐ型ＭＩＳトランジスタ形成領域Ｒp 上にのみ設けることによって、シリコン混晶層１２０のない（つまりｎ型ＭＩＳトランジスタのゲート電極高さと同じゲート電極高さを持つ）ｐ型ＭＩＳトランジスタを形成してもよい。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn をｐ型ＭＩＳトランジスタ形成領域（シリコン混晶層なし）に変更すると共にそれに伴う各構成要素等の導電型の変更を行えばよい。
【００８３】
また、第１の実施形態においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてシリコンゲルマニウム層（ＳｉＧｅ層）を形成している。このため、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成してもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、例えばＳｉＣ層（ｎ型不純物がドーピングされている）を形成すればよい。
【００８４】
（第１の実施形態の変形例）
以下、第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８５】
図４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【００８６】
本変形例においては、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を実施した後、図４（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に形成された絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂのうち、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去する。
【００８７】
尚、図４（ａ）に示す工程又はその後の工程で、ゲート電極１０６Ｂの側面上の絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの上部（ゲート電極１０６Ｂ上の合金属１２２Ｄよりも上側に位置する部分）が消失してもよい。この場合、絶縁性オフセットスペーサ１０７Ｂの高さは、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上の絶縁性オフセットスペーサ１０７Ａの高さよりも低くなる。また、Ｌ字状内側サイドウォールスペーサ１０９Ｂ（残存する絶縁性サイドウォールスペーサ１１１Ｂ）の高さも、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上のＬ字状内側サイドウォールスペーサ１０９Ａ（残存する絶縁性サイドウォールスペーサ１１１Ａ）の高さよりも低くなる。但し、絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの高さが、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さよりも若干大きくなってもよい。
【００８８】
次に、図４（ｂ）に示すように、半導体基板１００上の全面に（つまりｎ型ＭＩＳトランジスタの活性領域及びｐ型ＭＩＳトランジスタの活性領域を覆うように）、シリコン混晶層１２０とは逆向きの応力（つまり引っ張り応力）を生じる絶縁膜１５０（例えばシリコン窒化膜）を形成する。
【００８９】
本変形例によると、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さ（正確にはゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の高さ）よりも、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂの高さ（正確にはゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さ）の方が低い。このため、引っ張り応力を生じる絶縁膜１５０を基板全面に形成しても、ｐ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０によってゲート長方向に印加される応力を小さくすることができる。このため、ｐ型ＭＩＳトランジスタのチャネル領域にシリコン混晶層１２０により印加される応力の効果が失われないので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
【００９０】
特に、シリコン混晶層１２０の頂部（正確にはシリコン混晶層１２０上の金属シリサイド層１２２Ｃの上面）の基板表面からの高さが１０〜３０ｎｍ程度の場合、ゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の基板表面からの高さが５０ｎｍ程度以下であれば、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０がｐ型ＭＩＳトランジスタ上に存在しても、ｐ型ＭＩＳトランジスタの特性劣化は殆ど起こらない。
【００９１】
尚、本変形例において、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去することなく、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を形成してもよいが、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力を効果的に印加するためには、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから、絶縁膜１５０を形成することが好ましい。また、本変形例のように、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから絶縁膜１５０を形成する場合、絶縁膜１５０は、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの側面上に形成されたＬ字状内側サイドウォールスペーサ１０９Ａの屈曲部を覆うように形成されていることが好ましい。これにより、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力をより一層効果的に印加することができるので、ｎ型ＭＩＳトランジスタの特性をさらに向上させることができる。
【００９２】
また、本変形例においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてＳｉＧｅ層を形成した後、基板全面に引っ張り応力を生じる絶縁膜１５０を形成している。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成した後、基板全面に圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成した場合にも、本変形例と同様の効果を得ることができる。このような半導体装置を得るためには、図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法並びに図４（ａ）及び（ｂ）に示す本変形例に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、ＳｉＣ層（ｎ型不純物がドーピングされている）を形成し、絶縁膜１５０として、圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成すればよい。
【００９３】
また、本変形例においては、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去する工程を省略した。しかし、これに代えて、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去してもよい。この場合、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去した後、シリコン混晶層１２０と同じ向きの応力つまり圧縮応力を生じる他の絶縁膜（例えばシリコン窒化膜）を基板全面に形成してもよく、さらに、当該絶縁膜をｎ型ＭＩＳトランジスタ形成領域Ｒn 上から除去してもよい。このようにすると、各トランジスタの特性をさらに改善することができる。
【産業上の利用可能性】
【００９４】
以上に説明したように、本発明は、ＭＩＳＦＥＴのソースドレイン領域にシリコン混晶層を有する半導体装置及びその製造方法として有用である。
【符号の説明】
【００９５】
１００ 半導体基板
１０１ 素子分離領域
１０２Ａ ｐ型ウェル領域
１０２Ｂ ｎ型ウェル領域
１０３Ａ ゲート絶縁膜
１０３Ｂ ゲート絶縁膜
１０４Ａ 金属含有層
１０４Ｂ 金属含有層
１０５Ａ シリコン層
１０５Ｂ シリコン層
１０６Ａ ゲート電極
１０６Ｂ ゲート電極
１０７Ａ 絶縁性オフセットスペーサ
１０７Ｂ 絶縁性オフセットスペーサ
１０８Ａ ｎ型エクステンション領域
１０８Ｂ ｐ型エクステンション領域
１０９Ａ Ｌ字状内側サイドウォールスペーサ
１０９Ｂ Ｌ字状内側サイドウォールスペーサ
１１０Ａ 外側サイドウォールスペーサ
１１０Ｂ 外側サイドウォールスペーサ
１１１Ａ 絶縁性サイドウォールスペーサ
１１１Ｂ 絶縁性サイドウォールスペーサ
１１２ レジストパターン
１１３ ｎ型不純物イオン
１１４Ａ ｎ型ソースドレイン領域
１１４Ｂ ｐ型ソースドレイン領域
１１５ 下層保護膜
１１６ 上層保護膜
１１７ レジストパターン
１１８ 第１のリセス部
１１９ 第２のリセス部
１２０ シリコン混晶層
１２１ レジストパターン
１２２Ａ 金属シリサイド層
１２２Ｂ 金属シリサイド層
１２２Ｃ 金属シリサイド層
１２２Ｄ 合金属
１５０ 絶縁膜
【特許請求の範囲】
【請求項１】
素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、
前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、
前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、
前記第２のソースドレイン領域はシリコン混晶層を含み、
前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、
前記第２のゲート電極は、第２の金属含有層を有し、
前記第１のゲート電極上には金属シリサイド層が形成されており、
前記第２のゲート電極上には合金層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、
前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、
前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜からなることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低いことを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、
前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜からなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、
前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低いことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップすることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高いことを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層はＳｉＧｅ層であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層はＳｉＣ層であることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記絶縁膜は引っ張り応力を生じることを特徴とする半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記絶縁膜は圧縮応力を生じることを特徴とする半導体装置。
【請求項１９】
素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、
前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、
前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、
前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、
前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、
前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、
前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、
前記第２のソースドレイン領域はシリコン混晶層を含み、
前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、
前記第２のゲート電極は、第２の金属含有層を有し、
前記第１のゲート電極上には金属シリサイド層が形成されており、
前記第２のゲート電極上には合金層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、
前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、
前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜からなることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低いことを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、
前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜からなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、
前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低いことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップすることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高いことを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層はＳｉＧｅ層であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層はＳｉＣ層であることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記絶縁膜は引っ張り応力を生じることを特徴とする半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記絶縁膜は圧縮応力を生じることを特徴とする半導体装置。
【請求項１９】
素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、
前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、
前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、
前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、
前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１５１１６６（Ｐ２０１１−１５１１６６Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１０６４９（Ｐ２０１０−１０６４９）
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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