半導体装置、および、半導体装置の製造方法
【課題】チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細な電界効果型トランジスタ（ＦＥＴ）では、チャネル領域に歪みを加えることによりデバイス性能を向上させる、歪みチャネル技術が用いられている。
【０００３】
ｎ型ＦＥＴに対してはチャネル領域にソース・ドレイン方向の一軸性引張り歪みを、ｐ型ＦＥＴに対してはソース・ドレイン方向の一軸性圧縮歪みを加えることにより、性能が向上することが従来からよく知られている。その際、印加された歪みが強い程、より高いデバイス性能が期待できる。
【０００４】
ソース・ドレイン方向の一軸性歪みを導入する方法として、ＦＥＴ上面を覆うように応力印加膜を形成する方法が一般的に用いられており、ｎ型、ｐ型ＦＥＴに対して、それぞれ別々の応力印加膜を導入する構造が提案されている（非特許文献１）。
【０００５】
また、ソース・ドレイン領域をせり上げた構造を用いる場合に、応力印加膜によるチャネル領域の歪みを増強するため、ゲート側壁絶縁膜をエッチングして、ソース・ドレイン領域とゲート領域との間に空間を作ることにより、応力印加膜をチャネル領域に近づける構造も提案されている（特許文献１）。
【０００６】
さらに、金属置換ゲートプロセスにおいて、応力膜形成後にダミーゲート電極およびゲート電極上部の応力印加膜を除去することにより、チャネルに印加される応力が増強されることも報告されている（非特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００７／０７７７４８号
【非特許文献】
【０００８】
【非特許文献１】H. S. Yang et al., "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing", 2004 International Electron Devices Meeting Technical Digest, The Institute of Electrical and Electronics Engineers, Inc., 1075-1078 (2004).
【非特許文献２】S. Yamakawa et al., "Study of Stress Effect on Replacement Gate Technology with Compressive Stress Liner and eSiGe for pFETs", Proceedings of 2008 International Conference on Simulation of Semiconductor Processes and Devices, The Institute of Electrical and Electronics Engineers, Inc., 109-112 (2008).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の手法は下記のような問題を有している。
【００１０】
従来は、応力印加膜がゲート電極上部を覆っていたため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加することが難しかった。また、応力印加膜の真性応力が大きい場合や、非特許文献２のようなゲート電極上部の応力印加膜を取り除いた構造などを用いて、応力印加膜とＦＥＴ表面との界面に働く応力を増強した場合、応力印加膜がＦＥＴ表面から剥がれ、チャネル領域の歪みが弱まってしまうという問題があった。
【００１１】
そこで、本発明の目的は、チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板と、前記半導体基板の第１の面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の側壁に形成されたゲート側壁絶縁膜と、前記ゲート電極の下の前記半導体基板中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域と、前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に形成された応力印加膜と、を有し、前記半導体基板の前記第１の面における前記ソース／ドレイン拡散層領域が形成された領域には、凹部または凸部が設けられている半導体装置が提供される。
【００１３】
また、本発明によれば、半導体基板の第１の面にゲート絶縁膜と、前記ゲート絶縁膜の上に位置するゲート電極と、を形成する工程と、前記ゲート絶縁膜、および、前記ゲート電極を形成した領域と隣接する前記半導体基板中の領域である第１の領域の上に、前記第１の領域と接する面と反対側の面の少なくとも一部が、前記半導体基板の前記第１の面に対して略平行とならない第１の層を形成する工程と、前記第１の層に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に応力印加膜を形成する工程と、を有し、前記第１の層は、前記応力印加膜よりも、前記半導体基板との密着力が大きい材料で形成される半導体装置の製造方法が提供される。
【００１４】
このような、本発明の半導体装置によれば、ソース／ドレイン拡散層領域が有する凸部または凹部により、ソース／ドレイン拡散層領域と、その上に設けられる応力印加膜と、の接触面積を大きくすることができる。このため、応力印加膜が、ソース／ドレイン拡散層領域の表面から剥がれ落ちるのを抑制することができる。
【００１５】
また、本発明の半導体装置によれば、応力印加膜が収縮または膨張した際、応力印加膜は、ソース／ドレイン拡散層領域が有する凸部または凹部に引っ掛かかる。このため、直接的かつ機械的に、凸部または凹部の側面からソース／ドレイン拡散層領域に応力を加えることが可能となる。
【００１６】
さらに、本発明の半導体装置は、ゲート電極の上方を、応力印加膜が覆っていない。このため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加するのが困難となるのを回避できる。
【００１７】
すなわち、本発明の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【発明の効果】
【００１８】
本発明によれば、チャネル領域に強い歪みを印加することが可能となる。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（１）である。
【図１Ｂ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（２）である。
【図１Ｃ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（３）である。
【図１Ｄ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（４）である。
【図２Ａ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（１）である。
【図２Ｂ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（２）である。
【図２Ｃ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（３）である。
【図２Ｄ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（４）である。
【図２Ｅ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（５）である。
【図３】図２Ｅに示すＦＥＴにおいて、ゲート保護膜および層間絶縁膜を除いた構造の上面図である。
【図４】シミュレーションにより計算した一般的な構造での応力分布の等高線である。
【図５】シミュレーションにより計算した本発明の第２の実施の形態での応力分布の等高線である。
【図６】ソース・ドレイン方向応力σｘｘの深さ方向分布である。
【図７Ａ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（１）である。
【図７Ｂ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（２）である。
【図７Ｃ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（３）である。
【図７Ｄ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（４）である。
【図７Ｅ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（５）である。
【図７Ｆ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（６）である。
【図７Ｇ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（７）である。
【図７Ｈ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（８）である。
【図７Ｉ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（９）である。
【図８Ａ】本発明の半導体装置の第４の実施の形態に係るＦＥＴの一例の斜視図（１）である。
【図８Ｂ】本発明の半導体装置の第４の実施の形態に係るＦＥＴの一例の斜視図（２）である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜第１の実施の形態＞
【００２１】
図１Ｄに本発明の第１の実施の形態の半導体装置の一例の断面図を示す。
【００２２】
図に示すように、本実施の形態の半導体装置は、半導体基板１と、半導体基板１の第１の面（図中上側の面）に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、半導体基板１の第１の面（図中上側の面）における、前記ソース／ドレイン拡散層領域５、６が形成された領域に設けられる凸部５０、６０または凹部（図示せず）と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上（図の場合、ソース／ドレイン拡散層領域５、６の凸部５０、６０の上）に形成された応力印加膜８と、を有する。さらに、ゲート電極３の上にゲート保護膜２０を有してもよい。応力印加膜８は、収縮性材料または膨張性材料で構成されている。
【００２３】
凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）と略平行にならないように構成されてもよい。例えば、凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部において、半導体基板１の第１の面（図中上側の面）との角度が３０度以上になるよう構成されてもよい。その他、凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部において、半導体基板１の第１の面（図中上側の面）との角度が略９０度になるよう構成されてもよい。
【００２４】
凸部５０、６０は、図１Ｄに示すように、ソース／ドレイン拡散層領域５、６が半導体基板１の第１の面（図中上側の面）から突出することで形成されてもよい。そして、凸部５０、６０と、ゲート側壁絶縁膜４との間には隙間（図中、略Ｖ字の隙間）が設けられ、この隙間には応力印加膜８が形成されていてもよい。この凸部５０、６０は、半導体基板１の第１の面（図中上側の面）からの高さが、１０ｎｍ以上５０ｎｍ以下程度とすることができる。上記高さはあくまで一例であり、本実施の形態の半導体装置は、これに限定されない。
【００２５】
なお、本実施の形態のソース／ドレイン拡散層領域５、６の凸部または凹部は、図示する凸部５０、６０のほか、以下のような構成であってもよい。例えば、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６が部分的に掘り下げられることで、凸部または凹部が形成されてもよい。または、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６を、ゲート側壁絶縁膜４との間に隙間を設けないように半導体基板１の第１の面（図中上側の面）から突出させ、この突出させたソース／ドレイン拡散層領域５、６を部分的に掘り下げることで、凸部または凹部が形成されてもよい。後者の凸部または凹部は、以下の第２の実施の形態で説明する凸部５１、６１および凹部であってもよい。
【００２６】
本実施の形態の半導体装置は、ソース／ドレイン拡散層領域５、６の凸部または凹部（例えば図１Ｄの凸部５０、６０）により、ソース／ドレイン拡散層領域５、６の応力印加膜８と接触する面の少なくとも一部は、半導体基板１の第１の面（図中上側の面）に対して略平行とならない。
【００２７】
このような本実施の形態の半導体装置によれば、ソース／ドレイン拡散層領域５、６が有する凸部または凹部（例えば図１Ｄの凸部５０、６０）により、応力印加膜８と、ソース／ドレイン拡散層領域５、６との接触面積を大きくすることができる。このため、応力印加膜８が、ソース／ドレイン拡散層領域５、６の表面から剥がれ落ちるのを抑制することができる。
【００２８】
また、本実施の形態の半導体装置によれば、応力印加膜８が収縮または膨張した際、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかる。このため、直接的かつ機械的に、凸部または凹部（例えば図１Ｄの凸部５０、６０）の側面から、ソース／ドレイン拡散層領域５、６に応力を加えることが可能となる。
【００２９】
なお、凸部または凹部（例えば図１Ｄの凸部５０、６０）の応力印加膜８と接する面の少なくとも一部は、半導体基板１の第１の面（図中上側の面）との角度が３０度以上になるよう構成した場合、さらに、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかりやすくなる。さらに、凸部（例えば図１Ｄの凸部５０、６０）の半導体基板１の第１の面（図中上側の面）からの高さが、１０ｎｍ以上になるよう構成した場合、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかりやすくなる。
【００３０】
さらに、本実施の形態の半導体装置は、ゲート電極３の上方を、応力印加膜８が覆っていない。このため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加するのが困難となるのを回避できる。
【００３１】
すなわち、本実施の形態の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【００３２】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００３３】
本実施の形態の半導体装置の製造方法は、例えば図１Ａに示すように、半導体基板１の第１の面（図中上側の面）にゲート絶縁膜２と、ゲート絶縁膜２の上に位置するゲート電極３と、を形成する工程と、例えば図１Ｂに示すように、ゲート絶縁膜２、および、ゲート電極３を形成した領域と隣接する半導体基板１中の領域である第１の領域（ソース／ドレイン拡散層領域５、６）の上に、第１の領域（ソース／ドレイン拡散層領域５、６）と接する面と反対側の面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）に対して略平行とならない第１の層（凸部５０、６０）を形成する工程と、第１の層（凸部５０、６０）に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、例えば図１Ｃに示すように、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域（不純物を注入された凸部５０、６０）の上に応力印加膜８を形成する工程と、を有し、第１の層（凸部５０、６０）は、応力印加膜８よりも、半導体基板１との密着力が大きい材料で形成される。
【００３４】
また、本実施の形態の半導体装置の製造方法は、半導体基板１（図１Ｂ参照）の第１の面（図中上側の面）は第１の半導体（例：Ｓｉ）で形成され、第１の層（凸部５０、６０）を形成する工程は、ＣＶＤ法により第１の半導体（例：Ｓｉ）を成長させることで、第１の層（凸部５０、６０）を形成する工程とすることができる。
【００３５】
また、本実施の形態の半導体装置の製造方法は、半導体基板１の第１の面（図中上側の面）は第１の半導体（例：Ｓｉ）で形成され、第１の層（凸部５０、６０）を形成する工程は、フォトリソグラフィとエッチングにより図１Ａの状態の第１の領域（ソース／ドレイン拡散層領域５、６となる領域：図１Ｂ参照）を選択的に掘り下げる工程と、ＣＶＤ法により第１の半導体（例：Ｓｉ）または第１の半導体（例：Ｓｉ）と異なる半導体（例：ＳｉＧｅ）を成長させることで、前記掘り下げられた領域をも埋めた第１の層（凸部５０、６０）を形成する工程と、を有する工程とすることができる。
【００３６】
また、本実施の形態の半導体装置の製造方法は、半導体基板１は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、前記第２の半導体層の前記絶縁層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成したものとすることができる。
【００３７】
以下、図１Ａ〜１Ｄを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図１Ａ〜１Ｄは本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。
【００３８】
まず、周知の方法により図１Ａのような通常のＭＯＳ型ＦＥＴ構造を形成する。例えば、半導体基板１としてＳｉ基板を用い、半導体基板１の第１の面（図中上側の面）にゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の上にゲート電極材料として例えばポリＳｉを堆積させ、フォトリソグラフィとエッチングによりゲート電極３を形成する。その後、ゲート保護膜２０およびゲート側壁絶縁膜４を形成する。ゲート保護膜２０およびゲート側壁絶縁膜４は、例えばＣＶＤ（化学気相成長）装置やスパッタ装置を用いて酸化Ｓｉや窒化Ｓｉなどの絶縁膜を堆積させた後、反応性イオンエッチング装置を用いてゲート側壁以外の絶縁膜を取り除くことで形成してもよい。その後、ソース領域５´およびドレイン領域６´にイオン注入を行い、エクステンション拡散層を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１×１０１４個程度のドーズ量で行うことができる。エクステンション拡散層が不要な場合はイオン注入を行う必要はない。
【００３９】
なお、上記では、半導体基板１としてＳｉ基板を用いているが、本実施の形態はこれに限定されず、半導体基板１としてＳｉＧｅ基板やＧｅ基板、歪みＳｉ基板、歪みＳｉＧｅ基板を用いることもできる。また、本実施の形態の半導体基板１は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、前記第２の半導体層の前記絶縁層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成しているいわゆる、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とすることもできる。
【００４０】
図１Ａの構造を得た後、図１Ｂのように、例えば図１Ａに示すゲート側壁絶縁膜４を形成した時と同様の方法を用いて、ゲート側壁絶縁膜４を厚くする。その際、ゲート側壁絶縁膜４が酸化Ｓｉや窒化Ｓｉの積層構造になっても構わない。次に、ソース領域５´およびドレイン領域６´にイオン注入を行い、ソース拡散層領域５およびドレイン拡散層領域６を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１×１０１５個程度のドーズ量で行うことができる。
【００４１】
次に、フォトレジストなどを用いてゲート側壁絶縁膜４およびゲート保護膜２０をマスクした状態で、例えばＣＶＤ装置を用いて、ソース／ドレイン拡散層領域５、６の上に、凸部５０、６０を形成する。この凸部５０、６０は、ソース／ドレイン拡散層領域５、６を形成している基板または層と同じ材料を用いて形成することができる。すなわち、Ｓｉ基板またはＳｉ層にソース／ドレイン拡散層領域５、６を形成している場合、Ｓｉを用いて、凸部５０、６０を形成することができる。また、ＳｉＧｅ基板またはＳｉＧｅ層にソース／ドレイン拡散層領域５、６を形成している場合、ＳｉＧｅを用いて、凸部５０、６０を形成することができる。
【００４２】
このようにして凸部５０、６０を形成した場合、結晶成長は同じ結晶構造を持つ領域に成長しやすいため、図１Ｂに示すように、ゲート側壁絶縁膜４が形成されている領域と、ソース／ドレイン拡散層領域５、６が形成されている領域と、の境目付近から、なだらかにせり上がった凸部５０、６０が形成される。すなわち、凸部５０とゲート側壁絶縁膜４との間、および、凸部６０とゲート側壁絶縁膜４との間に隙間が形成される。
【００４３】
また、上記のような材料を選択して形成された凸部５０、６０は、その上に形成される応力印加膜８よりも、ソース／ドレイン拡散層領域５、６を形成している半導体基板１との密着力が大きくなる。
【００４４】
なお、凸部５０、６０は、以下のような工程により形成することもできる。まず、凸部５０、６０を形成する前に、フォトリソグラフィとエッチングにより、図１Ａの状態の半導体基板１のソース／ドレイン拡散層領域５、６となる領域（図１Ｂ参照）を選択的に掘り下げる。その後、フォトレジストを用いてゲート側壁絶縁膜４およびゲート保護膜２０をマスクした状態で、例えばＣＶＤ装置を用いて、上記処理により掘り下げた領域を埋めるとともに、半導体基板１の第１の面から突出する凸部５０、６０を形成する。かかる場合の凸部５０、６０は、ソース／ドレイン拡散層領域５、６を形成する半導体基板１と同一の材料のみならず、異なる材料、すなわち格子定数の異なる材料を用いて形成することもできる。例えば、Ｓｉ基板またはＳｉ層にソース／ドレイン拡散層領域５、６を形成する場合、ＳｉＧｅやＳｉＣを用いて凸部５０、６０を形成してもよい。このようにして凸部５０、６０を形成した場合も、図１Ｂに示すような形状の凸部５０、６０が形成される。すなわち、凸部５０とゲート側壁絶縁膜４との間、および、凸部６０とゲート側壁絶縁膜４との間との間に隙間が形成される。また、凸部５０、６０と、半導体基板１との接触面積を大きくすることができるため、凸部５０、６０と、半導体基板１との密着力を大きくすることができ、結果、凸部５０、６０の材料の設計の幅を広げることが可能となる。
【００４５】
なお、ＣＶＤ装置による結晶成長の際に、ＰやＢを含む気体を混合して、ソース／ドレイン拡散層領域５、６、凸部５０、６０に不純物を導入しても構わない。
【００４６】
次に、図１Ｂに示す構造の凸部５０、６０にイオン注入を行う。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行うことができる。注入後、１０００℃程度でアニールを行い、注入イオン種を活性化させる。この処理により、凸部５０、６０は、ソース領域およびドレイン領域の拡散層の一部となる。
【００４７】
次に、図１Ｃに示すように、ゲート電極３の上方を除き、ソース領域およびドレイン領域の拡散層となった凸部５０、６０の上に、応力印加膜８を形成する。例えば、ＣＶＤ装置を用いて窒化Ｓｉを成膜後、ゲート保護膜２０の上の窒化ＳｉをＣＭＰ（化学機械研磨）により取り除くことで、形成することができる。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。
【００４８】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図１Ｄの構造を完成させる。
【００４９】
なお、図１Ｄに示すような凸部５０、６０と異なる構成の凸部の形成方法は、従来のフォトリソグラフィとエッチングなどを用いて実現することができるので、ここでの説明は省略する。
＜第２の実施の形態＞
【００５０】
本実施の形態は、第１の実施の形態を基本とし、凸部５０、６０の構成が一部異なる。以下、相違点を説明する。
【００５１】
図２Ｅに本実施の形態の半導体装置の一例の断面図を示す。また、図３に、図２Ｅに示す半導体装置において、ゲート保護膜２０および層間絶縁膜９を除いた構造の上面図を示す。なお、図２Ｅは、図３のＡ−Ａ´の断面図に、ゲート保護膜２０および層間絶縁膜９を加えたものである。
【００５２】
図２Ｅに示すように、本実施の形態の半導体装置は、凸部５０、６０の応力印加膜８と接する面に、さらに、凸部５１、６１および凹部が形成されている。
【００５３】
この凸部５１、６１または凹部の少なくとも一部は、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と交わる方向に延伸してもよい。例えば、凸部５１、６１または凹部の少なくとも一部は、上述した第１の直線と略垂直に交わる方向に延伸してもよい。そして、凸部５１、６１または凹部は複数設けられ、複数の凸部５１、６１または凹部の少なくとも一部は、略平行に並んでもよい。
【００５４】
図２Ｅ、３は、本実施の形態の一例として、凸部５１、６１が、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と略垂直に延伸し、複数の凸部５１、６１または凹部が、略平行に並んでいる例を示してある。
【００５５】
なお、本実施の形態の半導体装置は、第１の実施の形態で説明したとおり、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６を、ゲート側壁絶縁膜４との間に隙間を設けないように半導体基板１の第１の面（図中上側の面）から突出させ、この突出させたソース／ドレイン拡散層領域５、６を部分的に掘り下げることで、凸部５１、６１および凹部を形成した構成とすることもできる。すなわち、図２Ｅの場合、凸部５０、６０とゲート側壁絶縁膜４との間に隙間が形成され、この隙間に応力印加膜８が形成されているが、このような隙間が形成されていなくてもよい。
【００５６】
さらに、上述した凸部５１、６１は、格子上の溝構造や、孤立した複数の穴を持つ構造など別の構造とすることもできる。
【００５７】
図２Ｅ、３に示す例のような、凸部５０、６０にさらに凸部５１、６１を設けた本実施の形態の半導体装置によれば、第１の実施の形態に比べて、応力印加膜８と、ソース／ドレイン拡散層領域５、６との接触面積をさらに大きくすることができる。このため、応力印加膜８が、ソース／ドレイン拡散層領域５、６の表面から剥がれ落ちるのをより抑制することができる。
【００５８】
また、凸部５１、６１および凹部が、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と交わる方向（垂直に交わる方向）に延伸するよう構成した場合、応力印加膜８が収縮または膨張した際、第１の実施の形態に比べて、応力印加膜８が凸部５１、６１または凹部に引っ掛かかりやすい。このため、直接的かつ機械的に、凸部５１、６１または凹部の側面から、ソース／ドレイン拡散層領域５、６に応力を加えやすくなる。
【００５９】
また、延伸した凸部５１、６１および凹部の複数が略平行に並んでいる場合、応力印加膜８が収縮または膨張した際、凸部５１および凹部に加わる応力の方向が揃いやすい。
【００６０】
すなわち、本実施の形態の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【００６１】
さらに、本実施の形態の半導体装置は、上記効果のほか、ソース電極１０およびドレイン電極１１と、ソース／ドレイン拡散層領域（凸部５１、６１を有する凸部５０、６０）との接触面積を大きくすることができるので（図２Ｅ参照）、接触抵抗を低減するという副次的な効果も生じる。
【００６２】
なお、本実施の形態の半導体装置は、図２Ｅ、３に示す構成とするのが望ましいが、上述の通り、これに限定されるわけではない。
【００６３】
ここで、図４および図５は、それぞれ一般的な構造および本実施の形態の構造でのソース・ドレイン方向応力σｘｘ分布の等高線をシミュレーションにより計算して示した図である。ｎ型ＦＥＴを想定し、チャネル領域に一軸性の引っ張り応力が加わるように、応力印加膜を真性応力が１．３ＧＰａの圧縮性の窒化Ｓｉ膜としてシミュレーションを行った。ゲート長は６５ｎｍである。
【００６４】
図４および図５のそれぞれの分布のチャネル中央部分での深さ方向分布を示した図が図６であり、本実施の形態の構造によってソース・ドレイン方向応力σｘｘが増強されていることが分かる。このように、本実施の形態の構造を用いることにより、チャネル領域のσｘｘを増大することができるため、ＦＥＴの特性を向上させることが可能となる。
【００６５】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００６６】
本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法を基本とし、図２Ｂに示すように、ゲート絶縁膜２、および、ゲート電極３を形成した領域と隣接する半導体基板中の領域である第１の領域（ソース／ドレイン拡散層領域５、６）の上に、第１の領域（ソース／ドレイン拡散層領域５、６）と接する面と反対側の面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）に対して略平行とならない第１の層を形成する工程は、第１の半導体または第１の半導体と異なる半導体を成長させた層（例：図２Ａの５０、６０）を形成した後、フォトリソグラフィとエッチングにより、前記層（例：図２Ａの５０、６０）に凹凸（例：図２Ｂの凸部５１、６１）を形成する工程をさらに有する。
【００６７】
以下、図２Ａ〜２Ｅを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図２Ａ〜２Ｅは、図１Ｂに示す構造以降の、本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。なお、図１Ｂに示す構造を得るまでは、第１の実施の形態と同様にして実現することができるので、ここでの説明は省略する。
【００６８】
図１Ｂの構造を得た後、図２Ａに示すように、凸部５０、６０、ゲート保護膜２０およびゲート側壁絶縁膜４の上にフォトレジストを塗布、露光・現像して、フォトレジスト７の所望のパターンを形成する。そして、反応性イオンエッチングにより凸部５０、６０をエッチング後、例えばアッシング装置を用いてフォトレジスト７を剥離することで、図２Ｂのような、凸部５０、６０の表面に所望の凸部５１、６１を形成した構造を得る。
【００６９】
その後、図２Ｂの構造において、凸部５１、６１を有する凸部５０、６０に、イオン注入を行う。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行うことができる。注入後、１０００℃程度でアニールを行い、注入イオン種を活性化させる。この処理により、凸部５１、６１を有する凸部５０、６０は、ソース領域およびドレイン領域の拡散層の一部となる。
【００７０】
次に、図２Ｃに示すように、凸部５１、６１を有する凸部５０、６０の上に、応力印加膜８を形成する。応力印加膜８は典型的には窒化Ｓｉによって形成され、ＣＶＤ装置を用いて成膜する。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。その後、図２Ｄに示すように、ゲート保護膜２０の上の応力印加膜８をＣＭＰ（化学機械研磨）により取り除く。
【００７１】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図２Ｅの構造を完成させる。
【００７２】
なお、図２Ｅに示すような凸部５１、６１を有する凸部５０、６０と異なる構成の凸部の形成方法は、従来のフォトリソグラフィとエッチングなどを用いることで実現することができるので、ここでの説明は省略する。
＜第３の実施の形態＞
【００７３】
図７Ｉに本実施の形態の半導体装置の一例の斜視図を示す。図７Ｉは、部分的に透過図としてある。また、図７Ｃに、図７Ｉに示す半導体装置を製造する途中における本実施の形態の半導体装置の一例の斜視図を示す。
【００７４】
本実施の形態の半導体装置は、第２の実施の形態の半導体装置を基本とし、図７Ｃに示すように、半導体基板の第１の面はデバイス層１０１で構成された凸形状を有し、ゲート絶縁膜２は、デバイス層１０１で構成された凸形状の上面および側面に連続的に形成されている点で相違する。
【００７５】
このような本実施の形態の半導体装置の場合、第２の実施の形態と同様に、図７Ｉの構造では、応力印加膜８が、凸部５１、６１および凹部を有する凸部５０、６０に引っ掛かり、直接的かつ機械的にソース・ドレイン領域の伸長領域に強い応力を加えることが可能である。この時、ソース／ドレイン拡散層領域５、６の上面だけでなく、側面にも凸部５１、６１および凹部が形成することができるため、第１の実施の形態および第２の実施の形態で説明した平面型ＦＥＴの場合よりも、チャネル領域に強い歪みを印加することが可能となる。
【００７６】
また、凸部５０、６０の表面にさらに凸部５１、６１および凹部があるため、応力印加膜８との接触面積がさらに大きくなり、応力印加膜８が剥がれるのをより抑制することができる。
【００７７】
さらに、凸部５０、６０の表面にさらに凸部５１、６１および凹部があるため、ソース電極１０またはドレイン電極１１との接触面積が増加し、接触抵抗が低減するという副次的な効果もある。
【００７８】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００７９】
以下、図７Ａ〜７Ｉを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図７Ａ〜７Ｉは本実施の形態の半導体装置の構造の一例を工程順に示す斜視図である。
【００８０】
図７Ａは半導体基板として用いるＳＯＩ基板である。このＳＯＩ基板は、埋め込み絶縁膜１００として酸化Ｓｉを用いている。図７Ａでは、埋め込み絶縁膜１００上のデバイス層１０１としてＳｉ層が用いられているが、Ｇｅ層やＳｉＧｅ層であっても良い。また、半導体基板に埋め込み絶縁膜１００は必ずしも必要ではなく単なるバルク半導体基板でもよい。更に、ＳｉＧｅ層上の歪みＳｉやＳｉ層上の歪みＳｉＧｅをデバイス領域層として用いても良い。
【００８１】
まず、図７Ａの埋め込み絶縁膜１００上のデバイス層１０１上に、フォトリソグラフィを用いて窒化Ｓｉ層や酸化Ｓｉ層の保護膜をパターニングし、反応性イオンエッチングを用いてデバイス層１０１を図７Ｂのように加工する。すなわち、埋め込み絶縁膜１００上に、デバイス層１０１で構成された凸形状を形成する。加工後、使用した保護膜は除去する。保護膜が窒化Ｓｉ膜の場合には燐酸を、酸化Ｓｉ膜の場合には弗酸を用いて除去すれば良い。ここではダンベル型に加工しているが、単なる直方体型に加工しても良い。
【００８２】
次に、ゲート絶縁膜２として、デバイス層１０１の上面および側面の一部を連続的に覆う酸化Ｓｉ層を形成する。そして、同様にゲート電極３としてポリＳｉ層を形成、エッチングして図７Ｃのような構造とする。この時点でゲート絶縁膜２をエッチングにより除去しなくても良い。
【００８３】
その後、図７Ｄのように、ゲート絶縁膜２およびゲート電極３を覆うゲート保護膜２０として酸化Ｓｉ層を同様に加工する。ここでゲート保護膜２０は、ゲート側壁絶縁膜を含んでいる。ゲート保護膜２０は、一旦、酸化Ｓｉを表面全体に堆積させ、エッチングにより図７Ｄのような形状にすればよい。
【００８４】
その後、ソース領域５´およびドレイン領域６´にイオン注入を行い、ソース／ドレイン拡散層領域５、６を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５程度のドーズ量で行うことができる。
【００８５】
続いて、ＣＶＤ装置を用いてＳｉ層を選択的にエピタキシャル成長させ、凸部５０、６０を形成して、図７Ｅの構造を得る。なお凸部５０、６０の材料は、第１の実施の形態で説明した通り、ソース／ドレイン拡散層領域５、６と同じ材料を用いることができる。また、凸部５０、６０を形成する前に、図７Ｄに示すソース領５´およびドレイン領域６´を掘り下げ、第１の実施の形態における説明と同様にして、凸部５０、６０を形成してもよい。この時に凸部５０、６０の材料は、第１の実施の形態における説明通りである。なお、凸部５０、６０は、ソース／ドレイン拡散層領域５、６の側面に形成しても、上面と側面の両方に形成しても良い。
【００８６】
次に、凸部５０、６０およびゲート保護膜２０の表面にフォトレジストを塗布し、露光・現像して図７Ｆのようにフォトレジスト７のパターンを形成する。そして、反応性イオンエッチングにより凸部５０、６０を部分的にエッチング後、アッシング装置を用いてフォトレジスト７を剥離して、凸部５０、６０の表面に凸部５１、６１および凹部を形成した図７Ｇのような構造を形成する。図７Ｇでは省略されているが、凸部５０、６０の側面部分にも凸部５１、６１および凹部を形成してもよい。本実施の形態では、凸部５１、６１および凹部がソース・ドレイン方向と垂直方向の溝構造になっているが、格子上の溝構造や、孤立した複数の穴を持つ構造など別の構造でも良い。
【００８７】
その後、図７Ｇに示す構造の凸部５０、６０にイオン注入を行い、ソース／ドレイン拡散層領域の一部とする。なお、拡散層形成前に、ゲート保護膜２０を形成した場合と同様の方法で、ゲート保護膜２０のソース／ドレイン拡散層領域５、６側の側壁部分を厚くすれば拡散層領域を制御することができる。その際、ゲート保護膜２０が酸化Ｓｉと窒化Ｓｉによる積層構造になっていても良い。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行い、注入後に１０００℃程度でアニールを行って注入イオン種を活性化させる。
【００８８】
次に、図７Ｈのように、応力印加膜８を形成する。ゲート電極上部の応力印加膜８はＣＭＰによる平坦化を行い取り除く。応力印加膜８は典型的には窒化Ｓｉによって形成され、ＣＶＤ装置を用いて成膜する。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。
【００８９】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図７Ｉの構造を完成させる。
＜第４の実施の形態＞
【００９０】
図８Ｂに本実施の形態の半導体装置の一例の斜視図を示す。図８Ｂは、部分的に透過図としてある。本実施の形態は、第３の実施の形態を基本とし、凸部５０、６０は、表面に凸部５１、６１を有さない点で異なる。
【００９１】
このような本実施の形態の半導体装置の場合、第３の実施の形態と同様に、応力印加膜８が凸部５０、６０に引っ掛かり、直接的かつ機械的にソース・ドレイン領域の伸長領域に強い応力を加えることが可能である。また、ソース領域５およびドレイン領域６の上面だけでなく、側面にも凸部５０、６０を形成することができるため、第１の実施の形態および第２の実施の形態で説明した平面型ＦＥＴの場合よりも、チャネル領域に強い歪みを印加することが可能となる。また、第３の実施の形態と異なり、凸部５０、６０の表面に凹凸構造を形成する手間が省ける。
【００９２】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００９３】
本実施の形態の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法を基本とし、図７Ｅの構造を得た後の工程が異なる。
【００９４】
以下、図８Ａ、８Ｂを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図８Ａ、８Ｂは、図７Ｅに示す構造以降の、本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。なお、図７Ｅに示す構造を得るまでは、第３の実施の形態と同様にして実現することができるので、ここでの説明は省略する。
【００９５】
図７Ｅの構造を得た後、凸部５０、６０にイオン注入を行い、ソース／ドレイン拡散層領域の一部とする。その後、第３の実施形態に準じて応力印加膜８を形成し、ゲート保護膜２０の上の応力印加膜８をＣＭＰにより取り除いて図８Ａの構造とする。
【００９６】
続いて、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図８Ｂの構造を完成させる。
【００９７】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９８】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ゲート側壁絶縁膜
５´ソース領域
５ ソース拡散層領域
６´ドレイン領域
６ ドレイン拡散層領域
７ フォトレジスト
８ 応力印加膜
９ 層間絶縁膜
１０ ソース電極
１１ ドレイン電極
２０ ゲート保護膜
５０、５１、６０、６１ 凸部
１００ 埋め込み絶縁膜
１０１ デバイス層
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細な電界効果型トランジスタ（ＦＥＴ）では、チャネル領域に歪みを加えることによりデバイス性能を向上させる、歪みチャネル技術が用いられている。
【０００３】
ｎ型ＦＥＴに対してはチャネル領域にソース・ドレイン方向の一軸性引張り歪みを、ｐ型ＦＥＴに対してはソース・ドレイン方向の一軸性圧縮歪みを加えることにより、性能が向上することが従来からよく知られている。その際、印加された歪みが強い程、より高いデバイス性能が期待できる。
【０００４】
ソース・ドレイン方向の一軸性歪みを導入する方法として、ＦＥＴ上面を覆うように応力印加膜を形成する方法が一般的に用いられており、ｎ型、ｐ型ＦＥＴに対して、それぞれ別々の応力印加膜を導入する構造が提案されている（非特許文献１）。
【０００５】
また、ソース・ドレイン領域をせり上げた構造を用いる場合に、応力印加膜によるチャネル領域の歪みを増強するため、ゲート側壁絶縁膜をエッチングして、ソース・ドレイン領域とゲート領域との間に空間を作ることにより、応力印加膜をチャネル領域に近づける構造も提案されている（特許文献１）。
【０００６】
さらに、金属置換ゲートプロセスにおいて、応力膜形成後にダミーゲート電極およびゲート電極上部の応力印加膜を除去することにより、チャネルに印加される応力が増強されることも報告されている（非特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００７／０７７７４８号
【非特許文献】
【０００８】
【非特許文献１】H. S. Yang et al., "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing", 2004 International Electron Devices Meeting Technical Digest, The Institute of Electrical and Electronics Engineers, Inc., 1075-1078 (2004).
【非特許文献２】S. Yamakawa et al., "Study of Stress Effect on Replacement Gate Technology with Compressive Stress Liner and eSiGe for pFETs", Proceedings of 2008 International Conference on Simulation of Semiconductor Processes and Devices, The Institute of Electrical and Electronics Engineers, Inc., 109-112 (2008).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の手法は下記のような問題を有している。
【００１０】
従来は、応力印加膜がゲート電極上部を覆っていたため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加することが難しかった。また、応力印加膜の真性応力が大きい場合や、非特許文献２のようなゲート電極上部の応力印加膜を取り除いた構造などを用いて、応力印加膜とＦＥＴ表面との界面に働く応力を増強した場合、応力印加膜がＦＥＴ表面から剥がれ、チャネル領域の歪みが弱まってしまうという問題があった。
【００１１】
そこで、本発明の目的は、チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板と、前記半導体基板の第１の面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の側壁に形成されたゲート側壁絶縁膜と、前記ゲート電極の下の前記半導体基板中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域と、前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に形成された応力印加膜と、を有し、前記半導体基板の前記第１の面における前記ソース／ドレイン拡散層領域が形成された領域には、凹部または凸部が設けられている半導体装置が提供される。
【００１３】
また、本発明によれば、半導体基板の第１の面にゲート絶縁膜と、前記ゲート絶縁膜の上に位置するゲート電極と、を形成する工程と、前記ゲート絶縁膜、および、前記ゲート電極を形成した領域と隣接する前記半導体基板中の領域である第１の領域の上に、前記第１の領域と接する面と反対側の面の少なくとも一部が、前記半導体基板の前記第１の面に対して略平行とならない第１の層を形成する工程と、前記第１の層に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に応力印加膜を形成する工程と、を有し、前記第１の層は、前記応力印加膜よりも、前記半導体基板との密着力が大きい材料で形成される半導体装置の製造方法が提供される。
【００１４】
このような、本発明の半導体装置によれば、ソース／ドレイン拡散層領域が有する凸部または凹部により、ソース／ドレイン拡散層領域と、その上に設けられる応力印加膜と、の接触面積を大きくすることができる。このため、応力印加膜が、ソース／ドレイン拡散層領域の表面から剥がれ落ちるのを抑制することができる。
【００１５】
また、本発明の半導体装置によれば、応力印加膜が収縮または膨張した際、応力印加膜は、ソース／ドレイン拡散層領域が有する凸部または凹部に引っ掛かかる。このため、直接的かつ機械的に、凸部または凹部の側面からソース／ドレイン拡散層領域に応力を加えることが可能となる。
【００１６】
さらに、本発明の半導体装置は、ゲート電極の上方を、応力印加膜が覆っていない。このため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加するのが困難となるのを回避できる。
【００１７】
すなわち、本発明の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【発明の効果】
【００１８】
本発明によれば、チャネル領域に強い歪みを印加することが可能となる。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（１）である。
【図１Ｂ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（２）である。
【図１Ｃ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（３）である。
【図１Ｄ】本発明の半導体装置の第１の実施の形態に係るＦＥＴの一例の断面図（４）である。
【図２Ａ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（１）である。
【図２Ｂ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（２）である。
【図２Ｃ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（３）である。
【図２Ｄ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（４）である。
【図２Ｅ】本発明の半導体装置の第２の実施の形態に係るＦＥＴの一例の断面図（５）である。
【図３】図２Ｅに示すＦＥＴにおいて、ゲート保護膜および層間絶縁膜を除いた構造の上面図である。
【図４】シミュレーションにより計算した一般的な構造での応力分布の等高線である。
【図５】シミュレーションにより計算した本発明の第２の実施の形態での応力分布の等高線である。
【図６】ソース・ドレイン方向応力σｘｘの深さ方向分布である。
【図７Ａ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（１）である。
【図７Ｂ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（２）である。
【図７Ｃ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（３）である。
【図７Ｄ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（４）である。
【図７Ｅ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（５）である。
【図７Ｆ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（６）である。
【図７Ｇ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（７）である。
【図７Ｈ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（８）である。
【図７Ｉ】本発明の半導体装置の第３の実施の形態に係るＦＥＴの一例の斜視図（９）である。
【図８Ａ】本発明の半導体装置の第４の実施の形態に係るＦＥＴの一例の斜視図（１）である。
【図８Ｂ】本発明の半導体装置の第４の実施の形態に係るＦＥＴの一例の斜視図（２）である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜第１の実施の形態＞
【００２１】
図１Ｄに本発明の第１の実施の形態の半導体装置の一例の断面図を示す。
【００２２】
図に示すように、本実施の形態の半導体装置は、半導体基板１と、半導体基板１の第１の面（図中上側の面）に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、半導体基板１の第１の面（図中上側の面）における、前記ソース／ドレイン拡散層領域５、６が形成された領域に設けられる凸部５０、６０または凹部（図示せず）と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上（図の場合、ソース／ドレイン拡散層領域５、６の凸部５０、６０の上）に形成された応力印加膜８と、を有する。さらに、ゲート電極３の上にゲート保護膜２０を有してもよい。応力印加膜８は、収縮性材料または膨張性材料で構成されている。
【００２３】
凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）と略平行にならないように構成されてもよい。例えば、凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部において、半導体基板１の第１の面（図中上側の面）との角度が３０度以上になるよう構成されてもよい。その他、凸部５０、６０または凹部（図示せず）は、応力印加膜８と接する面の少なくとも一部において、半導体基板１の第１の面（図中上側の面）との角度が略９０度になるよう構成されてもよい。
【００２４】
凸部５０、６０は、図１Ｄに示すように、ソース／ドレイン拡散層領域５、６が半導体基板１の第１の面（図中上側の面）から突出することで形成されてもよい。そして、凸部５０、６０と、ゲート側壁絶縁膜４との間には隙間（図中、略Ｖ字の隙間）が設けられ、この隙間には応力印加膜８が形成されていてもよい。この凸部５０、６０は、半導体基板１の第１の面（図中上側の面）からの高さが、１０ｎｍ以上５０ｎｍ以下程度とすることができる。上記高さはあくまで一例であり、本実施の形態の半導体装置は、これに限定されない。
【００２５】
なお、本実施の形態のソース／ドレイン拡散層領域５、６の凸部または凹部は、図示する凸部５０、６０のほか、以下のような構成であってもよい。例えば、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６が部分的に掘り下げられることで、凸部または凹部が形成されてもよい。または、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６を、ゲート側壁絶縁膜４との間に隙間を設けないように半導体基板１の第１の面（図中上側の面）から突出させ、この突出させたソース／ドレイン拡散層領域５、６を部分的に掘り下げることで、凸部または凹部が形成されてもよい。後者の凸部または凹部は、以下の第２の実施の形態で説明する凸部５１、６１および凹部であってもよい。
【００２６】
本実施の形態の半導体装置は、ソース／ドレイン拡散層領域５、６の凸部または凹部（例えば図１Ｄの凸部５０、６０）により、ソース／ドレイン拡散層領域５、６の応力印加膜８と接触する面の少なくとも一部は、半導体基板１の第１の面（図中上側の面）に対して略平行とならない。
【００２７】
このような本実施の形態の半導体装置によれば、ソース／ドレイン拡散層領域５、６が有する凸部または凹部（例えば図１Ｄの凸部５０、６０）により、応力印加膜８と、ソース／ドレイン拡散層領域５、６との接触面積を大きくすることができる。このため、応力印加膜８が、ソース／ドレイン拡散層領域５、６の表面から剥がれ落ちるのを抑制することができる。
【００２８】
また、本実施の形態の半導体装置によれば、応力印加膜８が収縮または膨張した際、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかる。このため、直接的かつ機械的に、凸部または凹部（例えば図１Ｄの凸部５０、６０）の側面から、ソース／ドレイン拡散層領域５、６に応力を加えることが可能となる。
【００２９】
なお、凸部または凹部（例えば図１Ｄの凸部５０、６０）の応力印加膜８と接する面の少なくとも一部は、半導体基板１の第１の面（図中上側の面）との角度が３０度以上になるよう構成した場合、さらに、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかりやすくなる。さらに、凸部（例えば図１Ｄの凸部５０、６０）の半導体基板１の第１の面（図中上側の面）からの高さが、１０ｎｍ以上になるよう構成した場合、応力印加膜８が凸部または凹部（例えば図１Ｄの凸部５０、６０）に引っ掛かかりやすくなる。
【００３０】
さらに、本実施の形態の半導体装置は、ゲート電極３の上方を、応力印加膜８が覆っていない。このため、チャネル領域に意図した歪みと逆方向の歪みが生じてしまい、チャネル領域に強い歪みを印加するのが困難となるのを回避できる。
【００３１】
すなわち、本実施の形態の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【００３２】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００３３】
本実施の形態の半導体装置の製造方法は、例えば図１Ａに示すように、半導体基板１の第１の面（図中上側の面）にゲート絶縁膜２と、ゲート絶縁膜２の上に位置するゲート電極３と、を形成する工程と、例えば図１Ｂに示すように、ゲート絶縁膜２、および、ゲート電極３を形成した領域と隣接する半導体基板１中の領域である第１の領域（ソース／ドレイン拡散層領域５、６）の上に、第１の領域（ソース／ドレイン拡散層領域５、６）と接する面と反対側の面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）に対して略平行とならない第１の層（凸部５０、６０）を形成する工程と、第１の層（凸部５０、６０）に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、例えば図１Ｃに示すように、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域（不純物を注入された凸部５０、６０）の上に応力印加膜８を形成する工程と、を有し、第１の層（凸部５０、６０）は、応力印加膜８よりも、半導体基板１との密着力が大きい材料で形成される。
【００３４】
また、本実施の形態の半導体装置の製造方法は、半導体基板１（図１Ｂ参照）の第１の面（図中上側の面）は第１の半導体（例：Ｓｉ）で形成され、第１の層（凸部５０、６０）を形成する工程は、ＣＶＤ法により第１の半導体（例：Ｓｉ）を成長させることで、第１の層（凸部５０、６０）を形成する工程とすることができる。
【００３５】
また、本実施の形態の半導体装置の製造方法は、半導体基板１の第１の面（図中上側の面）は第１の半導体（例：Ｓｉ）で形成され、第１の層（凸部５０、６０）を形成する工程は、フォトリソグラフィとエッチングにより図１Ａの状態の第１の領域（ソース／ドレイン拡散層領域５、６となる領域：図１Ｂ参照）を選択的に掘り下げる工程と、ＣＶＤ法により第１の半導体（例：Ｓｉ）または第１の半導体（例：Ｓｉ）と異なる半導体（例：ＳｉＧｅ）を成長させることで、前記掘り下げられた領域をも埋めた第１の層（凸部５０、６０）を形成する工程と、を有する工程とすることができる。
【００３６】
また、本実施の形態の半導体装置の製造方法は、半導体基板１は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、前記第２の半導体層の前記絶縁層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成したものとすることができる。
【００３７】
以下、図１Ａ〜１Ｄを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図１Ａ〜１Ｄは本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。
【００３８】
まず、周知の方法により図１Ａのような通常のＭＯＳ型ＦＥＴ構造を形成する。例えば、半導体基板１としてＳｉ基板を用い、半導体基板１の第１の面（図中上側の面）にゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の上にゲート電極材料として例えばポリＳｉを堆積させ、フォトリソグラフィとエッチングによりゲート電極３を形成する。その後、ゲート保護膜２０およびゲート側壁絶縁膜４を形成する。ゲート保護膜２０およびゲート側壁絶縁膜４は、例えばＣＶＤ（化学気相成長）装置やスパッタ装置を用いて酸化Ｓｉや窒化Ｓｉなどの絶縁膜を堆積させた後、反応性イオンエッチング装置を用いてゲート側壁以外の絶縁膜を取り除くことで形成してもよい。その後、ソース領域５´およびドレイン領域６´にイオン注入を行い、エクステンション拡散層を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１×１０１４個程度のドーズ量で行うことができる。エクステンション拡散層が不要な場合はイオン注入を行う必要はない。
【００３９】
なお、上記では、半導体基板１としてＳｉ基板を用いているが、本実施の形態はこれに限定されず、半導体基板１としてＳｉＧｅ基板やＧｅ基板、歪みＳｉ基板、歪みＳｉＧｅ基板を用いることもできる。また、本実施の形態の半導体基板１は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、前記第２の半導体層の前記絶縁層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成しているいわゆる、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とすることもできる。
【００４０】
図１Ａの構造を得た後、図１Ｂのように、例えば図１Ａに示すゲート側壁絶縁膜４を形成した時と同様の方法を用いて、ゲート側壁絶縁膜４を厚くする。その際、ゲート側壁絶縁膜４が酸化Ｓｉや窒化Ｓｉの積層構造になっても構わない。次に、ソース領域５´およびドレイン領域６´にイオン注入を行い、ソース拡散層領域５およびドレイン拡散層領域６を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１×１０１５個程度のドーズ量で行うことができる。
【００４１】
次に、フォトレジストなどを用いてゲート側壁絶縁膜４およびゲート保護膜２０をマスクした状態で、例えばＣＶＤ装置を用いて、ソース／ドレイン拡散層領域５、６の上に、凸部５０、６０を形成する。この凸部５０、６０は、ソース／ドレイン拡散層領域５、６を形成している基板または層と同じ材料を用いて形成することができる。すなわち、Ｓｉ基板またはＳｉ層にソース／ドレイン拡散層領域５、６を形成している場合、Ｓｉを用いて、凸部５０、６０を形成することができる。また、ＳｉＧｅ基板またはＳｉＧｅ層にソース／ドレイン拡散層領域５、６を形成している場合、ＳｉＧｅを用いて、凸部５０、６０を形成することができる。
【００４２】
このようにして凸部５０、６０を形成した場合、結晶成長は同じ結晶構造を持つ領域に成長しやすいため、図１Ｂに示すように、ゲート側壁絶縁膜４が形成されている領域と、ソース／ドレイン拡散層領域５、６が形成されている領域と、の境目付近から、なだらかにせり上がった凸部５０、６０が形成される。すなわち、凸部５０とゲート側壁絶縁膜４との間、および、凸部６０とゲート側壁絶縁膜４との間に隙間が形成される。
【００４３】
また、上記のような材料を選択して形成された凸部５０、６０は、その上に形成される応力印加膜８よりも、ソース／ドレイン拡散層領域５、６を形成している半導体基板１との密着力が大きくなる。
【００４４】
なお、凸部５０、６０は、以下のような工程により形成することもできる。まず、凸部５０、６０を形成する前に、フォトリソグラフィとエッチングにより、図１Ａの状態の半導体基板１のソース／ドレイン拡散層領域５、６となる領域（図１Ｂ参照）を選択的に掘り下げる。その後、フォトレジストを用いてゲート側壁絶縁膜４およびゲート保護膜２０をマスクした状態で、例えばＣＶＤ装置を用いて、上記処理により掘り下げた領域を埋めるとともに、半導体基板１の第１の面から突出する凸部５０、６０を形成する。かかる場合の凸部５０、６０は、ソース／ドレイン拡散層領域５、６を形成する半導体基板１と同一の材料のみならず、異なる材料、すなわち格子定数の異なる材料を用いて形成することもできる。例えば、Ｓｉ基板またはＳｉ層にソース／ドレイン拡散層領域５、６を形成する場合、ＳｉＧｅやＳｉＣを用いて凸部５０、６０を形成してもよい。このようにして凸部５０、６０を形成した場合も、図１Ｂに示すような形状の凸部５０、６０が形成される。すなわち、凸部５０とゲート側壁絶縁膜４との間、および、凸部６０とゲート側壁絶縁膜４との間との間に隙間が形成される。また、凸部５０、６０と、半導体基板１との接触面積を大きくすることができるため、凸部５０、６０と、半導体基板１との密着力を大きくすることができ、結果、凸部５０、６０の材料の設計の幅を広げることが可能となる。
【００４５】
なお、ＣＶＤ装置による結晶成長の際に、ＰやＢを含む気体を混合して、ソース／ドレイン拡散層領域５、６、凸部５０、６０に不純物を導入しても構わない。
【００４６】
次に、図１Ｂに示す構造の凸部５０、６０にイオン注入を行う。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行うことができる。注入後、１０００℃程度でアニールを行い、注入イオン種を活性化させる。この処理により、凸部５０、６０は、ソース領域およびドレイン領域の拡散層の一部となる。
【００４７】
次に、図１Ｃに示すように、ゲート電極３の上方を除き、ソース領域およびドレイン領域の拡散層となった凸部５０、６０の上に、応力印加膜８を形成する。例えば、ＣＶＤ装置を用いて窒化Ｓｉを成膜後、ゲート保護膜２０の上の窒化ＳｉをＣＭＰ（化学機械研磨）により取り除くことで、形成することができる。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。
【００４８】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図１Ｄの構造を完成させる。
【００４９】
なお、図１Ｄに示すような凸部５０、６０と異なる構成の凸部の形成方法は、従来のフォトリソグラフィとエッチングなどを用いて実現することができるので、ここでの説明は省略する。
＜第２の実施の形態＞
【００５０】
本実施の形態は、第１の実施の形態を基本とし、凸部５０、６０の構成が一部異なる。以下、相違点を説明する。
【００５１】
図２Ｅに本実施の形態の半導体装置の一例の断面図を示す。また、図３に、図２Ｅに示す半導体装置において、ゲート保護膜２０および層間絶縁膜９を除いた構造の上面図を示す。なお、図２Ｅは、図３のＡ−Ａ´の断面図に、ゲート保護膜２０および層間絶縁膜９を加えたものである。
【００５２】
図２Ｅに示すように、本実施の形態の半導体装置は、凸部５０、６０の応力印加膜８と接する面に、さらに、凸部５１、６１および凹部が形成されている。
【００５３】
この凸部５１、６１または凹部の少なくとも一部は、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と交わる方向に延伸してもよい。例えば、凸部５１、６１または凹部の少なくとも一部は、上述した第１の直線と略垂直に交わる方向に延伸してもよい。そして、凸部５１、６１または凹部は複数設けられ、複数の凸部５１、６１または凹部の少なくとも一部は、略平行に並んでもよい。
【００５４】
図２Ｅ、３は、本実施の形態の一例として、凸部５１、６１が、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と略垂直に延伸し、複数の凸部５１、６１または凹部が、略平行に並んでいる例を示してある。
【００５５】
なお、本実施の形態の半導体装置は、第１の実施の形態で説明したとおり、半導体基板１中に形成されたソース／ドレイン拡散層領域５、６を、ゲート側壁絶縁膜４との間に隙間を設けないように半導体基板１の第１の面（図中上側の面）から突出させ、この突出させたソース／ドレイン拡散層領域５、６を部分的に掘り下げることで、凸部５１、６１および凹部を形成した構成とすることもできる。すなわち、図２Ｅの場合、凸部５０、６０とゲート側壁絶縁膜４との間に隙間が形成され、この隙間に応力印加膜８が形成されているが、このような隙間が形成されていなくてもよい。
【００５６】
さらに、上述した凸部５１、６１は、格子上の溝構造や、孤立した複数の穴を持つ構造など別の構造とすることもできる。
【００５７】
図２Ｅ、３に示す例のような、凸部５０、６０にさらに凸部５１、６１を設けた本実施の形態の半導体装置によれば、第１の実施の形態に比べて、応力印加膜８と、ソース／ドレイン拡散層領域５、６との接触面積をさらに大きくすることができる。このため、応力印加膜８が、ソース／ドレイン拡散層領域５、６の表面から剥がれ落ちるのをより抑制することができる。
【００５８】
また、凸部５１、６１および凹部が、ゲート電極３の延伸方向（図３参照）と略垂直に交わる直線である第１の直線と交わる方向（垂直に交わる方向）に延伸するよう構成した場合、応力印加膜８が収縮または膨張した際、第１の実施の形態に比べて、応力印加膜８が凸部５１、６１または凹部に引っ掛かかりやすい。このため、直接的かつ機械的に、凸部５１、６１または凹部の側面から、ソース／ドレイン拡散層領域５、６に応力を加えやすくなる。
【００５９】
また、延伸した凸部５１、６１および凹部の複数が略平行に並んでいる場合、応力印加膜８が収縮または膨張した際、凸部５１および凹部に加わる応力の方向が揃いやすい。
【００６０】
すなわち、本実施の形態の半導体装置によれば、半導体装置のチャネル領域に強い一軸性歪みを印加することができ、デバイス特性を向上させることが可能となる。
【００６１】
さらに、本実施の形態の半導体装置は、上記効果のほか、ソース電極１０およびドレイン電極１１と、ソース／ドレイン拡散層領域（凸部５１、６１を有する凸部５０、６０）との接触面積を大きくすることができるので（図２Ｅ参照）、接触抵抗を低減するという副次的な効果も生じる。
【００６２】
なお、本実施の形態の半導体装置は、図２Ｅ、３に示す構成とするのが望ましいが、上述の通り、これに限定されるわけではない。
【００６３】
ここで、図４および図５は、それぞれ一般的な構造および本実施の形態の構造でのソース・ドレイン方向応力σｘｘ分布の等高線をシミュレーションにより計算して示した図である。ｎ型ＦＥＴを想定し、チャネル領域に一軸性の引っ張り応力が加わるように、応力印加膜を真性応力が１．３ＧＰａの圧縮性の窒化Ｓｉ膜としてシミュレーションを行った。ゲート長は６５ｎｍである。
【００６４】
図４および図５のそれぞれの分布のチャネル中央部分での深さ方向分布を示した図が図６であり、本実施の形態の構造によってソース・ドレイン方向応力σｘｘが増強されていることが分かる。このように、本実施の形態の構造を用いることにより、チャネル領域のσｘｘを増大することができるため、ＦＥＴの特性を向上させることが可能となる。
【００６５】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００６６】
本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法を基本とし、図２Ｂに示すように、ゲート絶縁膜２、および、ゲート電極３を形成した領域と隣接する半導体基板中の領域である第１の領域（ソース／ドレイン拡散層領域５、６）の上に、第１の領域（ソース／ドレイン拡散層領域５、６）と接する面と反対側の面の少なくとも一部が、半導体基板１の第１の面（図中上側の面）に対して略平行とならない第１の層を形成する工程は、第１の半導体または第１の半導体と異なる半導体を成長させた層（例：図２Ａの５０、６０）を形成した後、フォトリソグラフィとエッチングにより、前記層（例：図２Ａの５０、６０）に凹凸（例：図２Ｂの凸部５１、６１）を形成する工程をさらに有する。
【００６７】
以下、図２Ａ〜２Ｅを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図２Ａ〜２Ｅは、図１Ｂに示す構造以降の、本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。なお、図１Ｂに示す構造を得るまでは、第１の実施の形態と同様にして実現することができるので、ここでの説明は省略する。
【００６８】
図１Ｂの構造を得た後、図２Ａに示すように、凸部５０、６０、ゲート保護膜２０およびゲート側壁絶縁膜４の上にフォトレジストを塗布、露光・現像して、フォトレジスト７の所望のパターンを形成する。そして、反応性イオンエッチングにより凸部５０、６０をエッチング後、例えばアッシング装置を用いてフォトレジスト７を剥離することで、図２Ｂのような、凸部５０、６０の表面に所望の凸部５１、６１を形成した構造を得る。
【００６９】
その後、図２Ｂの構造において、凸部５１、６１を有する凸部５０、６０に、イオン注入を行う。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行うことができる。注入後、１０００℃程度でアニールを行い、注入イオン種を活性化させる。この処理により、凸部５１、６１を有する凸部５０、６０は、ソース領域およびドレイン領域の拡散層の一部となる。
【００７０】
次に、図２Ｃに示すように、凸部５１、６１を有する凸部５０、６０の上に、応力印加膜８を形成する。応力印加膜８は典型的には窒化Ｓｉによって形成され、ＣＶＤ装置を用いて成膜する。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。その後、図２Ｄに示すように、ゲート保護膜２０の上の応力印加膜８をＣＭＰ（化学機械研磨）により取り除く。
【００７１】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図２Ｅの構造を完成させる。
【００７２】
なお、図２Ｅに示すような凸部５１、６１を有する凸部５０、６０と異なる構成の凸部の形成方法は、従来のフォトリソグラフィとエッチングなどを用いることで実現することができるので、ここでの説明は省略する。
＜第３の実施の形態＞
【００７３】
図７Ｉに本実施の形態の半導体装置の一例の斜視図を示す。図７Ｉは、部分的に透過図としてある。また、図７Ｃに、図７Ｉに示す半導体装置を製造する途中における本実施の形態の半導体装置の一例の斜視図を示す。
【００７４】
本実施の形態の半導体装置は、第２の実施の形態の半導体装置を基本とし、図７Ｃに示すように、半導体基板の第１の面はデバイス層１０１で構成された凸形状を有し、ゲート絶縁膜２は、デバイス層１０１で構成された凸形状の上面および側面に連続的に形成されている点で相違する。
【００７５】
このような本実施の形態の半導体装置の場合、第２の実施の形態と同様に、図７Ｉの構造では、応力印加膜８が、凸部５１、６１および凹部を有する凸部５０、６０に引っ掛かり、直接的かつ機械的にソース・ドレイン領域の伸長領域に強い応力を加えることが可能である。この時、ソース／ドレイン拡散層領域５、６の上面だけでなく、側面にも凸部５１、６１および凹部が形成することができるため、第１の実施の形態および第２の実施の形態で説明した平面型ＦＥＴの場合よりも、チャネル領域に強い歪みを印加することが可能となる。
【００７６】
また、凸部５０、６０の表面にさらに凸部５１、６１および凹部があるため、応力印加膜８との接触面積がさらに大きくなり、応力印加膜８が剥がれるのをより抑制することができる。
【００７７】
さらに、凸部５０、６０の表面にさらに凸部５１、６１および凹部があるため、ソース電極１０またはドレイン電極１１との接触面積が増加し、接触抵抗が低減するという副次的な効果もある。
【００７８】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００７９】
以下、図７Ａ〜７Ｉを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図７Ａ〜７Ｉは本実施の形態の半導体装置の構造の一例を工程順に示す斜視図である。
【００８０】
図７Ａは半導体基板として用いるＳＯＩ基板である。このＳＯＩ基板は、埋め込み絶縁膜１００として酸化Ｓｉを用いている。図７Ａでは、埋め込み絶縁膜１００上のデバイス層１０１としてＳｉ層が用いられているが、Ｇｅ層やＳｉＧｅ層であっても良い。また、半導体基板に埋め込み絶縁膜１００は必ずしも必要ではなく単なるバルク半導体基板でもよい。更に、ＳｉＧｅ層上の歪みＳｉやＳｉ層上の歪みＳｉＧｅをデバイス領域層として用いても良い。
【００８１】
まず、図７Ａの埋め込み絶縁膜１００上のデバイス層１０１上に、フォトリソグラフィを用いて窒化Ｓｉ層や酸化Ｓｉ層の保護膜をパターニングし、反応性イオンエッチングを用いてデバイス層１０１を図７Ｂのように加工する。すなわち、埋め込み絶縁膜１００上に、デバイス層１０１で構成された凸形状を形成する。加工後、使用した保護膜は除去する。保護膜が窒化Ｓｉ膜の場合には燐酸を、酸化Ｓｉ膜の場合には弗酸を用いて除去すれば良い。ここではダンベル型に加工しているが、単なる直方体型に加工しても良い。
【００８２】
次に、ゲート絶縁膜２として、デバイス層１０１の上面および側面の一部を連続的に覆う酸化Ｓｉ層を形成する。そして、同様にゲート電極３としてポリＳｉ層を形成、エッチングして図７Ｃのような構造とする。この時点でゲート絶縁膜２をエッチングにより除去しなくても良い。
【００８３】
その後、図７Ｄのように、ゲート絶縁膜２およびゲート電極３を覆うゲート保護膜２０として酸化Ｓｉ層を同様に加工する。ここでゲート保護膜２０は、ゲート側壁絶縁膜を含んでいる。ゲート保護膜２０は、一旦、酸化Ｓｉを表面全体に堆積させ、エッチングにより図７Ｄのような形状にすればよい。
【００８４】
その後、ソース領域５´およびドレイン領域６´にイオン注入を行い、ソース／ドレイン拡散層領域５、６を形成する。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５程度のドーズ量で行うことができる。
【００８５】
続いて、ＣＶＤ装置を用いてＳｉ層を選択的にエピタキシャル成長させ、凸部５０、６０を形成して、図７Ｅの構造を得る。なお凸部５０、６０の材料は、第１の実施の形態で説明した通り、ソース／ドレイン拡散層領域５、６と同じ材料を用いることができる。また、凸部５０、６０を形成する前に、図７Ｄに示すソース領５´およびドレイン領域６´を掘り下げ、第１の実施の形態における説明と同様にして、凸部５０、６０を形成してもよい。この時に凸部５０、６０の材料は、第１の実施の形態における説明通りである。なお、凸部５０、６０は、ソース／ドレイン拡散層領域５、６の側面に形成しても、上面と側面の両方に形成しても良い。
【００８６】
次に、凸部５０、６０およびゲート保護膜２０の表面にフォトレジストを塗布し、露光・現像して図７Ｆのようにフォトレジスト７のパターンを形成する。そして、反応性イオンエッチングにより凸部５０、６０を部分的にエッチング後、アッシング装置を用いてフォトレジスト７を剥離して、凸部５０、６０の表面に凸部５１、６１および凹部を形成した図７Ｇのような構造を形成する。図７Ｇでは省略されているが、凸部５０、６０の側面部分にも凸部５１、６１および凹部を形成してもよい。本実施の形態では、凸部５１、６１および凹部がソース・ドレイン方向と垂直方向の溝構造になっているが、格子上の溝構造や、孤立した複数の穴を持つ構造など別の構造でも良い。
【００８７】
その後、図７Ｇに示す構造の凸部５０、６０にイオン注入を行い、ソース／ドレイン拡散層領域の一部とする。なお、拡散層形成前に、ゲート保護膜２０を形成した場合と同様の方法で、ゲート保護膜２０のソース／ドレイン拡散層領域５、６側の側壁部分を厚くすれば拡散層領域を制御することができる。その際、ゲート保護膜２０が酸化Ｓｉと窒化Ｓｉによる積層構造になっていても良い。イオン注入はｎ型の場合はＡｓやＰ、ｐ型の場合はＢやＩｎを用いて、典型的には１ｃｍ２あたり１０１５個程度のドーズ量で行い、注入後に１０００℃程度でアニールを行って注入イオン種を活性化させる。
【００８８】
次に、図７Ｈのように、応力印加膜８を形成する。ゲート電極上部の応力印加膜８はＣＭＰによる平坦化を行い取り除く。応力印加膜８は典型的には窒化Ｓｉによって形成され、ＣＶＤ装置を用いて成膜する。窒化Ｓｉ膜は例えばＳｉＨ２Ｃｌ２とＮＨ３を用いて成膜することができるが、その際の混合比や成膜時の圧力を変えることにより、熱膨張率を制御することができる。ｎ型ＦＥＴの場合には、応力印加膜８は基板のＳｉよりも熱膨張率が大きく、成膜後の冷却過程で基板のＳｉよりも大きく収縮する物が望ましく、ｐ型ＦＥＴの場合は逆にＳｉよりも収縮しない物が望ましい。
【００８９】
その後、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図７Ｉの構造を完成させる。
＜第４の実施の形態＞
【００９０】
図８Ｂに本実施の形態の半導体装置の一例の斜視図を示す。図８Ｂは、部分的に透過図としてある。本実施の形態は、第３の実施の形態を基本とし、凸部５０、６０は、表面に凸部５１、６１を有さない点で異なる。
【００９１】
このような本実施の形態の半導体装置の場合、第３の実施の形態と同様に、応力印加膜８が凸部５０、６０に引っ掛かり、直接的かつ機械的にソース・ドレイン領域の伸長領域に強い応力を加えることが可能である。また、ソース領域５およびドレイン領域６の上面だけでなく、側面にも凸部５０、６０を形成することができるため、第１の実施の形態および第２の実施の形態で説明した平面型ＦＥＴの場合よりも、チャネル領域に強い歪みを印加することが可能となる。また、第３の実施の形態と異なり、凸部５０、６０の表面に凹凸構造を形成する手間が省ける。
【００９２】
次に、このような本実施の形態の半導体装置の製造方法について、説明する。
【００９３】
本実施の形態の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法を基本とし、図７Ｅの構造を得た後の工程が異なる。
【００９４】
以下、図８Ａ、８Ｂを用いて、本実施の形態の半導体装置の製造方法の一例について、詳細に説明する。図８Ａ、８Ｂは、図７Ｅに示す構造以降の、本実施の形態の半導体装置の構造の一例を工程順に示す断面図である。なお、図７Ｅに示す構造を得るまでは、第３の実施の形態と同様にして実現することができるので、ここでの説明は省略する。
【００９５】
図７Ｅの構造を得た後、凸部５０、６０にイオン注入を行い、ソース／ドレイン拡散層領域の一部とする。その後、第３の実施形態に準じて応力印加膜８を形成し、ゲート保護膜２０の上の応力印加膜８をＣＭＰにより取り除いて図８Ａの構造とする。
【００９６】
続いて、応力印加膜８およびゲート保護膜２０の上に、層間絶縁膜９として例えばＳｉ酸化膜を形成し、フォトリソグラフィとエッチングにより、層間絶縁膜９および応力印加膜８を貫通する、ソース・ドレイン電極のコンタクト孔を開口する。そして、この孔に、電極材料としてＡｌやＣｕを埋め込んでソース電極１０またはドレイン電極１１を形成し、図８Ｂの構造を完成させる。
【００９７】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９８】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ゲート側壁絶縁膜
５´ソース領域
５ ソース拡散層領域
６´ドレイン領域
６ ドレイン拡散層領域
７ フォトレジスト
８ 応力印加膜
９ 層間絶縁膜
１０ ソース電極
１１ ドレイン電極
２０ ゲート保護膜
５０、５１、６０、６１ 凸部
１００ 埋め込み絶縁膜
１０１ デバイス層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側壁に形成されたゲート側壁絶縁膜と、
前記ゲート電極の下の前記半導体基板中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域と、
前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に形成された応力印加膜と、を有し、
前記半導体基板の前記第１の面における前記ソース／ドレイン拡散層領域が形成された領域には、凹部または凸部が設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凸部は、前記ソース／ドレイン拡散層領域が前記半導体基板の前記第１の面から突出することで形成されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記凹部または前記凸部の少なくとも一部は、前記ゲート電極の延伸方向と略垂直に交わる直線である第１の直線と交わる方向に延伸している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記凹部または前記凸部の少なくとも一部は、前記第１の直線と略垂直に交わる方向に延伸している半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記凹部または前記凸部は複数設けられ、複数の前記凹部または前記凸部の少なくとも一部は、略平行に並んでいる半導体装置。
【請求項６】
請求項１から５のいずれか一に記載の半導体装置において、
前記応力印加膜は収縮性材料で構成されている半導体装置。
【請求項７】
請求項１から５のいずれか一に記載の半導体装置において、
前記応力印加膜は膨張性材料で構成されている半導体装置。
【請求項８】
請求項１から７のいずれか一に記載の半導体装置において、
前記半導体基板は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、
前記第２の半導体層の前記絶縁膜層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成している半導体装置。
【請求項９】
請求項１から８のいずれか一に記載の半導体装置において、
前記ゲート側壁絶縁膜と、前記ソース／ドレイン拡散層領域の前記凸部の間には隙間が設けられ、この隙間に前記応力印加膜が形成されている半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記半導体基板の前記第１の面は凸形状を有し、
前記ゲート絶縁膜は、前記凸形状の上面および側面に連続的に形成される半導体装置。
【請求項１１】
半導体基板の第１の面にゲート絶縁膜と、前記ゲート絶縁膜の上に位置するゲート電極と、を形成する工程と、
前記ゲート絶縁膜、および、前記ゲート電極を形成した領域と隣接する前記半導体基板中の領域である第１の領域の上に、前記第１の領域と接する面と反対側の面の少なくとも一部が、前記半導体基板の前記第１の面に対して略平行とならない第１の層を形成する工程と、
前記第１の層に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、
前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に応力印加膜を形成する工程と、
を有し、
前記第１の層は、前記応力印加膜よりも、前記半導体基板との密着力が大きい材料で形成される半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記半導体基板の前記第１の面は第１の半導体で形成され、
前記第１の層を形成する工程は、
ＣＶＤ法により前記第１の半導体を成長させることで、前記第１の層を形成する工程である半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記半導体基板の前記第１の面は第１の半導体で形成され、
前記第１の層を形成する工程は、
フォトリソグラフィとエッチングにより前記第１の領域を選択的に掘り下げる工程と、
ＣＶＤ法により前記第１の半導体または前記第１の半導体と異なる半導体を成長させることで、前記掘り下げられた領域をも埋めた前記第１の層を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記第１の層を形成する工程は、
前記第１の半導体または前記第１の半導体と異なる半導体を成長させた層を形成した後、フォトリソグラフィとエッチングにより、前記層に凹凸を形成する工程をさらに有する半導体装置の製造方法。
【請求項１５】
請求項１１から１４のいずれか一に記載の半導体装置の製造方法において、
前記半導体基板は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、
前記第２の半導体層の前記絶縁膜層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成している半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の第１の面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側壁に形成されたゲート側壁絶縁膜と、
前記ゲート電極の下の前記半導体基板中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域と、
前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に形成された応力印加膜と、を有し、
前記半導体基板の前記第１の面における前記ソース／ドレイン拡散層領域が形成された領域には、凹部または凸部が設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凸部は、前記ソース／ドレイン拡散層領域が前記半導体基板の前記第１の面から突出することで形成されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記凹部または前記凸部の少なくとも一部は、前記ゲート電極の延伸方向と略垂直に交わる直線である第１の直線と交わる方向に延伸している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記凹部または前記凸部の少なくとも一部は、前記第１の直線と略垂直に交わる方向に延伸している半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記凹部または前記凸部は複数設けられ、複数の前記凹部または前記凸部の少なくとも一部は、略平行に並んでいる半導体装置。
【請求項６】
請求項１から５のいずれか一に記載の半導体装置において、
前記応力印加膜は収縮性材料で構成されている半導体装置。
【請求項７】
請求項１から５のいずれか一に記載の半導体装置において、
前記応力印加膜は膨張性材料で構成されている半導体装置。
【請求項８】
請求項１から７のいずれか一に記載の半導体装置において、
前記半導体基板は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、
前記第２の半導体層の前記絶縁膜層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成している半導体装置。
【請求項９】
請求項１から８のいずれか一に記載の半導体装置において、
前記ゲート側壁絶縁膜と、前記ソース／ドレイン拡散層領域の前記凸部の間には隙間が設けられ、この隙間に前記応力印加膜が形成されている半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記半導体基板の前記第１の面は凸形状を有し、
前記ゲート絶縁膜は、前記凸形状の上面および側面に連続的に形成される半導体装置。
【請求項１１】
半導体基板の第１の面にゲート絶縁膜と、前記ゲート絶縁膜の上に位置するゲート電極と、を形成する工程と、
前記ゲート絶縁膜、および、前記ゲート電極を形成した領域と隣接する前記半導体基板中の領域である第１の領域の上に、前記第１の領域と接する面と反対側の面の少なくとも一部が、前記半導体基板の前記第１の面に対して略平行とならない第１の層を形成する工程と、
前記第１の層に不純物を注入し、ソース／ドレイン拡散層領域を形成する工程と、
前記ゲート電極の上方を除き、前記ソース／ドレイン拡散層領域の上に応力印加膜を形成する工程と、
を有し、
前記第１の層は、前記応力印加膜よりも、前記半導体基板との密着力が大きい材料で形成される半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記半導体基板の前記第１の面は第１の半導体で形成され、
前記第１の層を形成する工程は、
ＣＶＤ法により前記第１の半導体を成長させることで、前記第１の層を形成する工程である半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記半導体基板の前記第１の面は第１の半導体で形成され、
前記第１の層を形成する工程は、
フォトリソグラフィとエッチングにより前記第１の領域を選択的に掘り下げる工程と、
ＣＶＤ法により前記第１の半導体または前記第１の半導体と異なる半導体を成長させることで、前記掘り下げられた領域をも埋めた前記第１の層を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記第１の層を形成する工程は、
前記第１の半導体または前記第１の半導体と異なる半導体を成長させた層を形成した後、フォトリソグラフィとエッチングにより、前記層に凹凸を形成する工程をさらに有する半導体装置の製造方法。
【請求項１５】
請求項１１から１４のいずれか一に記載の半導体装置の製造方法において、
前記半導体基板は、第１の半導体層と、前記第１の半導体層の表面に形成された絶縁膜層と、前記絶縁膜層の表面に形成された第２の半導体層と、を含み、
前記第２の半導体層の前記絶縁膜層と接する面と反対側の面が、前記半導体基板の前記第１の面を構成している半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８Ａ】
【図８Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２０１１−１２９８２５（Ｐ２０１１−１２９８２５Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８９３５２（Ｐ２００９−２８９３５２）
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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