半導体装置の製造方法
【課題】トレンチ構造のゲート絶縁膜がエミッタ層等を形成するときの砒素イオンよる損傷を受けることがなく、その絶縁耐圧が向上する半導体装置を低コストで製造できる方法を確立する。
【解決手段】トレンチ３内に埋め込まれて形成されたポリシリコンからなるゲート電極５を高温炉中等で熱酸化してゲート電極５上に厚いポリシリコン熱酸化膜６を形成する。その後に不純物イオンをイオン注入してエミッタ層等となるＮ型半導体層８を形成する。この場合、ポリシリコン熱酸化膜６の膜厚を、イオン注入によりエミッタ層等となるＮ型半導体層８を形成するための不純物イオンのシリコン酸化膜中の平均飛程より厚く形成する。これにより、不純物イオンがゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４に損傷を与えるのを防止する。
【解決手段】トレンチ３内に埋め込まれて形成されたポリシリコンからなるゲート電極５を高温炉中等で熱酸化してゲート電極５上に厚いポリシリコン熱酸化膜６を形成する。その後に不純物イオンをイオン注入してエミッタ層等となるＮ型半導体層８を形成する。この場合、ポリシリコン熱酸化膜６の膜厚を、イオン注入によりエミッタ層等となるＮ型半導体層８を形成するための不純物イオンのシリコン酸化膜中の平均飛程より厚く形成する。これにより、不純物イオンがゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４に損傷を与えるのを防止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置の製造方法に関し、特にＩＧＢＴやパワーＭＯＳトランジスタのゲート絶縁膜の絶縁耐圧がエミッタ層等を形成するときのイオン注入の衝撃等により劣化するのを防ぐ事ができる半導体装置の製造方法に係るものである。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳトランジスタは低オン抵抗化等の実現のためトレンチゲート構造が採用される場合が多い。トレンチゲート構造は、図１１に示すように、先ず、Ｎ型半導体層１とＰ型半導体層２とを有する半導体基板１２の表面から内部に向かって半導体基板１２をエッチングして、半導体基板１２にトレンチ３を形成する。その後トレンチ３内壁を被覆するゲート絶縁膜４を形成した後に、トレンチ３内を充填する導電性ポリシリコンによりゲート電極５を形成する。その後Ｐ型半導体層２の表面に砒素イオン等のイオン注入により不純物を注入して、さらに熱拡散させ、該Ｐ型半導体層２内にＮ型半導体層８となる不純物領域を形成する。Ｎ型半導体層８は、ＩＧＢＴの場合はエミッタ層、パワーＭＯＳトランジスタの場合はソース層となる。
【０００３】
図１１に示すように、半導体基板１２内にＮ型半導体層８を形成するためには、矢印９ｂで示す方向から高電圧で加速された砒素イオン等がイオン注入されるが、このとき同時に、矢印９ａの方向から、直接に、またはゲート電極５であるポリシリコン層を通り抜けて、ゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中にも砒素イオン等が注入される。矢印９ａ、９ｂはそれぞれの砒素イオン等の飛程を示し、それらの先端は砒素イオンの被注入対象であるシリコン酸化膜等内の平均飛程の概略の位置を示す。
【０００４】
矢印９ａで示された飛程でポリシリコンからなるゲート電極５内等を通過して、該ゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中に注入された砒素イオン等は、大きなエネルギーを有しているため、矢印９ａの飛程に沿ってゲート絶縁膜４内に損傷を与える。その結果、その部分のゲート絶縁膜４の膜質が劣化しリーク電流が流れ、ゲート絶縁膜４の絶縁耐圧が低下するという弊害が生じる。なお、砒素イオン等の注入方向が半導体基板１２に垂直ではなく斜め方向に向かっているが、これは砒素イオン等が半導体基板１２内をチャネリングするのを防止するためである。
【０００５】
トレンチゲート構造からなるＩＧＢＴ等のゲート絶縁耐圧劣化対策については、以下の特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３４９２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１においては、砒素イオンのイオン注入によりＮ型半導体層８を形成するとき、砒素イオンがポリシリコンからなるゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中に入り込まないように、トレンチ３内を充填するゲート電極５上を厚い絶縁膜で被覆する。その結果、イオン注入時のゲート絶縁膜への損傷を防止するという目的を達成している。
【０００８】
ゲート電極５上を被覆する厚い絶縁膜の形成方法は以下の通りである。先ず、ゲート電極５上を含む半導体基板１２上の全面に、ＣＶＤ法により厚さ１μｍ程度のシリコン酸化膜を堆積する。その後、Ｐ型半導体層２の表面が露出するまで全面をドライエッチング等によりエッチバックする。更に、露出したＰ型半導体層２の表面がイオン注入により損傷を受けるのを防止するため、ゲート電極５上を含む半導体基板１２の表面全体をスクリーン酸化膜５０ｎｍ程度により被覆する。
【０００９】
上述のように、特許文献１に記載の方法では、イオン注入の損傷を防止するためゲート電極５上を被覆する絶縁膜を形成する工程が、ＣＶＤシリコン酸化膜形成、シリコン酸化膜の全面エッチバック及びスクリーン酸化膜の形成という複雑な工程から構成されている。
【００１０】
従って、ゲート電極５上を被覆する絶縁膜を簡単に、かつ低コストで形成する事ができる製造方法の確立が課題となる。
【課題を解決するための手段】
【００１１】
第１導電型の第１半導体層の上に第２導電型の第２半導体層を有する半導体基板を準備する工程と、第２半導体層の表面から第１半導体層内まで延在するトレンチを形成する工程と、トレンチ内壁から第２半導体層の表面まで延在するゲート絶縁膜を形成する工程と、ゲート絶縁膜が形成されたトレンチ内にゲート電極を形成する工程と、ゲート電極を熱酸化することによりゲート電極の上面にゲート電極保護膜を形成する工程と、ゲート電極保護膜の形成後に、第２半導体層内に不純物イオンをイオン注入して第１導電型の不純物領域を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、ゲート絶縁膜の絶縁耐圧の向上した半導体装置を低コストで製造する事ができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】ゲート印加電圧とゲート絶縁膜のリーク電流の関係を示すグラフである。
【図７】規格化された追酸化量とポリシリコン上及びシリコン上の規格化酸化膜厚との関係を示すグラフである。
【図８】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示すゲート電極最上面近傍を拡大した断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
〔第１の実施形態〕
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図１〜図７に基づいて説明する。本発明は、ＩＧＢＴやパワーＭＯＳトランジスタの製造方法に係るものであるが、発明の要旨は、トレンチゲート構造におけるゲート電極最上面近傍のゲート絶縁膜がエミッタ層等の形成のための砒素イオン等のイオン注入により受ける損傷を防止する製造方法に関するものである。従って、図面についても、トレンチゲート構造におけるゲート電極最上面近傍のゲート絶縁膜部分を中心に記載して説明を進める。
【００１５】
先ず、図１に示す半導体基板１２を以下の手順により準備する。はじめに、半導体装置がＮチャネル型パワーＭＯＳトランジスタの場合は不図示のＮ＋型半導体基板を、半導体装置がＩＧＢＴの場合はその表面に不図示のＮ＋型半導体層をエピタキシャル法等により形成した不図示のＰ＋型半導体基板を準備する。両半導体基板の表面にはＮ＋型半導体層が露出することになる。なお、本実施形態のＮ＋型半導体基板、Ｐ＋型半導体基板は単結晶シリコン基板であり、エピタキシャル成長されたＮ＋型半導体層もシリコン層である。
【００１６】
次に、図１に示すように、該Ｎ＋型半導体層の表面に所定のエピタキシャル法により所定の膜厚からなるＮ型半導体層１を形成する。次にＮ型半導体層１の表面に不図示のシリコン酸化膜を形成し、該シリコン酸化膜を通してボロンイオンをＮ型半導体層１内にイオン注入する。その後半導体基板１２を高温炉等内に挿入し、イオン注入されたボロンをＮ型半導体層１内に拡散することによりＰ型半導体層２を形成する。Ｐ型半導体層２は後にゲート電極直下のチャネル層となる領域である。
【００１７】
次に、図２に示すように、不図示のシリコン酸化膜等からなるマスクを所定の工程を経ることにより形成し、該マスクによりドライエッチング等によりＰ型半導体層２の表面からＮ型半導体層１の内部まで延在する所定の幅、所定の深さのトレンチ３を形成する。トレンチ３は複数形成されるがそのうちの１つを記載している。
【００１８】
トレンチ３の側壁となるＮ型半導体層１及びＰ型半導体層２の表面には、ドライエッチング等時のエッチングダメージが多数残っている。そこで、先ず、半導体基板１２を高温炉内に挿入してトレンチ３の側壁となるＰ型半導体層２、Ｎ型半導体層１の表面に所定の膜厚の、いわゆる犠牲酸化膜を形成し、その中に前記エッチングダメージ層を吸収する。
【００１９】
その後、半導体基板をフッ酸等のエッチング液内に浸し犠牲酸化膜をエッチング除去する。次に、図３に示すように、高温炉等内に半導体基板１２を挿入し、トレンチ３内からＰ型半導体層２の表面まで延在する所定の膜厚からなるゲート絶縁膜４を形成する。なお、ゲート絶縁膜４はシリコン熱酸化膜に窒素を取り込んだ酸窒化膜としても良い。
【００２０】
次に、ＣＶＤ法により、トレンチ３の内部を含む半導体基板１２の表面全体を被覆するポリシリコン層を形成する。ポリシリコン層の膜厚は厚いので、ポリシリコン層はトレンチ３の内部を埋め込み、その表面はほぼ平坦な状態となる。次に、オキシ塩化リン（ＰＯＣｌ３）等を不純物源として高温炉の中でポリシリコン層中にリンを拡散する。その後ドライエッチングによりＰ型半導体層２上のゲート絶縁膜４が露出するまでポリシリコン層を全面エッチバックする。
【００２１】
この際、エッチング装置のエンドポイントでエッチング状態を確認してから、Ｐ型半導体層２上のゲート絶縁膜４上にポリシリコン層の残渣が残らないように、一定の時間オーバーエッチングすることで、図４に示すようなトレンチ３の内部を充填するゲート電極５を形成する。トレンチ３の上からはゲート電極最上面５ａが確認できる。その結果、図４に示すように、トレンチ３の内部を充填するゲート電極最上面５ａは、Ｐ型半導体層２の表面から所定の位置まで下がった低い位置になる。このゲート電極５とＰ型半導体層２に挟まれた部分のゲート絶縁膜４の絶縁耐圧が、次工程のエミッタ層等形成時の砒素イオン等のイオン注入から受ける損傷により低下するのを防止するのが本発明の目的である。
【００２２】
次に、図５に示すように、半導体基板１２を高温炉等内に挿入してゲート電極５を構成するポリシリコン膜を熱酸化し、砒素イオンのイオン注入時のポリシリコン熱酸化膜中の平均飛程より厚いゲート電極上保護膜となるポリシリコン熱酸化膜６を形成する。ポリシリコン熱酸化膜６は、図５に示すように、酸化前の点線で示すゲート電極最上面５ａを挟んで上部６ａと下部６ｂから構成され新たなゲート電極最上面５ｂが形成される。
【００２３】
このとき、同時にＰ型半導体層２上に形成されていた所定の膜厚のゲート絶縁膜４も図７に示す追酸化量だけ追酸化され厚い追酸化膜７となる。追酸化膜７の厚さは、砒素イオンの平均飛程の７０％未満とする。上記ポリシリコン熱酸化膜６の膜厚及び追酸化膜７の膜厚の必要性については後述する。
【００２４】
なお、イオンの平均飛程とは、ある物体中に複数のイオンがイオン注入された時、それぞれのイオンが物体内を進行する飛程の平均値のことを言う。イオン注入されたイオンは最終的に中性の原子となり停止し被イオン注入物体内でガウス分布する。従って、イオンの平均飛程とは、物体内に停止した不純物のガウス分布のピーク位置を指すことになる。
【００２５】
次に、矢印９ｂで示すように、Ｐ型半導体層２内にＮ型半導体層８を形成するため砒素イオン等を一定の加速電圧でイオン注入する。イオン注入の方向が半導体基板に垂直な方向から僅かに角度をもっているのは、前述したように、注入されるイオンがチャネリングによりＰ型半導体層２内の所定の位置より不規則に深い位置に分布するのを防ぐためである。
【００２６】
図５の矢印９ａで示す砒素イオン等は、ポリシリコンの上面にポリシリコン熱酸化膜６が形成されたため当初のゲート電極最上面５ａより低い位置になったゲート電極最上面５ｂとＰ型半導体層２に挟まれた部分のゲート絶縁膜４方向に向かって注入される。注入された砒素イオン等は、酸化後の新たなゲート電極最上面５ｂ上に、ポリシリコン熱酸化膜中の砒素イオンの平均飛程より厚いポリシリコン熱酸化膜６が形成されていることから、上記ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中には進入できないか、できたとしても砒素イオンの平均飛程より奥側の砒素イオンのみが侵入することになる。
【００２７】
図１１に示す従来例の場合は、直接ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中に砒素イオンがイオン注入されるため、ゲート絶縁膜４が砒素イオンの衝撃を受け、図６（ａ）に示すようにゲート印加電圧に対するゲート絶縁膜リーク電流が増加し、ゲート絶縁膜４の絶縁耐圧が低下する。しかし、本実施形態の場合には、上述の如く、ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中に注入される砒素イオンが存在したとしても従来に比して格段に少ないため、図６（ｂ）に示すように高い絶縁耐圧を保持している。
【００２８】
なお、図５、図１１においてイオン注入直後にＰ型半導体層２内にＮ型半導体層８が形成されたように記載しているが、その時点では砒素イオンの大半は不活性な状態でＰ型半導体層２を構成するシリコン原子の格子間にガウス分布し、Ｐ型半導体層２内に完全なＮ型半導体層８を形成しているわけではない。後続工程の層間絶縁膜の高温アニール処理等により拡散、活性化し図５、図１１に示す最終的なＮ型半導体層８が形成される。
【００２９】
次に、Ｐ型半導体層２上に形成された初期ゲート絶縁膜４と新たな追酸化量が合算された追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程の７０％未満とした理由について以下に説明する。図５の矢印９ｂで示す砒素イオンのイオン注入によりＰ型半導体層２内にＮ型半導体層８が形成される。Ｎ型半導体層８はＩＧＢＴのエミッタ層、パワーＭＯＳトランジスタのソース層となり、それらの下層のＰ型半導体層２は、それぞれのデバイスのチャネル層となる。
【００３０】
砒素イオンのイオン注入により形成されるＮ型半導体層８は後の層間絶縁膜のアニール処理を行いＰ型半導体層２の表面からＰ型半導体層２とゲート絶縁膜４を介して対峙するゲート電極最上面５ｂより深いＰ型半導体層２内まで延在させる。また、Ｎ型半導体層８の砒素濃度は、オン抵抗低減のため、及びＮ型半導体層８とコンタクトする不図示のエミッタ電極等とのコンタクト抵抗を低減させるため実用的範囲内でできるだけ高濃度である事が望ましい。
【００３１】
追酸化膜７の膜厚は薄ければ薄いほど注入したイオンが追酸化膜７内で止ってしまう割合が減り、安定的に高濃度のN型半導体層８を形成する事ができる。注入されるイオンの分布はガウス分布に従うので、安定的に高濃度のN型半導体層８を形成する為に追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程の７０％未満が望ましいとしている。
【００３２】
一方で、上記ゲート絶縁膜４への損傷を防止するためゲート電極５上のポリシリコン熱酸化膜６は厚い方が良い。図７の横軸に、所定の初期膜厚のゲート絶縁膜４を有するＰ型半導体層２の表面に新たに追加形成される追酸化量を、同縦軸に、Ｐ型半導体層２上に所定の初期膜厚のゲート絶縁膜４と追酸化量を合算して形成された追酸化膜７の膜厚及びゲート電極５上に形成されるポリシリコン熱酸化膜６の膜厚を、それぞれ規格化して表示した関係を示す。ポリシリコン中の不純物の濃度などの影響を受けるがポリシリコン上に成長する酸化膜の成膜速度はシリコン上に成長する酸化膜の成長速度より速い。この成長速度の差を利用している事も本出願の効果を得るための重要なポイントである。
【００３３】
本実施形態での砒素イオンのイオン注入時の加速電圧の場合、砒素イオンのポリシリコン酸化膜中の平均飛程は図７の縦軸のａ１で示す規格化された値でａ１≒３．２５ｎｍである。従って、ゲート電極最上面５ｂ部近傍のゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４が砒素イオンのイオン注入により損傷を受けないようにするためには、ゲート電極最上面５ｂ上のポリシリコン熱酸化膜６の規格化された膜厚は約３．２５ｎｍより厚い事が必要になる。
【００３４】
砒素イオンのポリシリコン酸化膜中の平均飛程３．２５ｎｍよりポリシリコン熱酸化膜６の膜厚を薄くした場合、ゲート絶縁膜４の絶縁耐圧の劣化が見られたからである。なお、この場合、初期のゲート電極最上面５ａと新たなゲート電極最上面５ｂ間のポリシリコン熱酸化膜６の下部６ｂの膜厚は全体の膜厚の０．４５で、初期のゲート電極最上面５ａより上に形成されたポリシリコン熱酸化膜６の上部６ａの膜厚は全体の膜厚の約０．５５であった。
【００３５】
図７から、ゲート電極５上のポリシリコン熱酸化膜６のポリシリコン上規格化酸化膜厚がａ１≒３．２５ｎｍであるとき規格化追酸化量はｃ１≒１．３ｎｍであり、Ｐ型半導体層２上のシリコン上規格化追酸化膜７の膜厚はｂ１≒１．８７ｎｍとなる。一方、砒素イオンのシリコン酸化膜中の平均飛程は、ポリシリコン酸化膜の場合とほぼ同等の約３．２５ｎｍである。シリコン上規格化追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程３．２５ｎｍの０．７倍の約２．２５ｎｍ（ｂ２）より厚くなると図５の矢印９ｂで示す砒素イオンのＰ型半導体層２中への注入量が減少し、Ｎ型半導体層８の抵抗が高くなり、また表面濃度の低下により不図示のエミッタ電極等との接触抵抗が高くなる。
【００３６】
〔第２の実施形態〕
本発明の第２の実施形態について図８、図９に基づいて説明する。符号については第１の実施形態と同一構成については同様とする。先ず、第１の実施形態と同一の工程を経て図４に示す半導体基板１２を準備する。次に、図８に示すように、Ｐ型半導体層２上に露出しているゲート絶縁膜４をエッチング除去する。この際、ゲート電極５とＰ型半導体層２に挟まれた部分のゲート絶縁膜４も若干食い込んだ形でエッチングされる。
【００３７】
次に、図９に示すように、半導体基板１２を高温炉内に挿入して、第１の実施形態と同一条件でゲート電極５上にポリシリコン熱酸化膜６を、Ｐ型半導体層２上に追酸化膜７ａを形成する。この場合ゲート電極５上に形成されるポリシリコン酸化膜６の膜厚は第１の実施形態の場合と同一になる。
【００３８】
それに対して同一追酸化量では、Ｐ型半導体層２上に形成される追酸化膜７ａの膜厚は初期膜厚が０なので、所定の初期膜厚からスタートする第１の実施形態における追酸化膜７の膜厚より当然薄くなる。厳密さを欠くが本実施形態の露出したＰ型半導体層２上に形成されるシリコン熱酸化膜からなるシリコン上規格化追酸化膜７ａの膜厚は、規格化追酸化量と同一の値となる。
【００３９】
追酸化膜７、追酸化膜７ａの膜厚の下限は、イオン注入の損傷を防ぐための最少のポリシリコン熱酸化膜６の膜厚で制限され、上限はＮ型半導体層８の濃度等により制限される。その許容範囲を第１の実施形態における図７の規格化追酸化量で比較する。第１の実施形態、本実施形態いずれにおいても規格化追酸化量の下限は、ポリシリコン上規格化酸化膜の膜厚ａ１≒３．２５ｎｍに対応するｃ１≒１．３ｎｍで同一である。
【００４０】
それに対して規格化追酸化量の上限は、第１の実施形態においてはシリコン上規格化追酸化膜厚の上限ｂ２≒２．２５ｎｍに対応するｃ２≒１．７２ｎｍである。本実施形態においては規格化追酸化量そのものがＰ型半導体層２上のシリコン規格化追酸化膜厚に相当することから、シリコン上規格追酸化膜厚の上限ｃ３は砒素イオンのシリコン酸化膜中の平均飛程３．２５ｎｍの０．７倍、つまりｃ３≒２．２５ｎｍになる。その結果、第１の実施形態では規格化追酸化量の許容範囲はｃ１〜ｃ２、即ち、１．３〜１．７２ｎｍとなるのに対して、本実施形態では規格化追酸化量の許容範囲はｃ１〜ｃ３、即ち、１．３〜２．２５ｎｍとなる。その結果、追酸化量の許容範囲を２．２倍以上広げる事ができる。規格化追酸化量は酸化時間の１／２乗に比例することから、本実施形態の規格化追酸化量の上限までの時間は第１の実施形態の場合に比べて約１．８倍と長くする事ができる。
【００４１】
即ち、第１の実施形態の場合、許容規格化追酸化量を形成するための上限と下限間の熱処理時間幅が狭くプロセス余裕度小さいため、１回の処理枚数を減らす等のばらつき低減策が必要になる。それに対して、本実施形態では許容規格化追酸化量の上限までの時間が第１の実施形態に比べ約１．８倍に伸びているためプロセス余裕度を大幅に改善する事ができる。
【００４２】
次に、第１の実施形態及び第２の実施形態（以後、合わせて本実施形態と呼ぶ）に共通した、特許文献１に記載の従来例に無い本発明の特徴について説明する。第１番目の特徴はトレンチ３の側壁からＰ型半導体層２内に不純物イオンを注入できるか否かである。従来例の第１実施例では、トレンチ３内を含む半導体基板１２上全面が平坦な状態に厚いシリコン酸化膜で被覆されており、トレンチ３の側壁が露出することは無い。従って、Ｐ型半導体層２の上面からのみ該Ｐ型半導体層２内に砒素イオン等がイオン注入され、トレンチ３の側壁から砒素イオン等がイオン注入されることは無い。
【００４３】
また、第３の実施例では最上部が露出したトレンチ３の露出部分から確認できるトレンチ３の側壁がＣＶＤ酸化膜、ゲート酸化膜及びスクリーン酸化膜からなる厚い膜で被覆されているため、やはり、トレンチ３の側壁から砒素イオン等がイオン注入されることは無い。
【００４４】
それに対して、本実施形態においてはゲート電極５上のポリシリコン酸化膜６の上面をＰ型半導体層２の上面より低く形成しているため、トレンチ３の側壁を追酸化膜７、または追酸化膜７ａで被覆された状態ではあるが、トレンチ３の一部が露出している。従って、Ｐ型半導体層２の上面からの注入に加え、矢印９ａや矢印９ａと矢印９ｂの間の方向に注入される砒素イオン等の一部は追酸化膜７内又は追酸化膜７ａ内等を経由してトレンチ３の側壁からＰ型半導体層２内に注入される。
【００４５】
矢印９ａや矢印９ａと矢印９ｂの間の方向からの砒素イオン等の追酸化膜７又は追酸化膜７ａへの入射口は、矢印９ｂ方向からの砒素イオンのＰ型半導体層２上の追酸化膜７又は追酸化膜７ａへの入射口より低い位置にあるためトレンチ３の側壁から入射する砒素イオン等を、従来例よりＰ型半導体層２のより深い位置に分布させる事ができる。この結果、デバイス特性の向上等が期待できる。なお、この位置は追酸化膜７等の膜厚が薄ければより深くなるので、第１の実施形態に比べて第２の実施形態の方が有利になる。
【００４６】
但し、矢印９ａや矢印９ａと矢印９ｂの間の方向から入射する砒素イオン等は、トレンチ３の側壁上に形成された追酸化膜７又は追酸化膜７ａを斜めに進行する。そのため、例えばシリコン上規格化追酸化膜７ａの膜厚が、ポリシリコン上規格化酸化膜の膜厚ａ１≒３．２５ｎｍに対応するｃ１≒１．３ｎｍの場合でも、砒素イオン等はシリコン上規格化追酸化膜中を約１０．６ｎｍを経由してからＰ型半導体層２内に注入される。結果的に、Ｐ型半導体層２内に注入された砒素等の濃度は低いものとなる。
【００４７】
従って、上記効果を発揮するためには、シリコン中の砒素イオンの平均飛程がシリコン酸化膜中の砒素イオンの平均飛程の約１．２倍あることも考慮して、ポリシリコン酸化膜６の最上面とＰ型半導体層２の上面の距離を決定しなければならない。
【００４８】
次に、第２番目の特徴について図１０を参酌して説明する。図１０はゲート電極最上面５ｂとゲート絶縁膜４近傍の位置関係をミクロに表示したものである。ゲート電極５を酸化してゲート電極５上にポリシリコン酸化膜６を形成するが、このとき、ゲート絶縁膜４と接しているゲート電極最上面５ａ部近傍はポリシリコンが酸化されると同時にゲート絶縁膜４を通った酸化種によってＰ型半導体層２も酸化される。
【００４９】
その結果、ゲート電極最上面５ｂは、Ｐ型半導体層２と離間するにつれ徐々にその高さが高くなる最高部を持ち、その後トレンチ３の中心部に向かいその高さを低くする山型の形状となる。また、Ｐ型半導体層２とゲート電極最上面５ｂの間には、所定の膜厚のゲート絶縁膜から始まってゲート電極最上面５ｂの最高部に向かって徐々に膜厚が増加するＰ型半導体層の熱酸化膜およびポリシリコンの熱酸化膜の混合された厚い混合絶縁膜６ｃが形成される。
【００５０】
一方、ゲート電極最上面５ａとＰ型半導体層２の間に挟まれたゲート絶縁膜４内やその直下のＰ型半導体層２表面にはエッチング直後にエッチングダメージ等が入り、それがそのまま残る場合がある。この場合、上述のように、ゲート電極最上面５ｂとゲート絶縁膜４を介して対峙するエッチングダメージの入ったＰ型半導体層２が新たな混合絶縁膜６ｃの一部に変わり、Ｐ型半導体層２に入ったダメージ層が吸収除去される。また、ゲート電極最上面５ｂまで徐々に厚くなる混合絶縁膜６ｃが形成されることから、ゲート電極最上面５ａと該ゲート電極最上面５ａと対峙するＰ型半導体層２の間の電界強度が緩和され、その間のリーク電流の増大を防止する事ができる。
【００５１】
最後に、第３番目の特徴について説明する。砒素等のイオン注入工程が終了すると、次に半導体基板１２上全面に層間絶縁膜がＣＶＤ法等により堆積される。層間絶縁膜は、通常、ノンドープシリコン酸化膜ＮＳＧ、ボロン及びリンドープシリコン酸化膜ＢＰＳＧをこの順序で堆積して形成される。本実施形態においては、ゲート電極５上やＮ型半導体層８上に、従来よりも厚いポリシリコン熱酸化膜６や追酸化膜７が形成されているためＮＳＧ層を形成することなく直接ＢＰＳＧを形成する事も可能であるという特徴を有する。
【００５２】
この後、所定の工程を経て層間絶縁膜にコンタクトホールを形成し、所定の工程を経てエミッタ電極等を形成し、最後に窒化膜等からなるパッシベーションを形成することにより半導体装置は完成する。このようにすることで、製造工程数をさらに削減でき、上述したゲート絶縁膜の絶縁耐圧の向上した半導体装置をさらに低コストで製造する事ができる。
【００５３】
なお、Ｎチャネル型パワーＭＯＳトランジスタについて上述したが、Ｐチャネル型パワーＭＯＳトランジスタ場合は、第１、２の実施形態とも各不純物の極性が反対になるだけで基本的部分は変わらない。
【符号の説明】
【００５４】
１ Ｎ型半導体層 ２ Ｐ型半導体層 ３ トレンチ ４ ゲート絶縁膜
５ ゲート電極 ５ａ、５ｂ ゲート電極最上面 ６ ポリシリコン熱酸化膜
６ａ、６ｂ、６ｃ ポリシリコン熱酸化膜 ７、７ａ 追酸化膜 ８ Ｎ型半導体層
９ａ、９ｂ 矢印（砒素イオンのイオン注入方向）
１２ 半導体基板
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置の製造方法に関し、特にＩＧＢＴやパワーＭＯＳトランジスタのゲート絶縁膜の絶縁耐圧がエミッタ層等を形成するときのイオン注入の衝撃等により劣化するのを防ぐ事ができる半導体装置の製造方法に係るものである。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳトランジスタは低オン抵抗化等の実現のためトレンチゲート構造が採用される場合が多い。トレンチゲート構造は、図１１に示すように、先ず、Ｎ型半導体層１とＰ型半導体層２とを有する半導体基板１２の表面から内部に向かって半導体基板１２をエッチングして、半導体基板１２にトレンチ３を形成する。その後トレンチ３内壁を被覆するゲート絶縁膜４を形成した後に、トレンチ３内を充填する導電性ポリシリコンによりゲート電極５を形成する。その後Ｐ型半導体層２の表面に砒素イオン等のイオン注入により不純物を注入して、さらに熱拡散させ、該Ｐ型半導体層２内にＮ型半導体層８となる不純物領域を形成する。Ｎ型半導体層８は、ＩＧＢＴの場合はエミッタ層、パワーＭＯＳトランジスタの場合はソース層となる。
【０００３】
図１１に示すように、半導体基板１２内にＮ型半導体層８を形成するためには、矢印９ｂで示す方向から高電圧で加速された砒素イオン等がイオン注入されるが、このとき同時に、矢印９ａの方向から、直接に、またはゲート電極５であるポリシリコン層を通り抜けて、ゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中にも砒素イオン等が注入される。矢印９ａ、９ｂはそれぞれの砒素イオン等の飛程を示し、それらの先端は砒素イオンの被注入対象であるシリコン酸化膜等内の平均飛程の概略の位置を示す。
【０００４】
矢印９ａで示された飛程でポリシリコンからなるゲート電極５内等を通過して、該ゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中に注入された砒素イオン等は、大きなエネルギーを有しているため、矢印９ａの飛程に沿ってゲート絶縁膜４内に損傷を与える。その結果、その部分のゲート絶縁膜４の膜質が劣化しリーク電流が流れ、ゲート絶縁膜４の絶縁耐圧が低下するという弊害が生じる。なお、砒素イオン等の注入方向が半導体基板１２に垂直ではなく斜め方向に向かっているが、これは砒素イオン等が半導体基板１２内をチャネリングするのを防止するためである。
【０００５】
トレンチゲート構造からなるＩＧＢＴ等のゲート絶縁耐圧劣化対策については、以下の特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３４９２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１においては、砒素イオンのイオン注入によりＮ型半導体層８を形成するとき、砒素イオンがポリシリコンからなるゲート電極５とＮ型半導体層８に挟まれたゲート絶縁膜４中に入り込まないように、トレンチ３内を充填するゲート電極５上を厚い絶縁膜で被覆する。その結果、イオン注入時のゲート絶縁膜への損傷を防止するという目的を達成している。
【０００８】
ゲート電極５上を被覆する厚い絶縁膜の形成方法は以下の通りである。先ず、ゲート電極５上を含む半導体基板１２上の全面に、ＣＶＤ法により厚さ１μｍ程度のシリコン酸化膜を堆積する。その後、Ｐ型半導体層２の表面が露出するまで全面をドライエッチング等によりエッチバックする。更に、露出したＰ型半導体層２の表面がイオン注入により損傷を受けるのを防止するため、ゲート電極５上を含む半導体基板１２の表面全体をスクリーン酸化膜５０ｎｍ程度により被覆する。
【０００９】
上述のように、特許文献１に記載の方法では、イオン注入の損傷を防止するためゲート電極５上を被覆する絶縁膜を形成する工程が、ＣＶＤシリコン酸化膜形成、シリコン酸化膜の全面エッチバック及びスクリーン酸化膜の形成という複雑な工程から構成されている。
【００１０】
従って、ゲート電極５上を被覆する絶縁膜を簡単に、かつ低コストで形成する事ができる製造方法の確立が課題となる。
【課題を解決するための手段】
【００１１】
第１導電型の第１半導体層の上に第２導電型の第２半導体層を有する半導体基板を準備する工程と、第２半導体層の表面から第１半導体層内まで延在するトレンチを形成する工程と、トレンチ内壁から第２半導体層の表面まで延在するゲート絶縁膜を形成する工程と、ゲート絶縁膜が形成されたトレンチ内にゲート電極を形成する工程と、ゲート電極を熱酸化することによりゲート電極の上面にゲート電極保護膜を形成する工程と、ゲート電極保護膜の形成後に、第２半導体層内に不純物イオンをイオン注入して第１導電型の不純物領域を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、ゲート絶縁膜の絶縁耐圧の向上した半導体装置を低コストで製造する事ができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】ゲート印加電圧とゲート絶縁膜のリーク電流の関係を示すグラフである。
【図７】規格化された追酸化量とポリシリコン上及びシリコン上の規格化酸化膜厚との関係を示すグラフである。
【図８】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示すゲート電極最上面近傍を拡大した断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
〔第１の実施形態〕
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図１〜図７に基づいて説明する。本発明は、ＩＧＢＴやパワーＭＯＳトランジスタの製造方法に係るものであるが、発明の要旨は、トレンチゲート構造におけるゲート電極最上面近傍のゲート絶縁膜がエミッタ層等の形成のための砒素イオン等のイオン注入により受ける損傷を防止する製造方法に関するものである。従って、図面についても、トレンチゲート構造におけるゲート電極最上面近傍のゲート絶縁膜部分を中心に記載して説明を進める。
【００１５】
先ず、図１に示す半導体基板１２を以下の手順により準備する。はじめに、半導体装置がＮチャネル型パワーＭＯＳトランジスタの場合は不図示のＮ＋型半導体基板を、半導体装置がＩＧＢＴの場合はその表面に不図示のＮ＋型半導体層をエピタキシャル法等により形成した不図示のＰ＋型半導体基板を準備する。両半導体基板の表面にはＮ＋型半導体層が露出することになる。なお、本実施形態のＮ＋型半導体基板、Ｐ＋型半導体基板は単結晶シリコン基板であり、エピタキシャル成長されたＮ＋型半導体層もシリコン層である。
【００１６】
次に、図１に示すように、該Ｎ＋型半導体層の表面に所定のエピタキシャル法により所定の膜厚からなるＮ型半導体層１を形成する。次にＮ型半導体層１の表面に不図示のシリコン酸化膜を形成し、該シリコン酸化膜を通してボロンイオンをＮ型半導体層１内にイオン注入する。その後半導体基板１２を高温炉等内に挿入し、イオン注入されたボロンをＮ型半導体層１内に拡散することによりＰ型半導体層２を形成する。Ｐ型半導体層２は後にゲート電極直下のチャネル層となる領域である。
【００１７】
次に、図２に示すように、不図示のシリコン酸化膜等からなるマスクを所定の工程を経ることにより形成し、該マスクによりドライエッチング等によりＰ型半導体層２の表面からＮ型半導体層１の内部まで延在する所定の幅、所定の深さのトレンチ３を形成する。トレンチ３は複数形成されるがそのうちの１つを記載している。
【００１８】
トレンチ３の側壁となるＮ型半導体層１及びＰ型半導体層２の表面には、ドライエッチング等時のエッチングダメージが多数残っている。そこで、先ず、半導体基板１２を高温炉内に挿入してトレンチ３の側壁となるＰ型半導体層２、Ｎ型半導体層１の表面に所定の膜厚の、いわゆる犠牲酸化膜を形成し、その中に前記エッチングダメージ層を吸収する。
【００１９】
その後、半導体基板をフッ酸等のエッチング液内に浸し犠牲酸化膜をエッチング除去する。次に、図３に示すように、高温炉等内に半導体基板１２を挿入し、トレンチ３内からＰ型半導体層２の表面まで延在する所定の膜厚からなるゲート絶縁膜４を形成する。なお、ゲート絶縁膜４はシリコン熱酸化膜に窒素を取り込んだ酸窒化膜としても良い。
【００２０】
次に、ＣＶＤ法により、トレンチ３の内部を含む半導体基板１２の表面全体を被覆するポリシリコン層を形成する。ポリシリコン層の膜厚は厚いので、ポリシリコン層はトレンチ３の内部を埋め込み、その表面はほぼ平坦な状態となる。次に、オキシ塩化リン（ＰＯＣｌ３）等を不純物源として高温炉の中でポリシリコン層中にリンを拡散する。その後ドライエッチングによりＰ型半導体層２上のゲート絶縁膜４が露出するまでポリシリコン層を全面エッチバックする。
【００２１】
この際、エッチング装置のエンドポイントでエッチング状態を確認してから、Ｐ型半導体層２上のゲート絶縁膜４上にポリシリコン層の残渣が残らないように、一定の時間オーバーエッチングすることで、図４に示すようなトレンチ３の内部を充填するゲート電極５を形成する。トレンチ３の上からはゲート電極最上面５ａが確認できる。その結果、図４に示すように、トレンチ３の内部を充填するゲート電極最上面５ａは、Ｐ型半導体層２の表面から所定の位置まで下がった低い位置になる。このゲート電極５とＰ型半導体層２に挟まれた部分のゲート絶縁膜４の絶縁耐圧が、次工程のエミッタ層等形成時の砒素イオン等のイオン注入から受ける損傷により低下するのを防止するのが本発明の目的である。
【００２２】
次に、図５に示すように、半導体基板１２を高温炉等内に挿入してゲート電極５を構成するポリシリコン膜を熱酸化し、砒素イオンのイオン注入時のポリシリコン熱酸化膜中の平均飛程より厚いゲート電極上保護膜となるポリシリコン熱酸化膜６を形成する。ポリシリコン熱酸化膜６は、図５に示すように、酸化前の点線で示すゲート電極最上面５ａを挟んで上部６ａと下部６ｂから構成され新たなゲート電極最上面５ｂが形成される。
【００２３】
このとき、同時にＰ型半導体層２上に形成されていた所定の膜厚のゲート絶縁膜４も図７に示す追酸化量だけ追酸化され厚い追酸化膜７となる。追酸化膜７の厚さは、砒素イオンの平均飛程の７０％未満とする。上記ポリシリコン熱酸化膜６の膜厚及び追酸化膜７の膜厚の必要性については後述する。
【００２４】
なお、イオンの平均飛程とは、ある物体中に複数のイオンがイオン注入された時、それぞれのイオンが物体内を進行する飛程の平均値のことを言う。イオン注入されたイオンは最終的に中性の原子となり停止し被イオン注入物体内でガウス分布する。従って、イオンの平均飛程とは、物体内に停止した不純物のガウス分布のピーク位置を指すことになる。
【００２５】
次に、矢印９ｂで示すように、Ｐ型半導体層２内にＮ型半導体層８を形成するため砒素イオン等を一定の加速電圧でイオン注入する。イオン注入の方向が半導体基板に垂直な方向から僅かに角度をもっているのは、前述したように、注入されるイオンがチャネリングによりＰ型半導体層２内の所定の位置より不規則に深い位置に分布するのを防ぐためである。
【００２６】
図５の矢印９ａで示す砒素イオン等は、ポリシリコンの上面にポリシリコン熱酸化膜６が形成されたため当初のゲート電極最上面５ａより低い位置になったゲート電極最上面５ｂとＰ型半導体層２に挟まれた部分のゲート絶縁膜４方向に向かって注入される。注入された砒素イオン等は、酸化後の新たなゲート電極最上面５ｂ上に、ポリシリコン熱酸化膜中の砒素イオンの平均飛程より厚いポリシリコン熱酸化膜６が形成されていることから、上記ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中には進入できないか、できたとしても砒素イオンの平均飛程より奥側の砒素イオンのみが侵入することになる。
【００２７】
図１１に示す従来例の場合は、直接ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中に砒素イオンがイオン注入されるため、ゲート絶縁膜４が砒素イオンの衝撃を受け、図６（ａ）に示すようにゲート印加電圧に対するゲート絶縁膜リーク電流が増加し、ゲート絶縁膜４の絶縁耐圧が低下する。しかし、本実施形態の場合には、上述の如く、ゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４中に注入される砒素イオンが存在したとしても従来に比して格段に少ないため、図６（ｂ）に示すように高い絶縁耐圧を保持している。
【００２８】
なお、図５、図１１においてイオン注入直後にＰ型半導体層２内にＮ型半導体層８が形成されたように記載しているが、その時点では砒素イオンの大半は不活性な状態でＰ型半導体層２を構成するシリコン原子の格子間にガウス分布し、Ｐ型半導体層２内に完全なＮ型半導体層８を形成しているわけではない。後続工程の層間絶縁膜の高温アニール処理等により拡散、活性化し図５、図１１に示す最終的なＮ型半導体層８が形成される。
【００２９】
次に、Ｐ型半導体層２上に形成された初期ゲート絶縁膜４と新たな追酸化量が合算された追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程の７０％未満とした理由について以下に説明する。図５の矢印９ｂで示す砒素イオンのイオン注入によりＰ型半導体層２内にＮ型半導体層８が形成される。Ｎ型半導体層８はＩＧＢＴのエミッタ層、パワーＭＯＳトランジスタのソース層となり、それらの下層のＰ型半導体層２は、それぞれのデバイスのチャネル層となる。
【００３０】
砒素イオンのイオン注入により形成されるＮ型半導体層８は後の層間絶縁膜のアニール処理を行いＰ型半導体層２の表面からＰ型半導体層２とゲート絶縁膜４を介して対峙するゲート電極最上面５ｂより深いＰ型半導体層２内まで延在させる。また、Ｎ型半導体層８の砒素濃度は、オン抵抗低減のため、及びＮ型半導体層８とコンタクトする不図示のエミッタ電極等とのコンタクト抵抗を低減させるため実用的範囲内でできるだけ高濃度である事が望ましい。
【００３１】
追酸化膜７の膜厚は薄ければ薄いほど注入したイオンが追酸化膜７内で止ってしまう割合が減り、安定的に高濃度のN型半導体層８を形成する事ができる。注入されるイオンの分布はガウス分布に従うので、安定的に高濃度のN型半導体層８を形成する為に追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程の７０％未満が望ましいとしている。
【００３２】
一方で、上記ゲート絶縁膜４への損傷を防止するためゲート電極５上のポリシリコン熱酸化膜６は厚い方が良い。図７の横軸に、所定の初期膜厚のゲート絶縁膜４を有するＰ型半導体層２の表面に新たに追加形成される追酸化量を、同縦軸に、Ｐ型半導体層２上に所定の初期膜厚のゲート絶縁膜４と追酸化量を合算して形成された追酸化膜７の膜厚及びゲート電極５上に形成されるポリシリコン熱酸化膜６の膜厚を、それぞれ規格化して表示した関係を示す。ポリシリコン中の不純物の濃度などの影響を受けるがポリシリコン上に成長する酸化膜の成膜速度はシリコン上に成長する酸化膜の成長速度より速い。この成長速度の差を利用している事も本出願の効果を得るための重要なポイントである。
【００３３】
本実施形態での砒素イオンのイオン注入時の加速電圧の場合、砒素イオンのポリシリコン酸化膜中の平均飛程は図７の縦軸のａ１で示す規格化された値でａ１≒３．２５ｎｍである。従って、ゲート電極最上面５ｂ部近傍のゲート電極５とＰ型半導体層２に挟まれたゲート絶縁膜４が砒素イオンのイオン注入により損傷を受けないようにするためには、ゲート電極最上面５ｂ上のポリシリコン熱酸化膜６の規格化された膜厚は約３．２５ｎｍより厚い事が必要になる。
【００３４】
砒素イオンのポリシリコン酸化膜中の平均飛程３．２５ｎｍよりポリシリコン熱酸化膜６の膜厚を薄くした場合、ゲート絶縁膜４の絶縁耐圧の劣化が見られたからである。なお、この場合、初期のゲート電極最上面５ａと新たなゲート電極最上面５ｂ間のポリシリコン熱酸化膜６の下部６ｂの膜厚は全体の膜厚の０．４５で、初期のゲート電極最上面５ａより上に形成されたポリシリコン熱酸化膜６の上部６ａの膜厚は全体の膜厚の約０．５５であった。
【００３５】
図７から、ゲート電極５上のポリシリコン熱酸化膜６のポリシリコン上規格化酸化膜厚がａ１≒３．２５ｎｍであるとき規格化追酸化量はｃ１≒１．３ｎｍであり、Ｐ型半導体層２上のシリコン上規格化追酸化膜７の膜厚はｂ１≒１．８７ｎｍとなる。一方、砒素イオンのシリコン酸化膜中の平均飛程は、ポリシリコン酸化膜の場合とほぼ同等の約３．２５ｎｍである。シリコン上規格化追酸化膜７の膜厚が砒素イオンのシリコン酸化膜中の平均飛程３．２５ｎｍの０．７倍の約２．２５ｎｍ（ｂ２）より厚くなると図５の矢印９ｂで示す砒素イオンのＰ型半導体層２中への注入量が減少し、Ｎ型半導体層８の抵抗が高くなり、また表面濃度の低下により不図示のエミッタ電極等との接触抵抗が高くなる。
【００３６】
〔第２の実施形態〕
本発明の第２の実施形態について図８、図９に基づいて説明する。符号については第１の実施形態と同一構成については同様とする。先ず、第１の実施形態と同一の工程を経て図４に示す半導体基板１２を準備する。次に、図８に示すように、Ｐ型半導体層２上に露出しているゲート絶縁膜４をエッチング除去する。この際、ゲート電極５とＰ型半導体層２に挟まれた部分のゲート絶縁膜４も若干食い込んだ形でエッチングされる。
【００３７】
次に、図９に示すように、半導体基板１２を高温炉内に挿入して、第１の実施形態と同一条件でゲート電極５上にポリシリコン熱酸化膜６を、Ｐ型半導体層２上に追酸化膜７ａを形成する。この場合ゲート電極５上に形成されるポリシリコン酸化膜６の膜厚は第１の実施形態の場合と同一になる。
【００３８】
それに対して同一追酸化量では、Ｐ型半導体層２上に形成される追酸化膜７ａの膜厚は初期膜厚が０なので、所定の初期膜厚からスタートする第１の実施形態における追酸化膜７の膜厚より当然薄くなる。厳密さを欠くが本実施形態の露出したＰ型半導体層２上に形成されるシリコン熱酸化膜からなるシリコン上規格化追酸化膜７ａの膜厚は、規格化追酸化量と同一の値となる。
【００３９】
追酸化膜７、追酸化膜７ａの膜厚の下限は、イオン注入の損傷を防ぐための最少のポリシリコン熱酸化膜６の膜厚で制限され、上限はＮ型半導体層８の濃度等により制限される。その許容範囲を第１の実施形態における図７の規格化追酸化量で比較する。第１の実施形態、本実施形態いずれにおいても規格化追酸化量の下限は、ポリシリコン上規格化酸化膜の膜厚ａ１≒３．２５ｎｍに対応するｃ１≒１．３ｎｍで同一である。
【００４０】
それに対して規格化追酸化量の上限は、第１の実施形態においてはシリコン上規格化追酸化膜厚の上限ｂ２≒２．２５ｎｍに対応するｃ２≒１．７２ｎｍである。本実施形態においては規格化追酸化量そのものがＰ型半導体層２上のシリコン規格化追酸化膜厚に相当することから、シリコン上規格追酸化膜厚の上限ｃ３は砒素イオンのシリコン酸化膜中の平均飛程３．２５ｎｍの０．７倍、つまりｃ３≒２．２５ｎｍになる。その結果、第１の実施形態では規格化追酸化量の許容範囲はｃ１〜ｃ２、即ち、１．３〜１．７２ｎｍとなるのに対して、本実施形態では規格化追酸化量の許容範囲はｃ１〜ｃ３、即ち、１．３〜２．２５ｎｍとなる。その結果、追酸化量の許容範囲を２．２倍以上広げる事ができる。規格化追酸化量は酸化時間の１／２乗に比例することから、本実施形態の規格化追酸化量の上限までの時間は第１の実施形態の場合に比べて約１．８倍と長くする事ができる。
【００４１】
即ち、第１の実施形態の場合、許容規格化追酸化量を形成するための上限と下限間の熱処理時間幅が狭くプロセス余裕度小さいため、１回の処理枚数を減らす等のばらつき低減策が必要になる。それに対して、本実施形態では許容規格化追酸化量の上限までの時間が第１の実施形態に比べ約１．８倍に伸びているためプロセス余裕度を大幅に改善する事ができる。
【００４２】
次に、第１の実施形態及び第２の実施形態（以後、合わせて本実施形態と呼ぶ）に共通した、特許文献１に記載の従来例に無い本発明の特徴について説明する。第１番目の特徴はトレンチ３の側壁からＰ型半導体層２内に不純物イオンを注入できるか否かである。従来例の第１実施例では、トレンチ３内を含む半導体基板１２上全面が平坦な状態に厚いシリコン酸化膜で被覆されており、トレンチ３の側壁が露出することは無い。従って、Ｐ型半導体層２の上面からのみ該Ｐ型半導体層２内に砒素イオン等がイオン注入され、トレンチ３の側壁から砒素イオン等がイオン注入されることは無い。
【００４３】
また、第３の実施例では最上部が露出したトレンチ３の露出部分から確認できるトレンチ３の側壁がＣＶＤ酸化膜、ゲート酸化膜及びスクリーン酸化膜からなる厚い膜で被覆されているため、やはり、トレンチ３の側壁から砒素イオン等がイオン注入されることは無い。
【００４４】
それに対して、本実施形態においてはゲート電極５上のポリシリコン酸化膜６の上面をＰ型半導体層２の上面より低く形成しているため、トレンチ３の側壁を追酸化膜７、または追酸化膜７ａで被覆された状態ではあるが、トレンチ３の一部が露出している。従って、Ｐ型半導体層２の上面からの注入に加え、矢印９ａや矢印９ａと矢印９ｂの間の方向に注入される砒素イオン等の一部は追酸化膜７内又は追酸化膜７ａ内等を経由してトレンチ３の側壁からＰ型半導体層２内に注入される。
【００４５】
矢印９ａや矢印９ａと矢印９ｂの間の方向からの砒素イオン等の追酸化膜７又は追酸化膜７ａへの入射口は、矢印９ｂ方向からの砒素イオンのＰ型半導体層２上の追酸化膜７又は追酸化膜７ａへの入射口より低い位置にあるためトレンチ３の側壁から入射する砒素イオン等を、従来例よりＰ型半導体層２のより深い位置に分布させる事ができる。この結果、デバイス特性の向上等が期待できる。なお、この位置は追酸化膜７等の膜厚が薄ければより深くなるので、第１の実施形態に比べて第２の実施形態の方が有利になる。
【００４６】
但し、矢印９ａや矢印９ａと矢印９ｂの間の方向から入射する砒素イオン等は、トレンチ３の側壁上に形成された追酸化膜７又は追酸化膜７ａを斜めに進行する。そのため、例えばシリコン上規格化追酸化膜７ａの膜厚が、ポリシリコン上規格化酸化膜の膜厚ａ１≒３．２５ｎｍに対応するｃ１≒１．３ｎｍの場合でも、砒素イオン等はシリコン上規格化追酸化膜中を約１０．６ｎｍを経由してからＰ型半導体層２内に注入される。結果的に、Ｐ型半導体層２内に注入された砒素等の濃度は低いものとなる。
【００４７】
従って、上記効果を発揮するためには、シリコン中の砒素イオンの平均飛程がシリコン酸化膜中の砒素イオンの平均飛程の約１．２倍あることも考慮して、ポリシリコン酸化膜６の最上面とＰ型半導体層２の上面の距離を決定しなければならない。
【００４８】
次に、第２番目の特徴について図１０を参酌して説明する。図１０はゲート電極最上面５ｂとゲート絶縁膜４近傍の位置関係をミクロに表示したものである。ゲート電極５を酸化してゲート電極５上にポリシリコン酸化膜６を形成するが、このとき、ゲート絶縁膜４と接しているゲート電極最上面５ａ部近傍はポリシリコンが酸化されると同時にゲート絶縁膜４を通った酸化種によってＰ型半導体層２も酸化される。
【００４９】
その結果、ゲート電極最上面５ｂは、Ｐ型半導体層２と離間するにつれ徐々にその高さが高くなる最高部を持ち、その後トレンチ３の中心部に向かいその高さを低くする山型の形状となる。また、Ｐ型半導体層２とゲート電極最上面５ｂの間には、所定の膜厚のゲート絶縁膜から始まってゲート電極最上面５ｂの最高部に向かって徐々に膜厚が増加するＰ型半導体層の熱酸化膜およびポリシリコンの熱酸化膜の混合された厚い混合絶縁膜６ｃが形成される。
【００５０】
一方、ゲート電極最上面５ａとＰ型半導体層２の間に挟まれたゲート絶縁膜４内やその直下のＰ型半導体層２表面にはエッチング直後にエッチングダメージ等が入り、それがそのまま残る場合がある。この場合、上述のように、ゲート電極最上面５ｂとゲート絶縁膜４を介して対峙するエッチングダメージの入ったＰ型半導体層２が新たな混合絶縁膜６ｃの一部に変わり、Ｐ型半導体層２に入ったダメージ層が吸収除去される。また、ゲート電極最上面５ｂまで徐々に厚くなる混合絶縁膜６ｃが形成されることから、ゲート電極最上面５ａと該ゲート電極最上面５ａと対峙するＰ型半導体層２の間の電界強度が緩和され、その間のリーク電流の増大を防止する事ができる。
【００５１】
最後に、第３番目の特徴について説明する。砒素等のイオン注入工程が終了すると、次に半導体基板１２上全面に層間絶縁膜がＣＶＤ法等により堆積される。層間絶縁膜は、通常、ノンドープシリコン酸化膜ＮＳＧ、ボロン及びリンドープシリコン酸化膜ＢＰＳＧをこの順序で堆積して形成される。本実施形態においては、ゲート電極５上やＮ型半導体層８上に、従来よりも厚いポリシリコン熱酸化膜６や追酸化膜７が形成されているためＮＳＧ層を形成することなく直接ＢＰＳＧを形成する事も可能であるという特徴を有する。
【００５２】
この後、所定の工程を経て層間絶縁膜にコンタクトホールを形成し、所定の工程を経てエミッタ電極等を形成し、最後に窒化膜等からなるパッシベーションを形成することにより半導体装置は完成する。このようにすることで、製造工程数をさらに削減でき、上述したゲート絶縁膜の絶縁耐圧の向上した半導体装置をさらに低コストで製造する事ができる。
【００５３】
なお、Ｎチャネル型パワーＭＯＳトランジスタについて上述したが、Ｐチャネル型パワーＭＯＳトランジスタ場合は、第１、２の実施形態とも各不純物の極性が反対になるだけで基本的部分は変わらない。
【符号の説明】
【００５４】
１ Ｎ型半導体層 ２ Ｐ型半導体層 ３ トレンチ ４ ゲート絶縁膜
５ ゲート電極 ５ａ、５ｂ ゲート電極最上面 ６ ポリシリコン熱酸化膜
６ａ、６ｂ、６ｃ ポリシリコン熱酸化膜 ７、７ａ 追酸化膜 ８ Ｎ型半導体層
９ａ、９ｂ 矢印（砒素イオンのイオン注入方向）
１２ 半導体基板
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の上に第２導電型の第２半導体層を有する半導体基板を準備する工程と、
前記第２半導体層の表面から前記第１半導体層内まで延在するトレンチを形成する工程と、
前記トレンチ内壁から前記第２半導体層の表面まで延在するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより前記ゲート電極の上面にゲート電極保護膜を形成する工程と、
前記ゲート電極保護膜の形成後に、前記第２半導体層内に不純物イオンをイオン注入して第１導電型の不純物領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極保護膜を形成する工程では、前記第２半導体層の上面に前記ゲート絶縁膜に重畳して熱酸化膜が形成され、
前記ゲート電極保護膜の膜厚は、前記不純物領域を形成する工程における前記不純物イオンの前記ゲート電極保護膜中の平均飛程より厚く且つ、前記ゲート絶縁膜と前記熱酸化膜を重畳した膜厚は、前記不純物イオンの前記ゲート電極保護膜中の平均飛程の７０％未満の厚さであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極保護膜の上面が前記第２半導体層の上面より低い位置になることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極と前記第２半導体層に挟まれた前記ゲート絶縁膜が前記ゲート電極最上面で厚く形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２半導体層と対峙する前記ゲート電極最上面が該第２半導体層から離間するに従い高くなる最上部を有し、その後前記トレンチの中心部に向かって低くなる山型に形成され、前記第２半導体層と前記ゲート電極最上面との間の前記ゲート絶縁膜が所定の膜厚から前記最上部に向かい徐々に厚く形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極の形成後であって、前記ゲート電極保護膜を形成する前に、前記第２半導体層表面から前記ゲート絶縁膜を除去する工程をさらに備えることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項１】
第１導電型の第１半導体層の上に第２導電型の第２半導体層を有する半導体基板を準備する工程と、
前記第２半導体層の表面から前記第１半導体層内まで延在するトレンチを形成する工程と、
前記トレンチ内壁から前記第２半導体層の表面まで延在するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより前記ゲート電極の上面にゲート電極保護膜を形成する工程と、
前記ゲート電極保護膜の形成後に、前記第２半導体層内に不純物イオンをイオン注入して第１導電型の不純物領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極保護膜を形成する工程では、前記第２半導体層の上面に前記ゲート絶縁膜に重畳して熱酸化膜が形成され、
前記ゲート電極保護膜の膜厚は、前記不純物領域を形成する工程における前記不純物イオンの前記ゲート電極保護膜中の平均飛程より厚く且つ、前記ゲート絶縁膜と前記熱酸化膜を重畳した膜厚は、前記不純物イオンの前記ゲート電極保護膜中の平均飛程の７０％未満の厚さであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極保護膜の上面が前記第２半導体層の上面より低い位置になることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極と前記第２半導体層に挟まれた前記ゲート絶縁膜が前記ゲート電極最上面で厚く形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２半導体層と対峙する前記ゲート電極最上面が該第２半導体層から離間するに従い高くなる最上部を有し、その後前記トレンチの中心部に向かって低くなる山型に形成され、前記第２半導体層と前記ゲート電極最上面との間の前記ゲート絶縁膜が所定の膜厚から前記最上部に向かい徐々に厚く形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極の形成後であって、前記ゲート電極保護膜を形成する前に、前記第２半導体層表面から前記ゲート絶縁膜を除去する工程をさらに備えることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１３４８３７（Ｐ２０１１−１３４８３７Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９２１６２（Ｐ２００９−２９２１６２）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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