【課題】容易に製造できる半導体装置を提供する。
【解決手段】半導体装置は、ＰＭＯＳトランジスタのゲート電極１ｐの仕事関数値が、High-kゲート絶縁膜１６（１６ａ）、及び、High-kゲート絶縁膜１６・酸化シリコン膜１５界面へのＡｌの拡散により調整されており、ＮＭＯＳトランジスタのゲート電極１ｎの仕事関数値が、High-kゲート絶縁膜１６・金属ゲート膜１９間に挿入された、数原子層程度のＡｌ層１８により調整されている構成を有する。 （もっと読む）

【課題】高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置に関し、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に酸化シリコンを主体とする第１の絶縁膜を形成し、第１の絶縁膜上に酸化ハフニウムを主体とする第２の絶縁膜を形成し、熱処理を行い第２の絶縁膜上にシリコンを析出させ、シリコン上にシリコンに対して酸化作用を有する第３の絶縁膜を形成し、第３の絶縁膜上に金属膜のゲート電極を形成し、熱処理を行い第３の絶縁膜の酸化作用によってシリコンを酸化させる。 （もっと読む）

【課題】高誘電率材料を含むゲート絶縁膜と、高融点金属等を含むゲート電極とを備え、消費電力の低減と高速動作化とが図られた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、高誘電率膜を含む絶縁膜１０１ａを形成する工程（ａ）と、上面に酸化膜が形成され、高融点金属または高融点金属の化合物の少なくとも一方を含む第１の導電膜１０２ａを形成する工程（ｂ）と、酸化膜１０３ａを間に挟んで第１の導電膜１０２ａ上に、シリコンを含む第２の導電膜１０４ａを形成する工程（ｃ）と、第１の導電膜１０２ａおよび第２の導電膜１０４ａに対してイオン注入を行い、酸化膜１０３ａの構成材料を前記第２の導電膜１０４ａ中のシリコンと混合させてミキシング層１０３ｂを形成する工程（ｄ）と、熱処理を行ってミキシング層１０３ｂを導電層１０３ｃにする工程（ｅ）とを備える。 （もっと読む）

【課題】ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、ファセット面１３ｆを有するエピタキシャル結晶層１３を有するＭＩＳＦＥＴ１０と、ＭＩＳＦＥＴ１０を他の素子から電気的に分離し、上層３ａのゲート電極１２側の端部の水平方向の位置が下層３ｂのそれよりもゲート電極１２に近く、上層３ａの一部がファセット面１３ｆに接する素子分離絶縁膜３と、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成されたシリサイド層１８と、を有する。 （もっと読む）

【課題】本発明は、最適な仕事関数を有するメタルゲート電極を持つ半導体装置及びその製造方法に関する。
【解決手段】n チャネルMIS トランジスタを含む半導体装置であり、n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、p 型半導体領域に形成されたソース領域１０２及びドレイン領域１０４、ソース領域１０２及びドレイン領域１０４間のp 型半導体領域上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属層１０８及び化合物層１１０からなる積層構造を持つゲート電極を有する。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有し、化合物層１１０は4.4 eVを越える仕事関数を有しかつAl及び金属層１０８とは異なる金属を含んでいる。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現できるようにする。
【解決手段】半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。複数のＦｉｎ部における少なくとも一方の端部には、少なくとも２つのＦｉｎ部と電気的に接続されたソース拡散層部コンタクトプラグ１２０が形成されている。 （もっと読む）

【課題】配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制し、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる技術を提供する。
【解決手段】半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態１の特徴は、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように、銅配線の形成工程の前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置の提供。
【解決手段】表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を跨って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の表面に前記開口を間にして配置された一対の高濃度半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含む。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】強度を保持しつつ、導通時の抵抗を低減可能な電力用の半導体装置を提供する。
【解決手段】半導体装置１０は、基板領域１と、基板領域１上に設けられ、炭化珪素を含む半導体材料からなり、複数の凹部が形成されたドリフト領域２と、側壁に配設されたアノード電極３と、凹部の側壁を挟んでアノード電極３と互いに対面するように側壁に配設され、かつ、アノード電極３と絶縁されたカソード電極４とを有する。 （もっと読む）

トレンチ・シールドされた電力用半導体デバイス等の性能を改良するための種々の構造および方法について記載されている。
（もっと読む）