半導体装置およびその製造方法
【課題】高誘電率材料を含むゲート絶縁膜と、高融点金属等を含むゲート電極とを備え、消費電力の低減と高速動作化とが図られた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、高誘電率膜を含む絶縁膜１０１ａを形成する工程（ａ）と、上面に酸化膜が形成され、高融点金属または高融点金属の化合物の少なくとも一方を含む第１の導電膜１０２ａを形成する工程（ｂ）と、酸化膜１０３ａを間に挟んで第１の導電膜１０２ａ上に、シリコンを含む第２の導電膜１０４ａを形成する工程（ｃ）と、第１の導電膜１０２ａおよび第２の導電膜１０４ａに対してイオン注入を行い、酸化膜１０３ａの構成材料を前記第２の導電膜１０４ａ中のシリコンと混合させてミキシング層１０３ｂを形成する工程（ｄ）と、熱処理を行ってミキシング層１０３ｂを導電層１０３ｃにする工程（ｅ）とを備える。
【解決手段】半導体装置の製造方法は、高誘電率膜を含む絶縁膜１０１ａを形成する工程（ａ）と、上面に酸化膜が形成され、高融点金属または高融点金属の化合物の少なくとも一方を含む第１の導電膜１０２ａを形成する工程（ｂ）と、酸化膜１０３ａを間に挟んで第１の導電膜１０２ａ上に、シリコンを含む第２の導電膜１０４ａを形成する工程（ｃ）と、第１の導電膜１０２ａおよび第２の導電膜１０４ａに対してイオン注入を行い、酸化膜１０３ａの構成材料を前記第２の導電膜１０４ａ中のシリコンと混合させてミキシング層１０３ｂを形成する工程（ｄ）と、熱処理を行ってミキシング層１０３ｂを導電層１０３ｃにする工程（ｅ）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、特に、高誘電率材料を含むゲート絶縁膜と高融点金属を含むゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の分野では、高集積化や高速動作化について技術の発展が目覚しく、それに伴いトランジスタの微細化も急速に進められている。しかしながら、微細化に伴ってゲート絶縁膜の薄膜化を行う際にはトンネル電流によるゲートリーク電流の増加が問題となるため、ゲート絶縁膜の構成材料として酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）等の高誘電率材料を用いる研究が進められている。また、ゲート電極材料も従来のポリシリコンから、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属やその化合物を用いてＭＩＳＦＥＴの仕事関数を制御する手法が広く研究されている。
【０００３】
図３（ａ）〜（ｅ）は、非特許文献１に開示されている従来のＣＭＩＳＦＥＴの製造方法を示す断面図である。
【０００４】
従来の方法では、まず半導体基板３０上に高誘電体材料からなるゲート絶縁膜３１とチタン窒化物からなる金属層３２とを順次堆積した後、金属層３２のうちｎＭＩＳ形成領域４０内に設けられた部分を選択的に除去し、次いでポリシリコン層３３を基板上に堆積する（図３（ａ）、（ｂ））。ここで、ｎＭＩＳ形成領域とは、ｎチャネル型ＭＩＳＦＥＴを形成するための領域を意味し、後述するｐＭＩＳ形成領域とはｐチャネル型ＭＩＳＦＥＴを形成するための領域を意味するものとする。
【０００５】
次に、リソグラフィ技術等を用いてｎＭＩＳ形成領域４０内にはゲート絶縁膜３１を間に挟んで半導体基板３０上にポリシリコン層３３で構成されたｎＭＩＳゲート電極を形成し、ｐＭＩＳ形成領域４２内にはゲート絶縁膜３１を間に挟んで半導体基板３０上に金属層３２及びポリシリコン層３３とで構成されたｐＭＩＳゲート電極を形成する（図３（ｃ））。次いで、ｎＭＩＳゲート電極の側面上及びｐＭＩＳゲート電極の側面上にサイドウォール３４を形成する（図３（ｄ））。その後、ｎＭＩＳゲート電極の両側下方に位置する領域にｎ型のソース／ドレイン領域を形成し、半導体基板３０のうちｐＭＩＳゲート電極の両側下方に位置する領域にｐ型のソース／ドレイン領域を形成する（図示せず）。次いで、ｐＭＩＳゲート電極上、ｎＭＩＳゲート電極上、及び各ソース／ドレイン領域上にシリサイド層３５を形成する（図３（ｅ））。
【０００６】
ｎチャネル型ＭＩＳＦＥＴ（以下「ｐＭＩＳＦＥＴ」と略記）とｐチャネル型ＭＩＳＦＥＴ（以下「ｎＭＩＳＦＥＴ」と略記）とでは動作に適するゲート電極の仕事関数が異なるため、ｎＭＩＳゲート電極とｐＭＩＳゲート電極とが異なる構造を有している。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Cost Worthy and High Performance LSTP CMIS; Poly-Si/HfSiON nMIS and Poly-Si/TiN/HfSiON pMIS, Y. Inoue at el IEDM Tech Dig, (2006)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来技術に開示された構造におけるｐＭＩＳＦＥＴのように、ゲート電極を金属層とポリシリコン層との積層構造とした場合、金属層とポリシリコン層との間に形成される自然酸化膜により界面抵抗が上昇し、トランジスタの動作を阻害する可能性がある。
【０００９】
一般的に、上述のような高融点金属やその化合物からなる金属層とポリシリコン層とを積層してゲート電極を形成する場合、両者の間の界面抵抗を抑制するために、ウェットエッチング等で金属層上の自然酸化膜を除去してからポリシリコンを堆積する。しかしながら、自然酸化膜の除去からポリシリコンの堆積までを真空中で行う以外は、自然酸化膜の形成を完全に抑制することは極めて難しい。
【００１０】
今後更に進むトランジスタの微細化と、それに伴う低消費電力化や高速動作化に際し、金属材料とポリシリコンと間の自然酸化膜がトランジスタ動作に与える影響が顕著になると考えられ、界面抵抗の安定化や低抵抗化が必須となる。
【００１１】
そこで、本発明は、上記課題に鑑みて、高誘電率材料を含むゲート絶縁膜と、高融点金属等を含むゲート電極とを備え、消費電力の低減と高速動作化とが図られた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の第１の半導体装置の製造方法は、半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、前記第２の導電膜の上方から前記第１の導電膜および前記第２の導電膜に対してイオン注入を行い、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を形成する工程（ｄ）と、熱処理を行って前記ミキシング層を導電層にする工程（ｅ）とを備えている。
【００１３】
この方法によれば、第１の導電膜上に形成された自然酸化膜等の酸化膜を工程（ｄ）、（ｅ）により第１の導電膜の上面を露出しない状態で導電層に変化させることができる。このため、第１のゲート電極と第２のゲート電極との界面での抵抗上昇を効果的に抑制することができる。そのため、微細化が進んだ場合でも消費電力の低減や動作の高速化の実現を図ることができる。また、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴを同一の半導体基板上に形成する場合でもＭＩＳＦＥＴの閾値の制御を安定に行うことができる。
【００１４】
前記工程（ｅ）の後に、前記第１の導電膜の一部で構成された第１のゲート電極、前記導電層の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｆ）をさらに備えていてもよい。
【００１５】
前記工程（ｅ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されていてもよい。
【００１６】
本発明の第２の半導体装置の製造方法は、半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、前記第１の導電膜の一部で構成された第１のゲート電極、前記酸化膜の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｄ）と、前記ゲート電極をマスクとして導電性不純物のイオン注入を行い、前記半導体基板における前記ゲート電極の両側下方に位置する領域に注入層を形成する工程（ｅ）と、前記工程（ｅ）の後、熱処理を行って前記導電性不純物を活性化させ、前記注入層を不純物拡散層にする工程（ｆ）とを備えている。さらに、前記工程（ｅ）では、前記イオン注入によって、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を前記注入層と同時に形成し、前記工程（ｆ）では、前記熱処理によって前記不純物拡散層を形成するとともに、前記ミキシング層を導電層にする。
【００１７】
この方法によれば、第１の導電膜上に形成された自然酸化膜等の酸化膜を工程（ｅ）、（ｆ）により第１のゲート電極の上面を露出しない状態で導電膜に変化させることができる。このため、第１のゲート電極と第２のゲート電極との界面での抵抗上昇を効果的に抑制することができる。そのため、微細化が進んだ場合でも消費電力の低減や動作の高速化の実現を図ることができる。また、ミキシング層の形成を注入層を形成するためのイオン注入と同時に行い、導電層の形成を不純物拡散層を形成するための熱処理と同時に行っているので、第１の製造方法に比べて少ない工程で第１の製造方法と同様の効果を得ることが可能となる。
【００１８】
前記工程（ｅ）では、前記第２のゲート電極の膜厚をｈ、前記注入層の深さをｄとすると、ｈ≦ｄとなる条件で前記イオン注入を行ってもよい。
【００１９】
前記工程（ｆ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されてもよい。
【００２０】
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含んでいてもよい。
【００２１】
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであってもよい。
【００２２】
前記第２の導電膜はポリシリコンまたはアモルファスシリコンで構成されていてもよい。
【００２３】
本発明の半導体装置は、半導体基板上に形成された高誘電率膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１のゲート電極と、前記第１のゲート電極上に形成されたシリコンを含む第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との界面部に形成された導電層とを有するゲート電極とを備えている。さらに、前記導電層では、前記高融点金属の酸化物とシリコンとがミキシングされている。
【００２４】
この構成によれば、第１のゲート電極と第２のゲート電極との界面に導電層が形成されているので、第１のゲート電極と第２のゲート電極との界面における抵抗増加が抑えられる。従って、ゲート電極の仕事関数を適切な値に制御しつつ、低消費電力化や動作の高速化を図ることができる。
【００２５】
前記半導体基板における前記ゲート電極の両側下方に位置する領域に形成され、導電性不純物を含む不純物拡散層をさらに備えており、前記第２のゲート電極は前記導電性不純物を含んでいてもよい。
【００２６】
前記第２のゲート電極の膜厚をｈ、前記不純物拡散層の深さをｄとすると、ｈ≦ｄとなってもよい。
【００２７】
前記導電層では、前記高融点金属の酸化物とシリコンとがアモルファス層を形成していてもよい。
【００２８】
前記導電層は、前記高融点金属のシリサイド層を有していてもよい。
【００２９】
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含んでいてもよい。
【００３０】
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであってもよい。
【００３１】
前記第２のゲート電極はポリシリコンまたはアモルファスシリコンで構成されていてもよい。
【発明の効果】
【００３２】
本発明の半導体装置およびその製造方法によれば、高融点金属またはその化合物を含む第１の導電膜（第１のゲート電極）とその上に形成されるシリコンを含む第２の導電膜（第２のゲート電極）との間に介在する酸化膜の絶縁性を低下させることができる。そのため、第１のゲート電極と第２のゲート電極との界面における抵抗上昇を効果的に抑制することができ、半導体装置の低消費電力化および高速動作化が可能になっている。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３】（ａ）〜（ｅ）は、従来のＣＭＩＳＦＥＴの製造方法を示す断面図である。
【発明を実施するための形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置およびその製造方法について、以下、図面に基づいて説明する。また、以下では、ｐＭＩＳＦＥＴを例示して説明する。なお、本明細書中で「高誘電体」とは、少なくともシリコン酸化物よりも大きな誘電率を持つ物質のことをいうものとする。また、「高融点金属」とは、融点が１５００℃以上の金属をいうものとする。
【００３５】
図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【００３６】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１００上に高誘電率絶縁膜１０１ａを形成する。ここで、高誘電率絶縁膜１０１ａの例としては、ＡＬＤ(Atomic Layer Deposition）法等により形成された厚さ２ｎｍ程度の酸化ハフニウム膜、あるいは熱酸化により形成されたシリコン酸化膜と酸化ハフニウム膜等の高誘電体膜との積層膜等が挙げられる。
【００３７】
続いて、図１（ｂ）に示すように、高誘電率絶縁膜１０１ａ上に高融点金属や導電性を有する高融点金属の化合物等からなる第１の導電膜１０２ａを形成する。第１の導電膜１０２ａは、後に形成されるゲート電極の仕事関数を制御する目的で設けられ、高融点金属または高融点金属の化合物の少なくとも一方を含む膜であればよい。第１の導電膜１０２ａは高融点金属膜または高融点金属化合物膜やこれらの積層膜であってもよい。第１の導電膜１０２ａは例えば、ＰＶＤ(Physical Vapor Deposition）法により形成された厚さ２０ｎｍ程度のＴａＮ単層膜、あるいは合計厚さが２０ｎｍ程度のＴａＮ膜とＴａ膜との積層膜などであってもよい。第１の導電膜１０２ａの形成時に、第１の導電膜１０２ａ上には自然酸化膜１０３ａが１ｎｍ以下の厚さで形成される。
【００３８】
次に、図１（ｃ）に示すように、自然酸化膜１０３ａを間に挟んだ状態で第１の導電膜１０２ａ上に、シリコン材料からなる第２の導電膜１０４ａを形成する。第２の導電膜１０４ａとしては、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成された厚さ１００ｎｍのポリシリコン膜等が用いられる。なお、第２の導電膜１０４ａはシリコン以外にもＳｉＧｅ等、シリコンを含む半導体で構成されていてもよい。
【００３９】
次に、図１（ｄ）に示すように、第２の導電膜１０４ａの上方から、基板（少なくとも第１の導電膜１０２ａ及び第２の導電膜１０４ａ）に不純物のイオン注入１０８を行うことで、自然酸化膜１０３ａのミキシング層１０３ｂを形成する。ミキシング層１０３ｂは、イオンエネルギーにより自然酸化膜１０３ａの構成材料（酸素）と第２の導電膜１０４ａの構成材料とが混合する（ミキシングされる）ことで形成される。本工程では、例えばリンイオンを加速電圧２０ＫｅＶ、注入量５Ｘ１０１５ｉｏｎ/ｃｍ２で注入することで、自然酸化膜１０３ａのミキシング層１０３ｂを形成する。この際、注入イオン種としては、ポリシリコン（第２の導電膜１０４ａ）の抵抗制御を目的としてリン、砒素あるいはボロン（Ｂ）を用いてもよいし、アルゴン（Ａｒ）や窒素（Ｎ）等を用いてもよい。ミキシングに必要とされるイオン注入量は１×１０１５ｉｏｎ/ｃｍ２以上であるが、イオン種は特に限定されない。ソース／ドレイン用のイオン注入は１０１５ｉｏｎ/ｃｍ２程度であるので、ミキシングと兼用することが可能である。
【００４０】
次に、図１（ｅ）に示すように、例えば、電気炉やランプ加熱法、レーザー加熱法等により６００℃の熱処理を行うことで、自然酸化膜１０３ａと第２の導電膜１０４ａとにより形成されたミキシング層１０３ｂから界面導電層１０３ｃを形成する。界面導電層１０３ｃの厚みはイオンの加速電圧や熱処理温度により依存して変化するが、例えば２〜５ｎｍ程度である。ここで、界面導電層１０３ｃでは、第１の導電膜１０２ａに含まれる高融点金属と第２の導電膜１０４ａの材料（例えばポリシリコン）とが反応し、アモルファス状になる。
【００４１】
なお、第１のゲート電極がＴａＮ膜とＴａ膜との積層構造を有している場合は、界面導電層１０３ｃはＴａシリサイドで構成されることとなる。また、Ｔａ膜以外の高融点金属を用いた場合でも界面導電層１０３ｃを金属シリサイドで構成することはできる。
【００４２】
次に、図１（ｆ）に示すように、フォトリソグラフィーにより形成したレジスト等（図示せず）を用いた異方性ドライエッチングを行い、高誘電率絶縁膜１０１ａ上にゲート電極１０５を形成する。ここで、ゲート電極１０５は、下から順に、第１の導電膜１０２ａの一部である第１のゲート電極１０２と、界面導電層１０３ｃの一部である界面導電層１０３ｄ、第２の導電膜１０４ａの一部である第２のゲート電極１０４とで構成されている。次いで、ウエットエッチングにより半導体基板１００とゲート電極１０５とに挟まれた部分を残して高誘電率絶縁膜１０１ａを除去し、ゲート絶縁膜１０１を形成する。
【００４３】
以上の方法で作製される本実施形態の半導体装置は、図１（ｆ）に示すように、半導体基板１００と、半導体基板上に形成され、高誘電体等からなるゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成されたゲート電極１０５とを備えている。
【００４４】
ゲート電極１０５は、ゲート絶縁膜１０１上に形成され、金属又は導電性の金属化合物を含む第１のゲート電極１０２と、第１のゲート電極１０２上に形成された界面導電層１０３ｄと、界面導電層１０３ｄ上に形成されたポリシリコン等からなる第２のゲート電極１０４とを有している。また、図示を省略しているが、半導体基板１００のうちゲート電極１０５の両側下方に位置する領域には例えばリンなどのｐ型不純物を含む不純物拡散領域が形成されている。第１のゲート電極１０２は、例えばＴａ膜とＴａＮ膜とで構成された積層膜であるなど、高融点金属を含んでいる。
【００４５】
界面導電層１０３ｄは、第１のゲート電極１０２に含まれる高融点金属と第２のゲート電極１０４に含まれるシリコンとをアモルファスの状態で含んでおり、導電性を示す。
【００４６】
本実施形態の半導体装置の製造方法では、図１（ｄ）に示す工程において第２の導電膜１０４ａの上方から少なくとも自然酸化膜１０３ｂにまでイオンが届くようなエネルギーでイオン注入１０８を行う。この工程で、注入された物質イオンの持つエネルギーで自然酸化膜１０３ａとこれに接する第２の導電膜１０４ａの一部とをミキシングし、これに続く図１（ｅ）に示す工程で熱処理を行うことによって、自然酸化膜１０３ａを導電性の界面導電層１０３ｃにすることができる。この界面導電層１０３ｃは第１のゲート電極１０２と第２のゲート電極１０４とに挟まれた界面導電層１０３ｄとなる。
【００４７】
このため、本実施形態の方法によれば、第１のゲート電極１０２と第２のゲート電極１０４との間に絶縁性の膜が形成されなくなるため、第１のゲート電極１０２と第２のゲート電極１０４との間の界面抵抗の上昇を抑制することができる。特に、自然酸化膜１０３ａの改質を、第１のゲート電極１０２（第１の導電膜１０２ａ）の上面が露出しない状態で行われるので、第２の導電膜１０４ａの形成前に自然酸化膜１０３ａの除去を行う方法に比べて、再度自然酸化膜１０３ａが形成されることがない。このため、ゲート電極１０５内での界面抵抗が安定して低減され、微細化が進んでもＭＩＳＦＥＴの低抵抗化及び低消費電力化を実現することが可能となる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとを同一基板上に形成する場合でも、仕事関数の制御が容易にでき、各ＭＩＳＦＥＴの閾値制御が容易になる。
【００４８】
なお、図１（ｂ）に示す工程で、例えばＴａＮ膜とＴａ膜の積層構造を有する第１の導電膜１０２ａを形成した後、図１（ｅ）に示す工程で６００℃の熱処理を行うことで、第１のゲート電極１０２となる第１の導電膜１０２ａと第２のゲート電極１０４となる第２の導電膜１０４ａとの界面に形成される界面導電層１０３ｃをＴａシリサイドで構成することができる。この場合、界面導電層１０３ｃがアモルファス層で構成される場合よりもさらに、ゲート電極１０５内での界面抵抗の低減が可能となる。
【００４９】
なお、本実施形態ではｎＭＩＳＦＥＴを単独で製造する方法を例に挙げて説明したが、半導体基板１００上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをそれぞれ形成する際には、例えば図１（ｂ）に示す工程の後、第１の導電膜１０２ａのうち半導体基板１００のｐＭＩＳ形成領域上に形成された部分を除去する。また、図１（ｄ）に示す工程でｐＭＩＳ形成領域を覆うマスクをした状態でｎ型不純物の注入を行い、図１（ｆ）に示す工程で、第２の導電膜１０４ａで構成されたｎＭＩＳゲート電極を形成すればよい。これにより、ゲート電極の構成を導電型に応じて適宜変更した半導体装置が作製できる。
【００５０】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について、以下、図２に基づいて説明する。また、以下では、ｐＭＩＳＦＥＴを例示して説明する。
【００５１】
図２（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【００５２】
まず、図２（ａ）に示すように、第１の実施形態で説明した図１（ａ）〜（ｃ）に示す工程と同じ工程により、半導体基板１００上に高誘電率絶縁膜１０１ａ、第１の導電膜１０２ａ、第２の導電膜１０４ａを順次形成する。
【００５３】
具体的には、例えばＡＬＤ法により厚さが約２ｎｍの酸化ハフニウム膜、あるいは熱酸化により形成されたシリコン酸化膜と酸化ハフニウム膜との積層膜を高誘電率絶縁膜１０１ａとして半導体基板１００上に形成する。次いで、高融点金属やその化合物を含む第２の導電膜１０４ａを高誘電率絶縁膜１０１ａ上に形成する。第１の導電膜１０２ａは、後に形成されるゲート電極の仕事関数を制御する目的で設けられる。第２の導電膜１０４ａの例としては、ＰＶＤ法等により形成され、全体の厚さが約２０ｎｍのＴａＮ膜、あるいは合計の厚さが２０ｎｍ程度である、ＴａＮ膜とＴａ膜との積層膜などが挙げられる。なお、本工程において、第１の導電膜１０２ａを形成する際に、第１の導電膜１０２ａ上には厚さ１ｎｍ以下程度の自然酸化膜１５３が形成される。
【００５４】
次に、上面に自然酸化膜１５３が形成された第１の導電膜１０２ａ上に、シリコン材料からなる第２の導電膜１０４ａを形成する。第２の導電膜１０４ａの例としては、ＣＶＤ法により形成された厚さ１００ｎｍのポリシリコン膜が挙げられる。
【００５５】
次に、図２（ｂ）に示すように、フォトリソグラフィ及びパターニングにより形成したマスク（図示せず）を用いて異方性ドライエッチングを行い、第１の導電膜１０２ａ、自然酸化膜１５３、及び第２の導電膜１０４ａを、それぞれ一部を残して除去する。これにより、第１の導電膜１０２ａの一部で構成された第１のゲート電極１０２、自然酸化膜１５３の一部で構成された自然酸化膜１５３ａ、及び第２の導電膜１０４ａの一部で構成された第２のゲート電極１０４を有するゲート電極２０５が形成される。
【００５６】
次いで、上述のマスクを用いたウエットエッチングにより高誘電率絶縁膜１０１ａの一部を除去することで、半導体基板１００と第１のゲート電極１０２との間にゲート絶縁膜１０１を形成する。その後、マスクを除去する。
【００５７】
次に、図２（ｃ）に示すように、ゲート電極２０５の側面上にＬＤＤ（Lightly Doped Drain）用サイドウォール２０６を形成し、ゲート電極２０５および半導体基板１００に導電性の不純物イオンを注入する。一例としては、砒素イオンを加速電圧２０ＫｅＶ、注入量２Ｘ１０１５ｉｏｎ/ｃｍ２で）の条件でイオン注入２０８を行い、後にソース／ドレインまたはエクステンション領域となる注入層２０７ａをゲート電極２０５の両側下方に位置する領域に形成する。このイオン注入２０８により、注入層２０７ａの形成と同時に、第１のゲート電極１０２と第２のゲート電極１０４との界面部に自然酸化膜１５３ａのミキシング層１５３ｂを形成する。ミキシング層１５３ｂでは、自然酸化膜１５３ａの構成材料と第２のゲート電極１０４中のポリシリコンとが混合されている。なお、このとき、第２のゲート電極１０４の材料膜厚ｈとイオン注入層２０７ａの深さｄとの間に、ｈ≦ｄの関係が成立するイオン注入条件とすることが好ましい。
【００５８】
次に、図２（ｄ）に示すように、例えば、電気炉やランプ加熱法、レーザー加熱法による６００℃の熱処理を半導体基板１００に対して行うことで、ミキシング層１５３ｂ内で混合された自然酸化膜１５３ａの構成材料とポリシリコンとが反応し、界面導電層１５３ｃが形成される。また、この熱処理により注入層２０７ａ内の導電性不純物が活性化し、不純物拡散層２０７ｂが形成される。
【００５９】
本実施形態に係る半導体装置の製造方法は、第１の実施形態とは異なり、ミキシングのみを目的としたイオン注入を実施せず、ゲート電極２０５の形成後にソースおよびドレイン、あるいはエクステンション領域である不純物拡散層２０７ｂを形成するためのイオン注入のエネルギーを利用してミキシング層１５３ｂを形成するものである。また、ミキシング層１５３ｂ内の高融点金属とポリシリコン等とを反応させる熱処理も、不純物拡散層２０７ｂを形成するための熱処理と兼用している。
【００６０】
本実施形態の方法によってもゲート電極２０５内の第１のゲート電極１０２と第２のゲート電極１０４との界面に生じる絶縁性の自然酸化膜を酸素に触れない状態で導電性の界面導電層１５３ｃに変換することができるので、第１のゲート電極１０２と第２のゲート電極１０４との界面での抵抗上昇を従来の方法に比べて効果的に抑えることができる。
【００６１】
特に、第１のゲート電極１０２がＴａＮ膜とＴａ膜との積層膜である場合など、シリコンと反応してシリサイドを形成する高融点金属を含んでいる場合には、界面導電層１５３ｃは金属シリサイドで構成されることとなるので、第１のゲート電極１０２と第２のゲート電極１０４との界面での抵抗上昇をより効果的に抑制することができる。このため、ゲート電極の仕事関数の制御を容易に行うことができる。
【００６２】
また、本実施形態の製造方法によれば、自然酸化膜１５３ａのミキシング及びその後の熱処理を不純物拡散層２０７ｂを形成するための工程と兼用しているので、第１の実施形態に比べてより少ない工程でゲート電極２０５内での抵抗の低減を図ることができる。
【００６３】
なお、上述の第１の実施形態及び第２の実施形態に係る半導体装置の製造方法においては、高誘電率絶縁膜１０１ａとしてＨｆを含む膜を例示したが、これに限定されるものではない。ゲート絶縁膜１０１（及び高誘電率絶縁膜１０１ａ）は、例えば、Ｈｆ、Ｚｒ、ランタン（Ｌａ）、Ａｌ、ルテチウム（Ｌｕ）、ガドリニウム（Ｇｄ）のいずれか１つ、あるいはそれらを複数種含む膜であっても構わない。
【００６４】
また、本発明の第１および第２の実施形態に係る製造方法等においては、高融点金属としてＴａ、高融点金属の化合物としてＴａＮを用いる例を示したが、これに限定されるものではない。第１のゲート電極１０２（及び第１の導電膜１０２ａ）は、例えば、Ｔｉ、Ｔａ、ニオブ（Ｎｂ）、タングステン（Ｗ）、Ｍｏ、バナジウム（Ｖ）のいずれか１つ、あるいはそれらを複数種含む膜であっても構わず、さらに、それら高融点金属の導電性化合物で構成された膜であっても構わない。
【００６５】
また、第１及び第２の実施形態に係る製造方法等においては、第２のゲート電極１０４の構成材料としてポリシリコンを例示したが、これに限定されるものではなく、アモルファスシリコンであってもよい。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、高誘電率材料を含むゲート絶縁膜と高融点金属を含むゲート電極を有する半導体装置およびその製造方法において有用である。
【符号の説明】
【００６７】
１００ 半導体基板
１０１ ゲート絶縁膜
１０１ａ 高誘電率絶縁膜
１０２ 第１のゲート電極
１０２ａ 第１の導電膜
１０３ａ、１５３、１５３ａ 自然酸化膜
１０３ｂ、１５３ｂ ミキシング層
１０３ｃ、１０３ｄ、１５３ｃ 界面導電層
１０４ 第２のゲート電極
１０４ａ 第１の導電膜
１０４ａ 第２の導電膜
１０５、２０５ ゲート電極
１０８、２０８ イオン注入
２０６ ＬＤＤ用サイドウォール
２０７ａ 注入層
２０７ｂ 不純物拡散層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、特に、高誘電率材料を含むゲート絶縁膜と高融点金属を含むゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の分野では、高集積化や高速動作化について技術の発展が目覚しく、それに伴いトランジスタの微細化も急速に進められている。しかしながら、微細化に伴ってゲート絶縁膜の薄膜化を行う際にはトンネル電流によるゲートリーク電流の増加が問題となるため、ゲート絶縁膜の構成材料として酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）等の高誘電率材料を用いる研究が進められている。また、ゲート電極材料も従来のポリシリコンから、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属やその化合物を用いてＭＩＳＦＥＴの仕事関数を制御する手法が広く研究されている。
【０００３】
図３（ａ）〜（ｅ）は、非特許文献１に開示されている従来のＣＭＩＳＦＥＴの製造方法を示す断面図である。
【０００４】
従来の方法では、まず半導体基板３０上に高誘電体材料からなるゲート絶縁膜３１とチタン窒化物からなる金属層３２とを順次堆積した後、金属層３２のうちｎＭＩＳ形成領域４０内に設けられた部分を選択的に除去し、次いでポリシリコン層３３を基板上に堆積する（図３（ａ）、（ｂ））。ここで、ｎＭＩＳ形成領域とは、ｎチャネル型ＭＩＳＦＥＴを形成するための領域を意味し、後述するｐＭＩＳ形成領域とはｐチャネル型ＭＩＳＦＥＴを形成するための領域を意味するものとする。
【０００５】
次に、リソグラフィ技術等を用いてｎＭＩＳ形成領域４０内にはゲート絶縁膜３１を間に挟んで半導体基板３０上にポリシリコン層３３で構成されたｎＭＩＳゲート電極を形成し、ｐＭＩＳ形成領域４２内にはゲート絶縁膜３１を間に挟んで半導体基板３０上に金属層３２及びポリシリコン層３３とで構成されたｐＭＩＳゲート電極を形成する（図３（ｃ））。次いで、ｎＭＩＳゲート電極の側面上及びｐＭＩＳゲート電極の側面上にサイドウォール３４を形成する（図３（ｄ））。その後、ｎＭＩＳゲート電極の両側下方に位置する領域にｎ型のソース／ドレイン領域を形成し、半導体基板３０のうちｐＭＩＳゲート電極の両側下方に位置する領域にｐ型のソース／ドレイン領域を形成する（図示せず）。次いで、ｐＭＩＳゲート電極上、ｎＭＩＳゲート電極上、及び各ソース／ドレイン領域上にシリサイド層３５を形成する（図３（ｅ））。
【０００６】
ｎチャネル型ＭＩＳＦＥＴ（以下「ｐＭＩＳＦＥＴ」と略記）とｐチャネル型ＭＩＳＦＥＴ（以下「ｎＭＩＳＦＥＴ」と略記）とでは動作に適するゲート電極の仕事関数が異なるため、ｎＭＩＳゲート電極とｐＭＩＳゲート電極とが異なる構造を有している。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Cost Worthy and High Performance LSTP CMIS; Poly-Si/HfSiON nMIS and Poly-Si/TiN/HfSiON pMIS, Y. Inoue at el IEDM Tech Dig, (2006)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来技術に開示された構造におけるｐＭＩＳＦＥＴのように、ゲート電極を金属層とポリシリコン層との積層構造とした場合、金属層とポリシリコン層との間に形成される自然酸化膜により界面抵抗が上昇し、トランジスタの動作を阻害する可能性がある。
【０００９】
一般的に、上述のような高融点金属やその化合物からなる金属層とポリシリコン層とを積層してゲート電極を形成する場合、両者の間の界面抵抗を抑制するために、ウェットエッチング等で金属層上の自然酸化膜を除去してからポリシリコンを堆積する。しかしながら、自然酸化膜の除去からポリシリコンの堆積までを真空中で行う以外は、自然酸化膜の形成を完全に抑制することは極めて難しい。
【００１０】
今後更に進むトランジスタの微細化と、それに伴う低消費電力化や高速動作化に際し、金属材料とポリシリコンと間の自然酸化膜がトランジスタ動作に与える影響が顕著になると考えられ、界面抵抗の安定化や低抵抗化が必須となる。
【００１１】
そこで、本発明は、上記課題に鑑みて、高誘電率材料を含むゲート絶縁膜と、高融点金属等を含むゲート電極とを備え、消費電力の低減と高速動作化とが図られた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の第１の半導体装置の製造方法は、半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、前記第２の導電膜の上方から前記第１の導電膜および前記第２の導電膜に対してイオン注入を行い、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を形成する工程（ｄ）と、熱処理を行って前記ミキシング層を導電層にする工程（ｅ）とを備えている。
【００１３】
この方法によれば、第１の導電膜上に形成された自然酸化膜等の酸化膜を工程（ｄ）、（ｅ）により第１の導電膜の上面を露出しない状態で導電層に変化させることができる。このため、第１のゲート電極と第２のゲート電極との界面での抵抗上昇を効果的に抑制することができる。そのため、微細化が進んだ場合でも消費電力の低減や動作の高速化の実現を図ることができる。また、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴを同一の半導体基板上に形成する場合でもＭＩＳＦＥＴの閾値の制御を安定に行うことができる。
【００１４】
前記工程（ｅ）の後に、前記第１の導電膜の一部で構成された第１のゲート電極、前記導電層の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｆ）をさらに備えていてもよい。
【００１５】
前記工程（ｅ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されていてもよい。
【００１６】
本発明の第２の半導体装置の製造方法は、半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、前記第１の導電膜の一部で構成された第１のゲート電極、前記酸化膜の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｄ）と、前記ゲート電極をマスクとして導電性不純物のイオン注入を行い、前記半導体基板における前記ゲート電極の両側下方に位置する領域に注入層を形成する工程（ｅ）と、前記工程（ｅ）の後、熱処理を行って前記導電性不純物を活性化させ、前記注入層を不純物拡散層にする工程（ｆ）とを備えている。さらに、前記工程（ｅ）では、前記イオン注入によって、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を前記注入層と同時に形成し、前記工程（ｆ）では、前記熱処理によって前記不純物拡散層を形成するとともに、前記ミキシング層を導電層にする。
【００１７】
この方法によれば、第１の導電膜上に形成された自然酸化膜等の酸化膜を工程（ｅ）、（ｆ）により第１のゲート電極の上面を露出しない状態で導電膜に変化させることができる。このため、第１のゲート電極と第２のゲート電極との界面での抵抗上昇を効果的に抑制することができる。そのため、微細化が進んだ場合でも消費電力の低減や動作の高速化の実現を図ることができる。また、ミキシング層の形成を注入層を形成するためのイオン注入と同時に行い、導電層の形成を不純物拡散層を形成するための熱処理と同時に行っているので、第１の製造方法に比べて少ない工程で第１の製造方法と同様の効果を得ることが可能となる。
【００１８】
前記工程（ｅ）では、前記第２のゲート電極の膜厚をｈ、前記注入層の深さをｄとすると、ｈ≦ｄとなる条件で前記イオン注入を行ってもよい。
【００１９】
前記工程（ｆ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されてもよい。
【００２０】
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含んでいてもよい。
【００２１】
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであってもよい。
【００２２】
前記第２の導電膜はポリシリコンまたはアモルファスシリコンで構成されていてもよい。
【００２３】
本発明の半導体装置は、半導体基板上に形成された高誘電率膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１のゲート電極と、前記第１のゲート電極上に形成されたシリコンを含む第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との界面部に形成された導電層とを有するゲート電極とを備えている。さらに、前記導電層では、前記高融点金属の酸化物とシリコンとがミキシングされている。
【００２４】
この構成によれば、第１のゲート電極と第２のゲート電極との界面に導電層が形成されているので、第１のゲート電極と第２のゲート電極との界面における抵抗増加が抑えられる。従って、ゲート電極の仕事関数を適切な値に制御しつつ、低消費電力化や動作の高速化を図ることができる。
【００２５】
前記半導体基板における前記ゲート電極の両側下方に位置する領域に形成され、導電性不純物を含む不純物拡散層をさらに備えており、前記第２のゲート電極は前記導電性不純物を含んでいてもよい。
【００２６】
前記第２のゲート電極の膜厚をｈ、前記不純物拡散層の深さをｄとすると、ｈ≦ｄとなってもよい。
【００２７】
前記導電層では、前記高融点金属の酸化物とシリコンとがアモルファス層を形成していてもよい。
【００２８】
前記導電層は、前記高融点金属のシリサイド層を有していてもよい。
【００２９】
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含んでいてもよい。
【００３０】
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであってもよい。
【００３１】
前記第２のゲート電極はポリシリコンまたはアモルファスシリコンで構成されていてもよい。
【発明の効果】
【００３２】
本発明の半導体装置およびその製造方法によれば、高融点金属またはその化合物を含む第１の導電膜（第１のゲート電極）とその上に形成されるシリコンを含む第２の導電膜（第２のゲート電極）との間に介在する酸化膜の絶縁性を低下させることができる。そのため、第１のゲート電極と第２のゲート電極との界面における抵抗上昇を効果的に抑制することができ、半導体装置の低消費電力化および高速動作化が可能になっている。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３】（ａ）〜（ｅ）は、従来のＣＭＩＳＦＥＴの製造方法を示す断面図である。
【発明を実施するための形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置およびその製造方法について、以下、図面に基づいて説明する。また、以下では、ｐＭＩＳＦＥＴを例示して説明する。なお、本明細書中で「高誘電体」とは、少なくともシリコン酸化物よりも大きな誘電率を持つ物質のことをいうものとする。また、「高融点金属」とは、融点が１５００℃以上の金属をいうものとする。
【００３５】
図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【００３６】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１００上に高誘電率絶縁膜１０１ａを形成する。ここで、高誘電率絶縁膜１０１ａの例としては、ＡＬＤ(Atomic Layer Deposition）法等により形成された厚さ２ｎｍ程度の酸化ハフニウム膜、あるいは熱酸化により形成されたシリコン酸化膜と酸化ハフニウム膜等の高誘電体膜との積層膜等が挙げられる。
【００３７】
続いて、図１（ｂ）に示すように、高誘電率絶縁膜１０１ａ上に高融点金属や導電性を有する高融点金属の化合物等からなる第１の導電膜１０２ａを形成する。第１の導電膜１０２ａは、後に形成されるゲート電極の仕事関数を制御する目的で設けられ、高融点金属または高融点金属の化合物の少なくとも一方を含む膜であればよい。第１の導電膜１０２ａは高融点金属膜または高融点金属化合物膜やこれらの積層膜であってもよい。第１の導電膜１０２ａは例えば、ＰＶＤ(Physical Vapor Deposition）法により形成された厚さ２０ｎｍ程度のＴａＮ単層膜、あるいは合計厚さが２０ｎｍ程度のＴａＮ膜とＴａ膜との積層膜などであってもよい。第１の導電膜１０２ａの形成時に、第１の導電膜１０２ａ上には自然酸化膜１０３ａが１ｎｍ以下の厚さで形成される。
【００３８】
次に、図１（ｃ）に示すように、自然酸化膜１０３ａを間に挟んだ状態で第１の導電膜１０２ａ上に、シリコン材料からなる第２の導電膜１０４ａを形成する。第２の導電膜１０４ａとしては、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成された厚さ１００ｎｍのポリシリコン膜等が用いられる。なお、第２の導電膜１０４ａはシリコン以外にもＳｉＧｅ等、シリコンを含む半導体で構成されていてもよい。
【００３９】
次に、図１（ｄ）に示すように、第２の導電膜１０４ａの上方から、基板（少なくとも第１の導電膜１０２ａ及び第２の導電膜１０４ａ）に不純物のイオン注入１０８を行うことで、自然酸化膜１０３ａのミキシング層１０３ｂを形成する。ミキシング層１０３ｂは、イオンエネルギーにより自然酸化膜１０３ａの構成材料（酸素）と第２の導電膜１０４ａの構成材料とが混合する（ミキシングされる）ことで形成される。本工程では、例えばリンイオンを加速電圧２０ＫｅＶ、注入量５Ｘ１０１５ｉｏｎ/ｃｍ２で注入することで、自然酸化膜１０３ａのミキシング層１０３ｂを形成する。この際、注入イオン種としては、ポリシリコン（第２の導電膜１０４ａ）の抵抗制御を目的としてリン、砒素あるいはボロン（Ｂ）を用いてもよいし、アルゴン（Ａｒ）や窒素（Ｎ）等を用いてもよい。ミキシングに必要とされるイオン注入量は１×１０１５ｉｏｎ/ｃｍ２以上であるが、イオン種は特に限定されない。ソース／ドレイン用のイオン注入は１０１５ｉｏｎ/ｃｍ２程度であるので、ミキシングと兼用することが可能である。
【００４０】
次に、図１（ｅ）に示すように、例えば、電気炉やランプ加熱法、レーザー加熱法等により６００℃の熱処理を行うことで、自然酸化膜１０３ａと第２の導電膜１０４ａとにより形成されたミキシング層１０３ｂから界面導電層１０３ｃを形成する。界面導電層１０３ｃの厚みはイオンの加速電圧や熱処理温度により依存して変化するが、例えば２〜５ｎｍ程度である。ここで、界面導電層１０３ｃでは、第１の導電膜１０２ａに含まれる高融点金属と第２の導電膜１０４ａの材料（例えばポリシリコン）とが反応し、アモルファス状になる。
【００４１】
なお、第１のゲート電極がＴａＮ膜とＴａ膜との積層構造を有している場合は、界面導電層１０３ｃはＴａシリサイドで構成されることとなる。また、Ｔａ膜以外の高融点金属を用いた場合でも界面導電層１０３ｃを金属シリサイドで構成することはできる。
【００４２】
次に、図１（ｆ）に示すように、フォトリソグラフィーにより形成したレジスト等（図示せず）を用いた異方性ドライエッチングを行い、高誘電率絶縁膜１０１ａ上にゲート電極１０５を形成する。ここで、ゲート電極１０５は、下から順に、第１の導電膜１０２ａの一部である第１のゲート電極１０２と、界面導電層１０３ｃの一部である界面導電層１０３ｄ、第２の導電膜１０４ａの一部である第２のゲート電極１０４とで構成されている。次いで、ウエットエッチングにより半導体基板１００とゲート電極１０５とに挟まれた部分を残して高誘電率絶縁膜１０１ａを除去し、ゲート絶縁膜１０１を形成する。
【００４３】
以上の方法で作製される本実施形態の半導体装置は、図１（ｆ）に示すように、半導体基板１００と、半導体基板上に形成され、高誘電体等からなるゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成されたゲート電極１０５とを備えている。
【００４４】
ゲート電極１０５は、ゲート絶縁膜１０１上に形成され、金属又は導電性の金属化合物を含む第１のゲート電極１０２と、第１のゲート電極１０２上に形成された界面導電層１０３ｄと、界面導電層１０３ｄ上に形成されたポリシリコン等からなる第２のゲート電極１０４とを有している。また、図示を省略しているが、半導体基板１００のうちゲート電極１０５の両側下方に位置する領域には例えばリンなどのｐ型不純物を含む不純物拡散領域が形成されている。第１のゲート電極１０２は、例えばＴａ膜とＴａＮ膜とで構成された積層膜であるなど、高融点金属を含んでいる。
【００４５】
界面導電層１０３ｄは、第１のゲート電極１０２に含まれる高融点金属と第２のゲート電極１０４に含まれるシリコンとをアモルファスの状態で含んでおり、導電性を示す。
【００４６】
本実施形態の半導体装置の製造方法では、図１（ｄ）に示す工程において第２の導電膜１０４ａの上方から少なくとも自然酸化膜１０３ｂにまでイオンが届くようなエネルギーでイオン注入１０８を行う。この工程で、注入された物質イオンの持つエネルギーで自然酸化膜１０３ａとこれに接する第２の導電膜１０４ａの一部とをミキシングし、これに続く図１（ｅ）に示す工程で熱処理を行うことによって、自然酸化膜１０３ａを導電性の界面導電層１０３ｃにすることができる。この界面導電層１０３ｃは第１のゲート電極１０２と第２のゲート電極１０４とに挟まれた界面導電層１０３ｄとなる。
【００４７】
このため、本実施形態の方法によれば、第１のゲート電極１０２と第２のゲート電極１０４との間に絶縁性の膜が形成されなくなるため、第１のゲート電極１０２と第２のゲート電極１０４との間の界面抵抗の上昇を抑制することができる。特に、自然酸化膜１０３ａの改質を、第１のゲート電極１０２（第１の導電膜１０２ａ）の上面が露出しない状態で行われるので、第２の導電膜１０４ａの形成前に自然酸化膜１０３ａの除去を行う方法に比べて、再度自然酸化膜１０３ａが形成されることがない。このため、ゲート電極１０５内での界面抵抗が安定して低減され、微細化が進んでもＭＩＳＦＥＴの低抵抗化及び低消費電力化を実現することが可能となる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとを同一基板上に形成する場合でも、仕事関数の制御が容易にでき、各ＭＩＳＦＥＴの閾値制御が容易になる。
【００４８】
なお、図１（ｂ）に示す工程で、例えばＴａＮ膜とＴａ膜の積層構造を有する第１の導電膜１０２ａを形成した後、図１（ｅ）に示す工程で６００℃の熱処理を行うことで、第１のゲート電極１０２となる第１の導電膜１０２ａと第２のゲート電極１０４となる第２の導電膜１０４ａとの界面に形成される界面導電層１０３ｃをＴａシリサイドで構成することができる。この場合、界面導電層１０３ｃがアモルファス層で構成される場合よりもさらに、ゲート電極１０５内での界面抵抗の低減が可能となる。
【００４９】
なお、本実施形態ではｎＭＩＳＦＥＴを単独で製造する方法を例に挙げて説明したが、半導体基板１００上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをそれぞれ形成する際には、例えば図１（ｂ）に示す工程の後、第１の導電膜１０２ａのうち半導体基板１００のｐＭＩＳ形成領域上に形成された部分を除去する。また、図１（ｄ）に示す工程でｐＭＩＳ形成領域を覆うマスクをした状態でｎ型不純物の注入を行い、図１（ｆ）に示す工程で、第２の導電膜１０４ａで構成されたｎＭＩＳゲート電極を形成すればよい。これにより、ゲート電極の構成を導電型に応じて適宜変更した半導体装置が作製できる。
【００５０】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について、以下、図２に基づいて説明する。また、以下では、ｐＭＩＳＦＥＴを例示して説明する。
【００５１】
図２（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【００５２】
まず、図２（ａ）に示すように、第１の実施形態で説明した図１（ａ）〜（ｃ）に示す工程と同じ工程により、半導体基板１００上に高誘電率絶縁膜１０１ａ、第１の導電膜１０２ａ、第２の導電膜１０４ａを順次形成する。
【００５３】
具体的には、例えばＡＬＤ法により厚さが約２ｎｍの酸化ハフニウム膜、あるいは熱酸化により形成されたシリコン酸化膜と酸化ハフニウム膜との積層膜を高誘電率絶縁膜１０１ａとして半導体基板１００上に形成する。次いで、高融点金属やその化合物を含む第２の導電膜１０４ａを高誘電率絶縁膜１０１ａ上に形成する。第１の導電膜１０２ａは、後に形成されるゲート電極の仕事関数を制御する目的で設けられる。第２の導電膜１０４ａの例としては、ＰＶＤ法等により形成され、全体の厚さが約２０ｎｍのＴａＮ膜、あるいは合計の厚さが２０ｎｍ程度である、ＴａＮ膜とＴａ膜との積層膜などが挙げられる。なお、本工程において、第１の導電膜１０２ａを形成する際に、第１の導電膜１０２ａ上には厚さ１ｎｍ以下程度の自然酸化膜１５３が形成される。
【００５４】
次に、上面に自然酸化膜１５３が形成された第１の導電膜１０２ａ上に、シリコン材料からなる第２の導電膜１０４ａを形成する。第２の導電膜１０４ａの例としては、ＣＶＤ法により形成された厚さ１００ｎｍのポリシリコン膜が挙げられる。
【００５５】
次に、図２（ｂ）に示すように、フォトリソグラフィ及びパターニングにより形成したマスク（図示せず）を用いて異方性ドライエッチングを行い、第１の導電膜１０２ａ、自然酸化膜１５３、及び第２の導電膜１０４ａを、それぞれ一部を残して除去する。これにより、第１の導電膜１０２ａの一部で構成された第１のゲート電極１０２、自然酸化膜１５３の一部で構成された自然酸化膜１５３ａ、及び第２の導電膜１０４ａの一部で構成された第２のゲート電極１０４を有するゲート電極２０５が形成される。
【００５６】
次いで、上述のマスクを用いたウエットエッチングにより高誘電率絶縁膜１０１ａの一部を除去することで、半導体基板１００と第１のゲート電極１０２との間にゲート絶縁膜１０１を形成する。その後、マスクを除去する。
【００５７】
次に、図２（ｃ）に示すように、ゲート電極２０５の側面上にＬＤＤ（Lightly Doped Drain）用サイドウォール２０６を形成し、ゲート電極２０５および半導体基板１００に導電性の不純物イオンを注入する。一例としては、砒素イオンを加速電圧２０ＫｅＶ、注入量２Ｘ１０１５ｉｏｎ/ｃｍ２で）の条件でイオン注入２０８を行い、後にソース／ドレインまたはエクステンション領域となる注入層２０７ａをゲート電極２０５の両側下方に位置する領域に形成する。このイオン注入２０８により、注入層２０７ａの形成と同時に、第１のゲート電極１０２と第２のゲート電極１０４との界面部に自然酸化膜１５３ａのミキシング層１５３ｂを形成する。ミキシング層１５３ｂでは、自然酸化膜１５３ａの構成材料と第２のゲート電極１０４中のポリシリコンとが混合されている。なお、このとき、第２のゲート電極１０４の材料膜厚ｈとイオン注入層２０７ａの深さｄとの間に、ｈ≦ｄの関係が成立するイオン注入条件とすることが好ましい。
【００５８】
次に、図２（ｄ）に示すように、例えば、電気炉やランプ加熱法、レーザー加熱法による６００℃の熱処理を半導体基板１００に対して行うことで、ミキシング層１５３ｂ内で混合された自然酸化膜１５３ａの構成材料とポリシリコンとが反応し、界面導電層１５３ｃが形成される。また、この熱処理により注入層２０７ａ内の導電性不純物が活性化し、不純物拡散層２０７ｂが形成される。
【００５９】
本実施形態に係る半導体装置の製造方法は、第１の実施形態とは異なり、ミキシングのみを目的としたイオン注入を実施せず、ゲート電極２０５の形成後にソースおよびドレイン、あるいはエクステンション領域である不純物拡散層２０７ｂを形成するためのイオン注入のエネルギーを利用してミキシング層１５３ｂを形成するものである。また、ミキシング層１５３ｂ内の高融点金属とポリシリコン等とを反応させる熱処理も、不純物拡散層２０７ｂを形成するための熱処理と兼用している。
【００６０】
本実施形態の方法によってもゲート電極２０５内の第１のゲート電極１０２と第２のゲート電極１０４との界面に生じる絶縁性の自然酸化膜を酸素に触れない状態で導電性の界面導電層１５３ｃに変換することができるので、第１のゲート電極１０２と第２のゲート電極１０４との界面での抵抗上昇を従来の方法に比べて効果的に抑えることができる。
【００６１】
特に、第１のゲート電極１０２がＴａＮ膜とＴａ膜との積層膜である場合など、シリコンと反応してシリサイドを形成する高融点金属を含んでいる場合には、界面導電層１５３ｃは金属シリサイドで構成されることとなるので、第１のゲート電極１０２と第２のゲート電極１０４との界面での抵抗上昇をより効果的に抑制することができる。このため、ゲート電極の仕事関数の制御を容易に行うことができる。
【００６２】
また、本実施形態の製造方法によれば、自然酸化膜１５３ａのミキシング及びその後の熱処理を不純物拡散層２０７ｂを形成するための工程と兼用しているので、第１の実施形態に比べてより少ない工程でゲート電極２０５内での抵抗の低減を図ることができる。
【００６３】
なお、上述の第１の実施形態及び第２の実施形態に係る半導体装置の製造方法においては、高誘電率絶縁膜１０１ａとしてＨｆを含む膜を例示したが、これに限定されるものではない。ゲート絶縁膜１０１（及び高誘電率絶縁膜１０１ａ）は、例えば、Ｈｆ、Ｚｒ、ランタン（Ｌａ）、Ａｌ、ルテチウム（Ｌｕ）、ガドリニウム（Ｇｄ）のいずれか１つ、あるいはそれらを複数種含む膜であっても構わない。
【００６４】
また、本発明の第１および第２の実施形態に係る製造方法等においては、高融点金属としてＴａ、高融点金属の化合物としてＴａＮを用いる例を示したが、これに限定されるものではない。第１のゲート電極１０２（及び第１の導電膜１０２ａ）は、例えば、Ｔｉ、Ｔａ、ニオブ（Ｎｂ）、タングステン（Ｗ）、Ｍｏ、バナジウム（Ｖ）のいずれか１つ、あるいはそれらを複数種含む膜であっても構わず、さらに、それら高融点金属の導電性化合物で構成された膜であっても構わない。
【００６５】
また、第１及び第２の実施形態に係る製造方法等においては、第２のゲート電極１０４の構成材料としてポリシリコンを例示したが、これに限定されるものではなく、アモルファスシリコンであってもよい。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、高誘電率材料を含むゲート絶縁膜と高融点金属を含むゲート電極を有する半導体装置およびその製造方法において有用である。
【符号の説明】
【００６７】
１００ 半導体基板
１０１ ゲート絶縁膜
１０１ａ 高誘電率絶縁膜
１０２ 第１のゲート電極
１０２ａ 第１の導電膜
１０３ａ、１５３、１５３ａ 自然酸化膜
１０３ｂ、１５３ｂ ミキシング層
１０３ｃ、１０３ｄ、１５３ｃ 界面導電層
１０４ 第２のゲート電極
１０４ａ 第１の導電膜
１０４ａ 第２の導電膜
１０５、２０５ ゲート電極
１０８、２０８ イオン注入
２０６ ＬＤＤ用サイドウォール
２０７ａ 注入層
２０７ｂ 不純物拡散層
【特許請求の範囲】
【請求項１】
半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、
前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、
前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、
前記第２の導電膜の上方から前記第１の導電膜および前記第２の導電膜に対してイオン注入を行い、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を形成する工程（ｄ）と、
熱処理を行って前記ミキシング層を導電層にする工程（ｅ）とを備えている半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記第１の導電膜の一部で構成された第１のゲート電極、前記導電層の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、
前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、
前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、
前記第１の導電膜の一部で構成された第１のゲート電極、前記酸化膜の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｄ）と、
前記ゲート電極をマスクとして導電性不純物のイオン注入を行い、前記半導体基板における前記ゲート電極の両側下方に位置する領域に注入層を形成する工程（ｅ）と、
前記工程（ｅ）の後、熱処理を行って前記導電性不純物を活性化させ、前記注入層を不純物拡散層にする工程（ｆ）とを備え、
前記工程（ｅ）では、前記イオン注入によって、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を前記注入層と同時に形成し、
前記工程（ｆ）では、前記熱処理によって前記不純物拡散層を形成するとともに、前記ミキシング層を導電層にする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第２のゲート電極の膜厚をｈ、前記注入層の深さをｄとすると、ｈ≦ｄとなる条件で前記イオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置の製造方法において、
前記第２の導電膜はポリシリコンまたはアモルファスシリコンで構成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に形成された高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１のゲート電極と、前記第１のゲート電極上に形成されたシリコンを含む第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との界面部に形成された導電層とを有するゲート電極とを備え、
前記導電層では、前記高融点金属の酸化物とシリコンとがミキシングされていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体基板における前記ゲート電極の両側下方に位置する領域に形成され、導電性不純物を含む不純物拡散層をさらに備えており、
前記第２のゲート電極は前記導電性不純物を含んでいることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２のゲート電極の膜厚をｈ、前記不純物拡散層の深さをｄとすると、ｈ≦ｄとなることを特徴とする半導体装置。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
前記導電層では、前記高融点金属の酸化物とシリコンとがアモルファス層を形成していることを特徴とする半導体装置。
【請求項１４】
請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
前記導電層は、前記高融点金属のシリサイド層を有していることを特徴とする半導体装置。
【請求項１５】
請求項１０〜１４のうちいずれか１つに記載の半導体装置において、
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含むことを特徴とする半導体装置。
【請求項１６】
請求項１０〜１５のうちいずれか１つに記載の半導体装置において、
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項１７】
請求項１０〜１６のうちいずれか１つに記載の半導体装置において、
前記第２のゲート電極はポリシリコンまたはアモルファスシリコンで構成されていることを特徴とする半導体装置。
【請求項１】
半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、
前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、
前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、
前記第２の導電膜の上方から前記第１の導電膜および前記第２の導電膜に対してイオン注入を行い、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を形成する工程（ｄ）と、
熱処理を行って前記ミキシング層を導電層にする工程（ｅ）とを備えている半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記第１の導電膜の一部で構成された第１のゲート電極、前記導電層の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、高誘電率膜を含む絶縁膜を形成する工程（ａ）と、
前記絶縁膜上に、上面に酸化膜が形成され、高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１の導電膜を形成する工程（ｂ）と、
前記酸化膜を間に挟んで前記第１の導電膜上に、シリコンを含む第２の導電膜を形成する工程（ｃ）と、
前記第１の導電膜の一部で構成された第１のゲート電極、前記酸化膜の一部、及び前記第２の導電膜の一部で構成された第２のゲート電極を有するゲート電極と、前記絶縁膜の一部で構成されたゲート絶縁膜とを形成する工程（ｄ）と、
前記ゲート電極をマスクとして導電性不純物のイオン注入を行い、前記半導体基板における前記ゲート電極の両側下方に位置する領域に注入層を形成する工程（ｅ）と、
前記工程（ｅ）の後、熱処理を行って前記導電性不純物を活性化させ、前記注入層を不純物拡散層にする工程（ｆ）とを備え、
前記工程（ｅ）では、前記イオン注入によって、前記酸化膜の構成材料を前記第２の導電膜中のシリコンと混合させてミキシング層を前記注入層と同時に形成し、
前記工程（ｆ）では、前記熱処理によって前記不純物拡散層を形成するとともに、前記ミキシング層を導電層にする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第２のゲート電極の膜厚をｈ、前記注入層の深さをｄとすると、ｈ≦ｄとなる条件で前記イオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記導電層において、前記高融点金属または前記高融点金属の化合物とシリコンとが反応することによりシリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置の製造方法において、
前記第２の導電膜はポリシリコンまたはアモルファスシリコンで構成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に形成された高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された高融点金属または前記高融点金属の化合物の少なくとも一方を含む第１のゲート電極と、前記第１のゲート電極上に形成されたシリコンを含む第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との界面部に形成された導電層とを有するゲート電極とを備え、
前記導電層では、前記高融点金属の酸化物とシリコンとがミキシングされていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体基板における前記ゲート電極の両側下方に位置する領域に形成され、導電性不純物を含む不純物拡散層をさらに備えており、
前記第２のゲート電極は前記導電性不純物を含んでいることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２のゲート電極の膜厚をｈ、前記不純物拡散層の深さをｄとすると、ｈ≦ｄとなることを特徴とする半導体装置。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
前記導電層では、前記高融点金属の酸化物とシリコンとがアモルファス層を形成していることを特徴とする半導体装置。
【請求項１４】
請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
前記導電層は、前記高融点金属のシリサイド層を有していることを特徴とする半導体装置。
【請求項１５】
請求項１０〜１４のうちいずれか１つに記載の半導体装置において、
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ｌａ、Ａｌ、Ｌｕ、Ｇｄのうち少なくとも１つを含むことを特徴とする半導体装置。
【請求項１６】
請求項１０〜１５のうちいずれか１つに記載の半導体装置において、
前記高融点金属は、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｖのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項１７】
請求項１０〜１６のうちいずれか１つに記載の半導体装置において、
前記第２のゲート電極はポリシリコンまたはアモルファスシリコンで構成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−９３２９（Ｐ２０１１−９３２９Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４９４３１（Ｐ２００９−１４９４３１）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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