【課題】ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタをシリコン基板１上に備える半導体装置であって、
シリコン基板１上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜５と、ゲート酸化膜５上に設けられ、ポリシリコンからなるゲート電極７、８と、を有し、ゲート酸化膜５中のゲート電極７、８近傍の位置に窒素濃度のピークがあり、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下であり、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素によりゲート酸化膜５とシリコン基板１との界面のダングリングボンドが終端化されている。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】薄膜トランジスタ基板およびこれの製造方法を開示する。
【解決手段】本発明の薄膜トランジスタ基板は、基板上に形成されたゲート電極、前記ゲート電極上に前記ゲート電極と重なるように形成され、多結晶シリコンを含むアクティブ層、前記アクティブ層上に前記ゲート電極を中心に両側に分離して形成された第１オーミックコンタクト層、前記第１オーミックコンタクト層上に形成された第２オーミックコンタクト層および前記第２オーミックコンタクト層上に形成されたソース電極およびドレーン電極を含む。 （もっと読む）

【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】トレンチゲート型トランジスタの製造方法において、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】Ｎ−型半導体層１２の表面にトレンチ１４を形成し、該表面とトレンチ１４内に、熱酸化によりシリコン酸化膜１５Ａを形成し、これを覆うホトレジスト補強膜１６、及びホトレジスト補強膜１６を覆うホトレジスト層Ｒ２を形成する。そしてホトレジスト層Ｒ２及びホトレジスト補強膜１６をエッチバックしてトレンチ１４内にのみに残す。このホトレジスト層Ｒ２及びホトレジスト補強膜１６をマスクとして、トレンチ１４の側壁の上方のシリコン酸化膜１５Ａをエッチングして除去する。上記マスクを除去した後、熱酸化により、トレンチ１４の側壁の上方にシリコン酸化膜１５Ａより薄いシリコン酸化膜１５Ｂを形成する。その後、シリコン酸化膜１５Ａ，１５Ｂ上にゲート電極１８を形成する。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、かつ、コンタクト抵抗の増加およびオン電流の減少を防止できる半導体装置の提供。
【解決手段】ピラートランジスタＴｒ１と、前記ピラートランジスタＴｒ１の下部拡散層７ａへ信号または電源を供給するとともに、ポリシリコン層１０ａからの固相拡散し、下部拡散層７ａを形成することにより、前記ピラートランジスタＴｒ１のチャネル長ｄ１を厚みにより制御する前記ポリシリコン層１０ａと、を具備してなることを特徴とする。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】絶縁表面上に設けられたｎチャネル型ＴＦＴを有する半導体装置は、半導体膜が引っ張り応力を受けるように、導電膜、例えばゲート電極に不純物元素が導入され、絶縁表面上に設けられたｐチャネル型ＴＦＴを有する半導体装置は、半導体膜が圧縮応力を受けるように、導電膜、例えばゲート電極に不純物が導入されている。 （もっと読む）

【課題】均一性の高いＳｉ又はＳｉＧｅを基板表面上に堆積する方法を提供する。
【解決手段】化学気相成長プロセスにおいて、輸送量制限領域又はその近傍で、薄膜の堆積を行うことを可能にする化学前駆体を利用する。このプロセスによれば、堆積速度が大きく、さらに組成的にも厚み的にも、通常の化学前駆体を用いて調整した膜より均一な膜を生成することができる。好ましい実施の形態では、トリシランを使用して、トランジスタゲート電極などの様々な用途で半導体産業において有用なＳｉ含有薄膜を堆積する。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】半導体装置のオン抵抗をより低減させる。
【解決手段】第１導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第１導電型の半導体ピラー領域と、前記第１導電型の半導体ピラー領域の表面に選択的に設けられた第２導電型のベース領域と、前記第２導電型のベース領域の表面に選択的に設けられたソース領域と、前記第１導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第２導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第１の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間の通電を制御する制御電極と、を備える。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）