半導体装置及び半導体装置の製造方法
【課題】異なるチャネル長のトランジスタを有し、かつ、コンタクト抵抗の増加およびオン電流の減少を防止できる半導体装置の提供。
【解決手段】ピラートランジスタＴｒ１と、前記ピラートランジスタＴｒ１の下部拡散層７ａへ信号または電源を供給するとともに、ポリシリコン層１０ａからの固相拡散し、下部拡散層７ａを形成することにより、前記ピラートランジスタＴｒ１のチャネル長ｄ１を厚みにより制御する前記ポリシリコン層１０ａと、を具備してなることを特徴とする。
【解決手段】ピラートランジスタＴｒ１と、前記ピラートランジスタＴｒ１の下部拡散層７ａへ信号または電源を供給するとともに、ポリシリコン層１０ａからの固相拡散し、下部拡散層７ａを形成することにより、前記ピラートランジスタＴｒ１のチャネル長ｄ１を厚みにより制御する前記ポリシリコン層１０ａと、を具備してなることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化・高性能化に伴い、３次元構造のトランジスタの検討がなされている。３次元構造のトランジスタとして、例えば、縦型ＭＯＳトランジスタ（ピラートランジスタ）が開発されている。
このようなピラートランジスタとしては、シリコン柱と、シリコン柱の上部および下部にそれぞれ設けられた不純物拡散層と、シリコン柱を囲むゲート絶縁膜およびゲート電極を有するものが一般的に知られている。しかし、上記構造のピラートランジスタでは、半導体装置の設計の自由度が不十分であった。
【０００３】
このような問題を解決する方法として、半導体基板上に異なる高さの複数のシリコン柱を形成することにより、チャネル長の異なる複数のピラートランジスタを設けた例が知られている（特許文献１）。この例によれば、半導体装置の設計の自由度を上げることが可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2009-141110号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の半導体装置はシリコン柱の高さが不均一になる結果、各シリコン柱上部の不純物拡散層（上部拡散層）上に接続されるコンタクトプラグの長さが不均一となる。特にチャネル長の短いピラートランジスタに接続されるコンタクトプラグの長さが長くなるため、コンタクト抵抗が高くなり、オン電流が減少するという問題があった。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ピラートランジスタと、前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層と、を具備してなることを特徴とする。
【発明の効果】
【０００７】
上記構成の半導体装置によれば、ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層が設けられていることにより、同一の半導体装置内に、シリコン柱の高さが同じで、かつ、チャネル長の異なるピラートランジスタを混在させることができる。そのため、各上部拡散層上に接続されるコンタクトプラグの長さが均一となり、各コンタクトプラグのコンタクト抵抗が均一となる。また、ポリシリコン層の厚みによりピラートランジスタのチャネル長を容易に調整できるため、半導体装置の設計の自由度が向上する。
以上により、チャネル長の異なる複数のピラートランジスタが同一半導体装置内に形成されていても、各ピラートランジスタに接続されるコンタクトプラグのコンタクト抵抗の増加およびオン電流の減少を防止できる。また、コンタクト抵抗の増加を防ぐことにより、チャネル長の異なるピラートランジスタを有する半導体装置の微細化を実現できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の半導体装置を示す断面模式図である。
【図２】図２は、本発明の半導体装置を示す平面模式図である。
【図３】図３は、図１のＢ−Ｂ‘線における断面模式図である。
【図４】図４は、本発明の半導体装置の製造方法を示す工程断面図である。
【図５】図５は、本発明の半導体装置の製造方法を示す工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法を示す工程断面図である。
【図７】図７は、本発明の半導体装置の製造方法を示す工程断面図である。
【図８】図８は、本発明の半導体装置の製造方法を示す工程断面図である。
【図９】図９は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１０】図１０は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１１】図１１は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１２】図１２は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１３】図１３は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１４】図１４は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１５】図１５は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１６】図１６は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１７】図１７は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１８】図１８は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１９】図１９は、本発明の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００９】
以下に本発明の実施形態である半導体装置１００の一例について、図１〜３を用いて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。
図１〜３は、本発明の実施形態である半導体装置１００の一例を説明する図であって、
図１は図２のＡ−Ａ’線における断面模式図であり、図２は半導体装置１００を示す平面模式図であり、図３は、図１のＢ−Ｂ‘線における断面模式図である。以下、各構成について詳細を説明する。
【００１０】
本発明の実施形態である半導体装置１００は、半導体基板１と、第一のシリコン柱（第一のチャネル用シリコン柱）４ｂを有する第一のピラートランジスタＴｒ１と、第二のシリコン柱（第二のチャネル用シリコン柱）４ｃを有する第二のピラートランジスタＴｒ２と、第三のシリコン柱４ａおよび第四のシリコン柱４ｄと、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）と、から概略構成されている。
【００１１】
＜半導体基板１＞
図１に示すように、半導体基板１の一面側には第一の導電型の第一の活性領域４１および第二の活性領域４２が形成されており、各活性領域４１、４２は、浅型素子分離領域３０によって区画されている。また、半導体基板１としては、所定の濃度のＰ型不純物を含有するシリコン（Ｓｉ）などを用いることができる。
【００１２】
＜第一のピラートランジスタＴｒ１＞
図１に示すように、第一のピラートランジスタＴｒ１は、半導体基板１の第一の活性領域４１上（一面側）に形成されており、第一のシリコン柱４ｂと下部拡散層７ａと上部拡散層７ｂと第一のゲート電極１２ａから概略構成されている。
【００１３】
第一のシリコン柱４ｂは、後述する第二のシリコン柱４ｃと同じ高さで形成されている。また、第一の活性領域４１上には、ポリシリコン層１０ａが第一のシリコン柱４ｂの基端側を埋めるように形成されている。これにより、第一のシリコン柱４ｂの上部がポリシリコン層１０ａから突出している。また、第一のシリコン柱４ｂのうちポリシリコン層１０ａから突出した部分、および、ポリシリコン層１０ａ上面には、第一のシリコン酸化膜５が形成されている。また、第一のシリコン酸化膜５のうち第一のシリコン柱４ｂ側面に形成された部分はゲート絶縁膜として機能する。
【００１４】
第一の導電型の下部拡散層７ａは、半導体基板１の平坦部１ｂの第一の活性領域４１表面、および、第一のシリコン柱４ｂの基端側側面のポリシリコン層１０ａに覆われた部分に形成されている。また、下部拡散層７ａの上端７ｃは、ポリシリコン層１０ａ上面１０ｂと同じ高さとなっている。また、下部拡散層７ａは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のどちらか一方として機能する。また、下部拡散層７ａは、ｎ型不純物の拡散により形成されている。
【００１５】
また、第一の導電型の上部拡散層７ｂは、第一のシリコン柱４ｂ上部に形成されている。また、上部拡散層７ｂは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のいずれか他方として機能する。また、上部拡散層７ｂは、下部拡散層７ａと同様にｎ型不純物の拡散により形成されている。また、第一のシリコン柱４ｂのうち、下部拡散層７ａの上端７ｃと上部拡散層７ｂとの間の部分が、第一のピラートランジスタＴｒ１のチャネル領域となる部分に相当する。
【００１６】
また、第一のゲート電極１２ａは、第一のシリコン酸化膜５を介して、第一のシリコン柱４ｂ側面を覆うように形成されている。また、ポリシリコン層１０ａと第一のゲート電極１２ａは、ポリシリコン層１０ａ上の第一のシリコン酸化膜５により絶縁されている。
【００１７】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）に形成されている第一のシリコン酸化膜５は、後述する第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成されていることが好ましい。
【００１８】
このような構成により、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、下部拡散層７ａの上端７ｃから、上部拡散層７ｂまでの距離となる。
【００１９】
＜第二のピラートランジスタＴｒ２＞
第二のピラートランジスタＴｒ２は半導体基板１の第二の活性領域４２上（一面側）に形成されており、第二のシリコン柱４ｃと下部拡散層７ａと上部拡散層７ｂと第二のゲート電極１２ｂから概略構成されている。
【００２０】
第二のシリコン柱４ｃは第一のシリコン柱４ｂと同じ高さで形成されている。また、第一のシリコン酸化膜５が、第二のシリコン柱４ｃ側面および第二の活性領域４２の半導体基板１表面に形成されている。また、第一のシリコン酸化膜５のうち第二のシリコン柱４ｃ側面に形成された部分はゲート絶縁膜として機能する。
【００２１】
第一の導電型の下部拡散層７ａは、半導体基板１の平坦部１ｂの第二の活性領域４２表面に形成されている。この下部拡散層７ａは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のどちらか一方として機能する。
【００２２】
また、第一の導電型の上部拡散層７ｂは、第二のシリコン柱４ｃ上部に形成されている。また、上部拡散層７ｂは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のいずれか他方として機能する。また、上部拡散層７ｂは、下部拡散層７ａと同様にｎ型不純物の拡散により形成されている。また、第二のシリコン柱４ｃのうち、下部拡散層７ａの上面７ｄと上部拡散層７ｂとの間の部分が、第二のピラートランジスタＴｒ２のチャネル領域となる部分に相当する。
【００２３】
また、第二のゲート電極１２ｂは、第一のシリコン酸化膜５を介して、第二のシリコン柱４ｃ側面を覆うように形成されている。また、第二の活性領域４２の半導体基板１表面と第二のゲート電極１２ｂは、半導体基板１上の第一のシリコン酸化膜５により絶縁されている。
【００２４】
このような構成により、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、下部拡散層７ａ上面７ｄから、上部拡散層７ｂまでの距離となる。このため、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）よりも、上面７ｄと上端７ｃの高さの差（ポリシリコン層１０ａの厚み）の分だけ長く構成されている。
【００２５】
＜第三のシリコン柱４ａ、第四のシリコン柱４ｄ＞
第一の活性領域４１には第三のシリコン柱４ａが形成されており、第二の活性領域４２には第四のシリコン柱４ｄが形成されている。
【００２６】
第三のシリコン柱４ａは第一のチャネル用シリコン４ｂに隣接して形成されている。また、ポリシリコン層１０ａが第三のシリコン柱４ａの基端側を埋めるように形成されている。これにより、第三のシリコン柱４ａの上部がポリシリコン層１０ａから突出している。また、第三のシリコン柱４ａのポリシリコン層１０ａから突出した部分は第一のシリコン酸化膜５により覆われている。また、下部拡散層７ａは、第三のシリコン柱４ａの基端側側面のポリシリコン層１０ａに覆われた部分に形成されている。また、第三のシリコン柱４ａ側面は、第一のシリコン酸化膜５を介して第一のゲート電極１２ａにより覆われている。また、第二のシリコン酸化膜２とシリコン窒化膜３が、第三のシリコン柱４ａ上部に積層されている。
【００２７】
第四のシリコン柱４ｄは第二のシリコン柱４ｃに隣接して形成されている。また、第四のシリコン柱４ｄの側面は第一のシリコン酸化膜５により覆われている。また、下部拡散層７ａは、第四のシリコン柱４ｄの基端側の半導体基板１表面に形成されている。また、第四のシリコン柱４ｄ側面は、第一のシリコン酸化膜５を介して第二のゲート電極１２ｂにより覆われている。また、第二のシリコン酸化膜２とシリコン窒化膜３が第四のシリコン柱４ｄの上部に積層されている。
【００２８】
また、半導体基板１上の第一のシリコン酸化膜５、第一のゲート電極１２ａおよび第二のゲート電極１２ｂは、第一層間絶縁膜１３により覆われている。また、第一の活性領域４１上の第一層間絶縁膜１３と、第二の活性領域４２上の第一層間絶縁膜１３とは互いに離間しており、浅型素子分離領域３０と第二のシリコン酸化膜２とシリコン窒化膜３により区画されている。
【００２９】
＜コンタクトプラグ２２〜２７＞
コンタクトプラグ２２〜２７は導電体からなり、材質は特に限定されない。また、コンタクトプラグ２２〜２７はそれぞれ、第一層間絶縁膜１３に設けられたコンタクトプラグ用孔部（第一の開口部１５、第二の開口部１７、第三の開口部１６ａ、第四の開口部１６ｂ、第五の開口部２３ａ、第六の開口部２６ａ）に埋め込まれた構成となっている。
【００３０】
第一のコンタクトプラグ２２は、第一層間絶縁膜１３および第一のゲート電極１２ａを貫通し、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続されている。
また、第一のコンタクトプラグ２２の側面は、たとえば窒化シリコンからなるバリア層２９および第二のシリコン酸化膜２により覆われている。これにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。
【００３１】
第二のコンタクトプラグ２３は第一層間絶縁膜１３および第二のゲート電極１２ｂを貫通し、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続されている。なお、第一のシリコン柱４ｂと第二のシリコン柱４ｃは同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さの位置に形成されている。そのため、第二のコンタクトプラグ２３は、第一のコンタクトプラグ２２と同じ長さで形成されている。
また、第二のコンタクトプラグ２３の側面はバリア層２９および第二のシリコン酸化膜２により覆われている。このような構成により、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。
【００３２】
第三のコンタクトプラグ２４は、第一の活性領域４１の第一層間絶縁膜１３を貫通し、第三のシリコン柱４ａの近傍において第一のゲート電極１２ａに接続されている。第三のコンタクトプラグ２４は、第三のシリコン柱４ａに隣接して形成されているが、第三のシリコン柱４ａ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第三のコンタクトプラグ２４と第三のシリコン柱４ａとの間の絶縁性が確保されている。
【００３３】
第四のコンタクトプラグ２５は、第二の活性領域４２の第一層間絶縁膜１３を貫通し、第四のシリコン柱４ｄの近傍において第二のゲート電極１２ｂに接続されている。第四のコンタクトプラグ２５は、第四のシリコン柱４ｄに隣接して形成されているが、第四のシリコン柱４ｄ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第四のコンタクトプラグ２５と第四のシリコン柱４ｄとの間の絶縁性が確保されている。
【００３４】
第五のコンタクトプラグ２６は、第一の活性領域４１の第一層間絶縁膜１３および第一のシリコン酸化膜５を貫通し、ポリシリコン層１０ａに接続されている。
【００３５】
第六のコンタクトプラグ２７は、第二の活性領域４２の第一層間絶縁膜１３および第一のシリコン酸化膜５を貫通し、第二の活性領域４２の下部拡散層７ａに接続されている。なお、第五のコンタクトプラグ２６はポリシリコン層１０ａに接続しているため、ポリシリコン層１０ａの厚みの分だけ、第六のコンタクトプラグ２７よりも短く形成されている。
【００３６】
次いで、図２と図３により、半導体装置１００の第一のピラートランジスタＴｒ１および第二のピラートランジスタＴｒ２、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）の配置を詳細に説明する。
【００３７】
図２に示すように、半導体装置１００は、平面視したときに、平面視形状円形のコンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）が第一層間絶縁膜１３に直列に配列される。なお、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）の平面視形状は円形に限られず、他の形状であっても構わない。
【００３８】
図３は図１のＢ−Ｂ‘線における断面図である。なお、ここでは図１で説明した構成要素を平面視した時の位置関係を以下に説明する。
第一の活性領域４１上の第一層間絶縁膜１３内には、第二の活性領域４２側から順に、第一のシリコン柱４ｂ、第三のシリコン柱４ａ、第五のコンタクトプラグ２６が形成されている。また、第一のシリコン柱４ｂ側面の第一のゲート電極１２ａと、第三のシリコン柱４ａ側面の第一のゲート電極１２ａは互いに接続している。
【００３９】
同様に、第二の活性領域４２上の第一層間絶縁膜１３内には、第一の活性領域４１側から順に、第二のシリコン柱４ｃ、第四のシリコン柱４ｄ、第六のコンタクトプラグ２７が形成されている。また、第二のシリコン柱４ｃ側面の第二のゲート電極１２ｂと、第四のシリコン柱４ｄ側面の第二のゲート電極１２ｂは互いに接続している。
【００４０】
また、第一の活性領域４１上の第一層間絶縁膜１３側面と、第二の活性領域４２上の第一層間絶縁膜１３側面は、ゲート用残留電極１２ｃにより覆われている。
【００４１】
本実施形態における半導体装置１００は、第一のシリコン柱４ｂと第二のシリコン柱４ｃが同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さの位置に形成されている。また、第一のシリコン柱４ｂの基端側側面のポリシリコン層１０ａに覆われた部分に下部拡散層７ａが形成されていることにより、第一のピラートランジスタＴｒ１の下部拡散層７ａの上端７ｃはポリシリコン層１０ａの上面１０ｂと同じ高さとなる。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、上端７ｃから、上部拡散層７ｂまでの距離となる。
【００４２】
それに対し、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、第二のピラートランジスタＴｒ２の下部拡散層７ａの上面７ｄから、上部拡散層７ｂまでの距離となる。そのため、第一のピラートランジスタＴｒ１のチャネル長ｄ１は、第二のピラートランジスタＴｒ２のチャネル長ｄ２よりも、ポリシリコン層１０ａの厚みの分だけ短くなる。このような構成とすることにより、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）を、ポリシリコン層１０ａの厚みにより容易に調整することができる。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）と第二のピラートランジスタＴｒ２のチャネル長（ｄ２）の差を容易に調整することができる。そのため、半導体装置１００の設計の自由度を向上することができる。
【００４３】
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続する第一のコンタクトプラグ２２と、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続する第二のコンタクトプラグ２３は同じ長さで形成される。そのため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３のコンタクト抵抗は均一となり、オン電流の減少を防止することができる。
本実施形態の半導体装置１００によれば、チャネル長の異なる複数のピラートランジスタを同一の半導体基板１上に形成しても、コンタクト抵抗の増加やオン電流の減少を防ぐことができる。そのため、半導体装置１００の微細化、低消費電力化を実現することができる。
【００４４】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）に形成されている第一のシリコン酸化膜５は、第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成されている。これにより、第二の活性領域４２の半導体基板１上に形成された第一のシリコン酸化膜５と、ポリシリコン層１０ａ上に形成された第一のシリコン酸化膜５の膜質の差を抑えることができる。
【００４５】
また、第二のシリコン酸化膜２とシリコン窒化膜３が第三のシリコン柱４ａ上部および第四のシリコン柱４ｄ上部に積層されていることにより、第三のシリコン柱４ａと第三のコンタクトプラグ２４との間の絶縁性、および、第四のシリコン柱４ｄと第四のコンタクトプラ２５との間の絶縁性を確保することができる。
【００４６】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面が、バリア層２９および第二のシリコン酸化膜２により覆われていることにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性が確保される。このため、第一のコンタクトプラグ２２から、第一のピラートランジスタＴｒ１の上部拡散層７ｂに安定して電位が供給され、第一のピラートランジスタＴｒ１の特性を安定化することができる。同様に、第二のコンタクトプラグ２３から第二のピラートランジスタＴｒ２の上部拡散層７ｂに安定して電位が供給されるため、第二のピラートランジスタＴｒ２の特性を安定化することができる。
【００４７】
また、第五のコンタクトプラグ２６がポリシリコン層１０ａに接続されることにより、第五のコンタクトプラグ２６からの信号または電源を、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに供給することができる。また、第五のコンタクトプラグ２６は、ポリシリコン層１０ａの厚みの分、第六のコンタクトプラグ２７よりも短く形成されるため、第五のコンタクトプラグ２６のコンタクト抵抗増加が防がれる。
【００４８】
次に、本発明の実施形態である半導体装置１００の製造方法について説明する。
本発明の実施形態である半導体装置１００の製造方法は、半導体基板１に浅型素子分離領域３０を形成する工程と、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）を複数形成する工程と、ポリシリコン層１０ａを形成する工程と、第一のシリコン酸化膜５を形成する工程と、下部拡散層７ａを形成する工程と、第一のゲート電極１２ａおよび第二のゲート電極１２ｂを形成する工程と、第一層間絶縁膜１３および第三のシリコン酸化膜１４形成する工程と、上部拡散層７ｂを形成する工程と、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）を形成する工程と、から概略構成されている。以下、各工程について詳細を説明する。
【００４９】
まず、図４に示すように半導体基板１に浅型素子分離領域３０を形成する。はじめに、シリコンからなる半導体基板１に不純物を導入することにより、ｐ型ウエル層からなる活性領域を形成する。次いで、半導体基板１に浅溝素子分離領域３０を形成する。これにより、前記活性領域は、第一の導電型の第一の活性領域４１および第二の活性領域４２に区画される。
次いで熱酸化法により、半導体基板１の一面１ａを覆うようにたとえば膜厚５ｎｍの第二のシリコン酸化膜２を形成する。次いで、ＣＶＤ法により、第二のシリコン酸化膜２を覆うように、たとえば膜厚１２０ｎｍのシリコン窒化膜３を形成する。次いで、シリコン窒化膜３を覆うようにレジスト１８を形成し、フォトリソグラフィー技術によりパターニングする。
【００５０】
次いで、図５に示すように、同じ高さの複数の第三のシリコン柱４ａ、第一のシリコン柱（第一のチャネル用シリコン柱）４ｂ、第二のシリコン柱（第二のチャネル用シリコン柱）４ｃおよび第四のシリコン柱４ｄを形成する。
まず、レジスト１８をマスクとして、シリコン窒化膜３と第二のシリコン酸化膜２をパターニングする。次いで、シリコン窒化膜３と第二のシリコン酸化膜２をハードマスクとして半導体基板１をエッチングする。これにより、第一の活性領域４１に第三のシリコン柱４ａおよび第一のシリコン柱４ｂが形成され、第二の活性領域４２に第二のシリコン柱４ｃおよび第四のシリコン柱４ｄが形成される。このうち、第一のシリコン柱４ｂは、後述する第一のピラートランジスタＴｒ１のピラー部となる。また、第二のシリコン柱４ｃは、第二のピラートランジスタＴｒ２のピラー部となる。
【００５１】
ここで、エッチングにより露出された半導体基板１の一面を平坦部１ｂとする。この後、レジスト１８を除去することにより、上部に第二のシリコン酸化膜２およびシリコン窒化膜３が積層されたシリコン柱（４ａ、４ｂ、４ｃ、４ｄ）が形成される。
【００５２】
次いで、一部のチャネル用シリコン柱の基端側を埋めるようにポリシリコン層１０ａを形成する。ここでは、たとえば第一のシリコン柱４ｂの基端側にポリシリコン層１０ａを形成する。
まず、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）を埋設し、かつ、半導体基板１の平坦部１ｂ上およびシリコン窒化膜３上を覆うように、酸化シリコンからなる犠牲用絶縁膜８を形成する。次いでＣＭＰ法により、シリコン窒化膜３が露出するまで犠牲用絶縁膜８の表面を研磨する。次いで、第一の活性領域４１の犠牲用絶縁膜８をエッチングにより除去する。これにより、図６に示すように、第一の活性領域４１の平坦部１ｂ上、第三のシリコン柱４ａおよび第一のシリコン柱４ｂは露出した状態となり、第二の活性領域４２の平坦部１ｂ上、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄは犠牲用絶縁膜８により覆われた状態となる。
【００５３】
次いで、図７に示すように、第三のシリコン柱４ａおよび第一のシリコン柱４ｂを埋設し、かつ、第一の活性領域４１の平坦部１ｂ上および犠牲用絶縁膜８上を覆うように、ノンドープのポリシリコン膜１０を形成する。
次いでＣＭＰ法により、犠牲用絶縁膜８の表面が露出するまでポリシリコン膜１０の表面を研磨する。
【００５４】
次いで、図８に示すようにポリシリコン膜１０をエッチバックする。このとき、第一の活性領域４１の平坦部１ｂ上にポリシリコン膜１０が任意の厚さだけ残存するよう、適宜エッチングの条件を設定する。また、このエッチバックにより犠牲用絶縁膜８上のポリシリコンを全て除去する。以上により、第一の活性領域４１の平坦部１ｂ上を覆い、かつ、第三のシリコン柱４ａおよび第一のシリコン柱４ｂの基端側を埋めるポリシリコン層１０ａが形成される。これにより、第一のシリコン柱４ｂの上部がポリシリコン層１０ａから突出した構成となる。
この後、犠牲用絶縁膜８を除去することにより、第二の活性領域４２の半導体基板１表面、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄを露出させる。
【００５５】
次いで、図９に示すように、第一のシリコン酸化膜５を形成する。まず、ＣＶＤ法により、半導体基板１表面およびポリシリコン層１０ａ表面を覆うように酸化シリコン（ＳｉＯ２）からなる熱酸化膜を形成する。これにより、第二の活性領域４２の半導体基板１表面、ポリシリコン層１０ａ表面、第三のシリコン柱４ａおよび第一のシリコン柱４ｂのポリシリコン層１０ａから突出した部分の側面、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆う第一のシリコン酸化膜５が形成される。このうち、第一のシリコン柱４ｂ側面に形成された第一のシリコン酸化膜５と、第二のシリコン柱４ｃ側面に形成された第一のシリコン酸化膜５は、ゲート絶縁膜として機能する。
【００５６】
この後、酸化処理によりポリシリコン層１０ａ表面の第一のシリコン酸化膜５を更に酸化して、第二の活性領域４２の半導体基板１表面の第一のシリコン酸化膜５よりも厚く形成することが好ましい。
【００５７】
次に、図１０に示すように、下部拡散層７ａを形成する。まず、第一の活性領域４１のポリシリコン層１０ａと第二の活性領域４２の半導体基板１の平面部１ｂに、同時にリン等のｎ型不純物を注入する。
次いで熱処理を行い、半導体基板１の平面部１ｂ、および、第三のシリコン柱４ａと第一のシリコン柱４ｂのうちポリシリコン層１０ａに覆われた部分に第一の導電型の下部拡散層７ａを形成する。これにより、第一のシリコン柱４ｂの下部拡散層７ａの上端７ｃは、ポリシリコン層１０ａの上面１０ｂと同じ高さとなる。
【００５８】
次いで、図１１に示すように第一のゲート電極１２ａおよび第二のゲート電極１２ｂを形成する。まず、ＣＶＤ法により、第一のシリコン酸化膜５を介して第三のシリコン柱４ａ、第一のシリコン柱４ｂ、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆うように、たとえば多結晶シリコンからなるゲート電極材を堆積させる。
これにより、第三のシリコン柱４ａおよび第一のシリコン柱４ｂの側面を覆う第一のゲート電極１２ａと、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆う第二のゲート電極１２ｂが形成される。また、第一のシリコン柱４ｂ側面の第一のゲート電極１２ａと、第三のシリコン柱４ａ側面の第一のゲート電極１２ａは、互いに接続した構成となる。また、第二のシリコン柱４ｃ側面の第二のゲート電極１２ｂと、第四のシリコン柱４ｄ側面の第二のゲート電極１２ｂも、互いに接続した構成となる。
【００５９】
次いで、図１２に示すように第一層間絶縁膜１３および第三のシリコン酸化膜１４を形成する。まず、高密度プラズマＣＶＤ法により、第一のシリコン酸化膜５、第一のゲート電極１２ａ、第二のゲート電極１２ｂおよびシリコン窒化膜３を覆うように第一層間絶縁膜１３を堆積する。次いで、ＣＭＰ法により、シリコン窒化膜３が露出するまで第一層間絶縁膜１３表面を研磨する。
【００６０】
次いで、プラズマＣＶＤ法により、第一層間絶縁膜１３およびシリコン窒化膜３を覆うように第三のシリコン酸化膜１４を形成する。次いでフォトリソグラフィーとドライエッチングにより、第一のシリコン柱４ｂ上の第三のシリコン酸化膜１４と、第二のシリコン柱４ｃ上の第三のシリコン酸化膜１４とを除去する。これにより第三のシリコン酸化膜１４を開口する第一の開口部１５および第二の開口部１７が形成され、第一のシリコン柱４ｂ上のシリコン窒化膜３および第二のシリコン柱４ｃ上のシリコン窒化膜３上面が露出する。
【００６１】
次いで、図１３に示すように、第三のシリコン酸化膜１４をマスクにドライエッチングを行い、第一のシリコン柱４ｂ上のシリコン窒化膜３および第二のシリコン柱４ｃ上のシリコン窒化膜３を除去する。これにより、第一の開口部１５および第二の開口部１７内に第二のシリコン酸化膜２が露出する。
【００６２】
次に、図１３に示すように、第一のシリコン柱４ｂ上部および第二のシリコン柱４ｃ上部に、第二のシリコン酸化膜２を介してｎ型不純物を注入する。次いで熱処理を行ってｎ型不純物を拡散させ、第一のシリコン柱４ｂ上部および第二のシリコン柱４ｃ上部に第一の導電型の上部拡散層７ｂを形成する。以上により、第一のピラートランジスタＴｒ１および第二のピラートランジスタＴｒ２が形成される。
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のいずれか他方として機能する。また、第二のピラートランジスタＴｒ２の上部拡散層７ｂは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のいずれか他方として機能する。
また、第二のシリコン柱４ｃは第一のシリコン柱４ｂと同じ高さであるため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂの位置は同じ高さとなる。
【００６３】
また、第一のシリコン柱４ｂのうち、下部拡散層７ａの上端７ｃと上部拡散層７ｂとの間の部分は、第一のピラートランジスタＴｒ１のチャネル領域となる部分に相当する。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、上端７ｃから上部拡散層７ｂまでの距離となる。
また、第二のシリコン柱４ｃのうち、下部拡散層７ａの上面７ｄと上部拡散層７ｂとの間の部分は、第二のピラートランジスタＴｒ２のチャネル領域となる部分に相当する。そのため、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、上端７ｃから、上部拡散層７ｂまでの距離となる。このため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）よりも、上端７ｃと上面７ｄの高さの差（ポリシリコン層１０ａの厚み）の分だけ短く構成される。
【００６４】
次いで、図１４に示すように、バリア層２９を形成する。はじめに、第三のシリコン酸化膜１４、第一の開口部１５内壁、第二の開口部１７内壁を覆うようにシリコン窒化膜を形成する。次いで、エッチングにより、第一の開口部１５底部に第一のシリコン柱４ｂ上部を露出させるとともに、第二の開口部１７底部に第二のシリコン柱４ｃ上部を露出させる。
【００６５】
このエッチングにより、第一の開口部１５内壁側面および第二の開口部１７内壁側面を覆うように残留した筒状のシリコン窒化膜からなるバリア層２９が形成される。また、バリア層２９の下部には第二のシリコン酸化膜２が残留する。これにより、第一の開口部１５内壁側面および第二の開口部１７内壁側面は第二のシリコン酸化膜２とバリア層２９により覆われた構成となる。
【００６６】
次いで、図１５に示すように第四のシリコン酸化膜１６を形成する。まず、ドライエッチングにより第三のシリコン酸化膜１４を除去する。次いでＣＶＤ法により、第一層間絶縁膜１３上面を覆い、かつ、第一の開口部１５および第二の開口部１７内を充填するように、シリコン酸化膜からなる第四のシリコン酸化膜１６を形成する。次いで、フォトリソグラフィーとドライエッチングにより、第三のシリコン柱４ａ上のシリコン窒化膜３の一部および第一層間絶縁膜１３の一部を露出させる第三の開口部１６ａと、第四のシリコン柱４ｄ上のシリコン窒化膜３の一部および第一層間絶縁膜１３の一部を露出させる第四の開口部１６ｂを形成する。
【００６７】
次いで、図１６に示すように第四のシリコン酸化膜１６をマスクにドライエッチングを行い、第三の開口部１６ａから露出する第一層間絶縁膜１３と、第四の開口部１６ｂから露出する第一層間絶縁膜１３を除去する。これにより、第一のゲート電極１２ａを露出する第三の開口部１６ａと、第二のゲート電極１２ｂを露出する第四の開口部１６ｂが形成される。
【００６８】
次いで、図１７に示すように、第二層間絶縁膜２１を形成する。まず、ドライエッチングにより第四のシリコン酸化膜１６を除去する。次いでＣＶＤ法により、第一層間絶縁膜１３上面を覆い、かつ、第一の開口部１５および第二の開口部１７内を充填するように、シリコン酸化膜からなる第二層間絶縁膜２１を形成する。次いで、フォトリソグラフィーとドライエッチングにより、第一の活性領域４１上の第一層間絶縁膜１３の一部を露出させる第五の開口部２３ａと、第二の活性領域４２上の第一層間絶縁膜１３を露出させる第六の開口部２６ａを形成する。
【００６９】
次いで、図１８に示すように、第二層間絶縁膜２１をマスクにして第一層間絶縁膜１３および第一のシリコン酸化膜５をエッチングする。これにより、第一の活性領域４１のポリシリコン層１０ａを露出する第五の開口部２３ａと、第二の活性領域４２の半導体基板１を露出する第六の開口部２６ａが形成される。
【００７０】
次いで、図１９に示すように、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）を形成する。まず、ドライエッチングにより第二層間絶縁膜２１を除去する。次に、第一の開口部１５、第二の開口部１７、第三の開口部１６ａ、第四の開口部１６ｂ、第五の開口部２３ａおよび第六の開口部２６ａを充填するように、ＴｉＮ／Ｔｉ等のバリア膜とタングステン（Ｗ）を積層した堆積膜を形成する。次いで、ＣＭＰ法を用いて、第一層間絶縁膜１３が露出するまで、第一層間絶縁膜１３上の堆積膜を研磨する。
【００７１】
これにより、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続する第一のコンタクトプラグ２２、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続する第二のコンタクトプラグ２３、第三のシリコン柱４ａの近傍において第一のゲート電極１２ａに接続する第三のコンタクトプラグ２４、第四のシリコン柱４ｄの近傍において第二のゲート電極１２ｂに接続する第四のコンタクトプラグ２５、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに接続する第五のコンタクトプラグ２６、および、第二の活性領域４２の下部拡散層７ａに接続する第六のコンタクトプラグ２７が形成される。
【００７２】
このとき、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂの位置は同じ高さで形成されているため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３は同じ長さとなる。
【００７３】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面は、バリア層２９と第二のシリコン酸化膜２で覆われている。そのため、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。また、第三のシリコン柱４ａ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第三のコンタクトプラグ２４と第三のシリコン柱４ａとの間の絶縁性は確保されている。また、第四のシリコン柱４ｄ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第四のコンタクトプラグ２５と第四のシリコン柱４ｄとの間の絶縁性は確保されている。
【００７４】
本実施形態の半導体装置１００の製造方法によれば、同じ高さの第一のシリコン柱４ｂと第二のシリコン柱４ｃを形成した後に、第一のシリコン柱４ｂの基端側を埋めるようにポリシリコン層１０ａを形成する。この後、ポリシリコン層１０ａと第二のシリコン柱４ｃ基端側の半導体基板１に同時に不純物を注入することにより、第一のシリコン柱４ｂのポリシリコン層１０ａに覆われた部分と、第二のシリコン柱４ｃ基端側の半導体基板１に、同時に下部拡散層７ａを形成することができる。このため、同一の工程で高さの位置が異なる下部拡散層７ａを形成することができ、半導体装置１００の製造工程を簡略化することが可能となる。
【００７５】
また、ポリシリコン層１０ａに不純物を注入することにより、第一のピラートランジスタＴｒ１の下部拡散層７ａ上端を、ポリシリコン層１０ａ上面と同じ高さとすることができる。また、第一のシリコン柱４ｂと第二のシリコン柱４ｃを同じ高さで形成するため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂを同じ高さの位置に形成することができる。このため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）と第二のピラートランジスタＴｒ２のチャネル長（ｄ２）を、ポリシリコン層１０ａの厚みにより容易に調整することができる。そのため、半導体装置１００の設計の自由度を向上することができる。
【００７６】
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂを同じ高さの位置に形成することにより、第一のコンタクトプラグ２２と、第二のコンタクトプラグ２３を同じ長さで形成することができる。そのため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３のコンタクト抵抗を均一とすることができ、オン電流の減少を防止できる。
以上により、チャネル長の異なる複数のピラートランジスタを同一の半導体基板１上に形成しても、コンタクト抵抗の増加やオン電流の減少を防ぐことができる。そのため、半導体装置１００の微細化、低消費電力化を実現することができる。
【００７７】
また、第五のコンタクトプラグ２６をポリシリコン層１０ａに接続させることにより、第五のコンタクトプラグ２６からの信号または電源を、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに供給することができる。また、第五のコンタクトプラグ２６を第六のコンタクトプラグ２７よりも短く形成することができるため、第五のコンタクトプラグ２６のコンタクト抵抗増加を防ぐことができる。
【００７８】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）の第一のシリコン酸化膜５を更に酸化することにより、オーバーラップ部ｅの第一のシリコン酸化膜５は、第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成される。これにより、オーバーラップ部ｅ上の第一のシリコン酸化膜５の膜質を改善することができる。
【００７９】
また、第三のシリコン柱４ａ上部および第四のシリコン柱４ｄ上部に、第二のシリコン酸化膜２とシリコン窒化膜３を積層することにより、第三のシリコン柱４ａと第三のコンタクトプラグ２４との間の絶縁性、および、第四のシリコン柱４ｄと第四のコンタクトプラ２５との間の絶縁性を確保することができる。
【００８０】
また、ポリシリコン層１０ａの材料としてポリシリコンを用いることにより、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）上を速やかに覆うことができる。このため、半導体装置１００の製造工程のスループットを高く保つことができる。
【００８１】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面を、バリア層２９および第二のシリコン酸化膜２により覆うことにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性を確保することができる。このため、第一のコンタクトプラグ２２から、第一のピラートランジスタＴｒ１の上部拡散層７ｂに安定して電位を供給することができる。そのため、第一のピラートランジスタＴｒ１の特性を安定化することができる。同様に、第二のコンタクトプラグ２３から第二のピラートランジスタＴｒ２の上部拡散層７ｂに安定して電位を供給することができる。そのため、第二のピラートランジスタＴｒ２の特性を安定化することができる。
【産業上の利用可能性】
【００８２】
本発明は、ピラートランジスタを備えた半導体装置およびその製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００８３】
１…半導体基板、４ａ…第三のシリコン柱、４ｂ…第一のシリコン柱、４ｃ…第二のシリコン柱、４ｄ…第四のシリコン柱、５…第一のシリコン酸化膜、７ａ…下部拡散層、７ｂ…上部拡散層、７ｃ…上端、７ｄ…上面、８…犠牲用絶縁膜、１０…ポリシリコン膜、１０ａ…ポリシリコン層、１０ｂ…上面、１２ａ…第一のゲート電極、１２ｂ…第二のゲート電極、１３…第一層間絶縁膜、２２…第一のコンタクトプラグ、２３…第二のコンタクトプラグ、２７ａ…第六の開口部、２４…第三のコンタクトプラグ、２５…第四のコンタクトプラグ、２６…第五のコンタクトプラグ、２７…第六のコンタクトプラグ、３０…浅型素子分離領域、４１…第一の活性領域、４２…第二の活性領域、１００…半導体装置、Ｔｒ１…第一のピラートランジスタ、Ｔｒ２…第二のピラートランジスタ、ｄ１…第一のピラートランジスタのチャネル長、ｄ２…第二のピラートランジスタのチャネル長、ｅ…オーバーラップ部
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化・高性能化に伴い、３次元構造のトランジスタの検討がなされている。３次元構造のトランジスタとして、例えば、縦型ＭＯＳトランジスタ（ピラートランジスタ）が開発されている。
このようなピラートランジスタとしては、シリコン柱と、シリコン柱の上部および下部にそれぞれ設けられた不純物拡散層と、シリコン柱を囲むゲート絶縁膜およびゲート電極を有するものが一般的に知られている。しかし、上記構造のピラートランジスタでは、半導体装置の設計の自由度が不十分であった。
【０００３】
このような問題を解決する方法として、半導体基板上に異なる高さの複数のシリコン柱を形成することにより、チャネル長の異なる複数のピラートランジスタを設けた例が知られている（特許文献１）。この例によれば、半導体装置の設計の自由度を上げることが可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2009-141110号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の半導体装置はシリコン柱の高さが不均一になる結果、各シリコン柱上部の不純物拡散層（上部拡散層）上に接続されるコンタクトプラグの長さが不均一となる。特にチャネル長の短いピラートランジスタに接続されるコンタクトプラグの長さが長くなるため、コンタクト抵抗が高くなり、オン電流が減少するという問題があった。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ピラートランジスタと、前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層と、を具備してなることを特徴とする。
【発明の効果】
【０００７】
上記構成の半導体装置によれば、ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層が設けられていることにより、同一の半導体装置内に、シリコン柱の高さが同じで、かつ、チャネル長の異なるピラートランジスタを混在させることができる。そのため、各上部拡散層上に接続されるコンタクトプラグの長さが均一となり、各コンタクトプラグのコンタクト抵抗が均一となる。また、ポリシリコン層の厚みによりピラートランジスタのチャネル長を容易に調整できるため、半導体装置の設計の自由度が向上する。
以上により、チャネル長の異なる複数のピラートランジスタが同一半導体装置内に形成されていても、各ピラートランジスタに接続されるコンタクトプラグのコンタクト抵抗の増加およびオン電流の減少を防止できる。また、コンタクト抵抗の増加を防ぐことにより、チャネル長の異なるピラートランジスタを有する半導体装置の微細化を実現できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の半導体装置を示す断面模式図である。
【図２】図２は、本発明の半導体装置を示す平面模式図である。
【図３】図３は、図１のＢ−Ｂ‘線における断面模式図である。
【図４】図４は、本発明の半導体装置の製造方法を示す工程断面図である。
【図５】図５は、本発明の半導体装置の製造方法を示す工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法を示す工程断面図である。
【図７】図７は、本発明の半導体装置の製造方法を示す工程断面図である。
【図８】図８は、本発明の半導体装置の製造方法を示す工程断面図である。
【図９】図９は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１０】図１０は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１１】図１１は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１２】図１２は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１３】図１３は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１４】図１４は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１５】図１５は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１６】図１６は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１７】図１７は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１８】図１８は、本発明の半導体装置の製造方法を示す工程断面図である。
【図１９】図１９は、本発明の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００９】
以下に本発明の実施形態である半導体装置１００の一例について、図１〜３を用いて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。
図１〜３は、本発明の実施形態である半導体装置１００の一例を説明する図であって、
図１は図２のＡ−Ａ’線における断面模式図であり、図２は半導体装置１００を示す平面模式図であり、図３は、図１のＢ−Ｂ‘線における断面模式図である。以下、各構成について詳細を説明する。
【００１０】
本発明の実施形態である半導体装置１００は、半導体基板１と、第一のシリコン柱（第一のチャネル用シリコン柱）４ｂを有する第一のピラートランジスタＴｒ１と、第二のシリコン柱（第二のチャネル用シリコン柱）４ｃを有する第二のピラートランジスタＴｒ２と、第三のシリコン柱４ａおよび第四のシリコン柱４ｄと、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）と、から概略構成されている。
【００１１】
＜半導体基板１＞
図１に示すように、半導体基板１の一面側には第一の導電型の第一の活性領域４１および第二の活性領域４２が形成されており、各活性領域４１、４２は、浅型素子分離領域３０によって区画されている。また、半導体基板１としては、所定の濃度のＰ型不純物を含有するシリコン（Ｓｉ）などを用いることができる。
【００１２】
＜第一のピラートランジスタＴｒ１＞
図１に示すように、第一のピラートランジスタＴｒ１は、半導体基板１の第一の活性領域４１上（一面側）に形成されており、第一のシリコン柱４ｂと下部拡散層７ａと上部拡散層７ｂと第一のゲート電極１２ａから概略構成されている。
【００１３】
第一のシリコン柱４ｂは、後述する第二のシリコン柱４ｃと同じ高さで形成されている。また、第一の活性領域４１上には、ポリシリコン層１０ａが第一のシリコン柱４ｂの基端側を埋めるように形成されている。これにより、第一のシリコン柱４ｂの上部がポリシリコン層１０ａから突出している。また、第一のシリコン柱４ｂのうちポリシリコン層１０ａから突出した部分、および、ポリシリコン層１０ａ上面には、第一のシリコン酸化膜５が形成されている。また、第一のシリコン酸化膜５のうち第一のシリコン柱４ｂ側面に形成された部分はゲート絶縁膜として機能する。
【００１４】
第一の導電型の下部拡散層７ａは、半導体基板１の平坦部１ｂの第一の活性領域４１表面、および、第一のシリコン柱４ｂの基端側側面のポリシリコン層１０ａに覆われた部分に形成されている。また、下部拡散層７ａの上端７ｃは、ポリシリコン層１０ａ上面１０ｂと同じ高さとなっている。また、下部拡散層７ａは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のどちらか一方として機能する。また、下部拡散層７ａは、ｎ型不純物の拡散により形成されている。
【００１５】
また、第一の導電型の上部拡散層７ｂは、第一のシリコン柱４ｂ上部に形成されている。また、上部拡散層７ｂは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のいずれか他方として機能する。また、上部拡散層７ｂは、下部拡散層７ａと同様にｎ型不純物の拡散により形成されている。また、第一のシリコン柱４ｂのうち、下部拡散層７ａの上端７ｃと上部拡散層７ｂとの間の部分が、第一のピラートランジスタＴｒ１のチャネル領域となる部分に相当する。
【００１６】
また、第一のゲート電極１２ａは、第一のシリコン酸化膜５を介して、第一のシリコン柱４ｂ側面を覆うように形成されている。また、ポリシリコン層１０ａと第一のゲート電極１２ａは、ポリシリコン層１０ａ上の第一のシリコン酸化膜５により絶縁されている。
【００１７】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）に形成されている第一のシリコン酸化膜５は、後述する第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成されていることが好ましい。
【００１８】
このような構成により、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、下部拡散層７ａの上端７ｃから、上部拡散層７ｂまでの距離となる。
【００１９】
＜第二のピラートランジスタＴｒ２＞
第二のピラートランジスタＴｒ２は半導体基板１の第二の活性領域４２上（一面側）に形成されており、第二のシリコン柱４ｃと下部拡散層７ａと上部拡散層７ｂと第二のゲート電極１２ｂから概略構成されている。
【００２０】
第二のシリコン柱４ｃは第一のシリコン柱４ｂと同じ高さで形成されている。また、第一のシリコン酸化膜５が、第二のシリコン柱４ｃ側面および第二の活性領域４２の半導体基板１表面に形成されている。また、第一のシリコン酸化膜５のうち第二のシリコン柱４ｃ側面に形成された部分はゲート絶縁膜として機能する。
【００２１】
第一の導電型の下部拡散層７ａは、半導体基板１の平坦部１ｂの第二の活性領域４２表面に形成されている。この下部拡散層７ａは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のどちらか一方として機能する。
【００２２】
また、第一の導電型の上部拡散層７ｂは、第二のシリコン柱４ｃ上部に形成されている。また、上部拡散層７ｂは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のいずれか他方として機能する。また、上部拡散層７ｂは、下部拡散層７ａと同様にｎ型不純物の拡散により形成されている。また、第二のシリコン柱４ｃのうち、下部拡散層７ａの上面７ｄと上部拡散層７ｂとの間の部分が、第二のピラートランジスタＴｒ２のチャネル領域となる部分に相当する。
【００２３】
また、第二のゲート電極１２ｂは、第一のシリコン酸化膜５を介して、第二のシリコン柱４ｃ側面を覆うように形成されている。また、第二の活性領域４２の半導体基板１表面と第二のゲート電極１２ｂは、半導体基板１上の第一のシリコン酸化膜５により絶縁されている。
【００２４】
このような構成により、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、下部拡散層７ａ上面７ｄから、上部拡散層７ｂまでの距離となる。このため、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）よりも、上面７ｄと上端７ｃの高さの差（ポリシリコン層１０ａの厚み）の分だけ長く構成されている。
【００２５】
＜第三のシリコン柱４ａ、第四のシリコン柱４ｄ＞
第一の活性領域４１には第三のシリコン柱４ａが形成されており、第二の活性領域４２には第四のシリコン柱４ｄが形成されている。
【００２６】
第三のシリコン柱４ａは第一のチャネル用シリコン４ｂに隣接して形成されている。また、ポリシリコン層１０ａが第三のシリコン柱４ａの基端側を埋めるように形成されている。これにより、第三のシリコン柱４ａの上部がポリシリコン層１０ａから突出している。また、第三のシリコン柱４ａのポリシリコン層１０ａから突出した部分は第一のシリコン酸化膜５により覆われている。また、下部拡散層７ａは、第三のシリコン柱４ａの基端側側面のポリシリコン層１０ａに覆われた部分に形成されている。また、第三のシリコン柱４ａ側面は、第一のシリコン酸化膜５を介して第一のゲート電極１２ａにより覆われている。また、第二のシリコン酸化膜２とシリコン窒化膜３が、第三のシリコン柱４ａ上部に積層されている。
【００２７】
第四のシリコン柱４ｄは第二のシリコン柱４ｃに隣接して形成されている。また、第四のシリコン柱４ｄの側面は第一のシリコン酸化膜５により覆われている。また、下部拡散層７ａは、第四のシリコン柱４ｄの基端側の半導体基板１表面に形成されている。また、第四のシリコン柱４ｄ側面は、第一のシリコン酸化膜５を介して第二のゲート電極１２ｂにより覆われている。また、第二のシリコン酸化膜２とシリコン窒化膜３が第四のシリコン柱４ｄの上部に積層されている。
【００２８】
また、半導体基板１上の第一のシリコン酸化膜５、第一のゲート電極１２ａおよび第二のゲート電極１２ｂは、第一層間絶縁膜１３により覆われている。また、第一の活性領域４１上の第一層間絶縁膜１３と、第二の活性領域４２上の第一層間絶縁膜１３とは互いに離間しており、浅型素子分離領域３０と第二のシリコン酸化膜２とシリコン窒化膜３により区画されている。
【００２９】
＜コンタクトプラグ２２〜２７＞
コンタクトプラグ２２〜２７は導電体からなり、材質は特に限定されない。また、コンタクトプラグ２２〜２７はそれぞれ、第一層間絶縁膜１３に設けられたコンタクトプラグ用孔部（第一の開口部１５、第二の開口部１７、第三の開口部１６ａ、第四の開口部１６ｂ、第五の開口部２３ａ、第六の開口部２６ａ）に埋め込まれた構成となっている。
【００３０】
第一のコンタクトプラグ２２は、第一層間絶縁膜１３および第一のゲート電極１２ａを貫通し、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続されている。
また、第一のコンタクトプラグ２２の側面は、たとえば窒化シリコンからなるバリア層２９および第二のシリコン酸化膜２により覆われている。これにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。
【００３１】
第二のコンタクトプラグ２３は第一層間絶縁膜１３および第二のゲート電極１２ｂを貫通し、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続されている。なお、第一のシリコン柱４ｂと第二のシリコン柱４ｃは同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さの位置に形成されている。そのため、第二のコンタクトプラグ２３は、第一のコンタクトプラグ２２と同じ長さで形成されている。
また、第二のコンタクトプラグ２３の側面はバリア層２９および第二のシリコン酸化膜２により覆われている。このような構成により、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。
【００３２】
第三のコンタクトプラグ２４は、第一の活性領域４１の第一層間絶縁膜１３を貫通し、第三のシリコン柱４ａの近傍において第一のゲート電極１２ａに接続されている。第三のコンタクトプラグ２４は、第三のシリコン柱４ａに隣接して形成されているが、第三のシリコン柱４ａ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第三のコンタクトプラグ２４と第三のシリコン柱４ａとの間の絶縁性が確保されている。
【００３３】
第四のコンタクトプラグ２５は、第二の活性領域４２の第一層間絶縁膜１３を貫通し、第四のシリコン柱４ｄの近傍において第二のゲート電極１２ｂに接続されている。第四のコンタクトプラグ２５は、第四のシリコン柱４ｄに隣接して形成されているが、第四のシリコン柱４ｄ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第四のコンタクトプラグ２５と第四のシリコン柱４ｄとの間の絶縁性が確保されている。
【００３４】
第五のコンタクトプラグ２６は、第一の活性領域４１の第一層間絶縁膜１３および第一のシリコン酸化膜５を貫通し、ポリシリコン層１０ａに接続されている。
【００３５】
第六のコンタクトプラグ２７は、第二の活性領域４２の第一層間絶縁膜１３および第一のシリコン酸化膜５を貫通し、第二の活性領域４２の下部拡散層７ａに接続されている。なお、第五のコンタクトプラグ２６はポリシリコン層１０ａに接続しているため、ポリシリコン層１０ａの厚みの分だけ、第六のコンタクトプラグ２７よりも短く形成されている。
【００３６】
次いで、図２と図３により、半導体装置１００の第一のピラートランジスタＴｒ１および第二のピラートランジスタＴｒ２、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）の配置を詳細に説明する。
【００３７】
図２に示すように、半導体装置１００は、平面視したときに、平面視形状円形のコンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）が第一層間絶縁膜１３に直列に配列される。なお、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）の平面視形状は円形に限られず、他の形状であっても構わない。
【００３８】
図３は図１のＢ−Ｂ‘線における断面図である。なお、ここでは図１で説明した構成要素を平面視した時の位置関係を以下に説明する。
第一の活性領域４１上の第一層間絶縁膜１３内には、第二の活性領域４２側から順に、第一のシリコン柱４ｂ、第三のシリコン柱４ａ、第五のコンタクトプラグ２６が形成されている。また、第一のシリコン柱４ｂ側面の第一のゲート電極１２ａと、第三のシリコン柱４ａ側面の第一のゲート電極１２ａは互いに接続している。
【００３９】
同様に、第二の活性領域４２上の第一層間絶縁膜１３内には、第一の活性領域４１側から順に、第二のシリコン柱４ｃ、第四のシリコン柱４ｄ、第六のコンタクトプラグ２７が形成されている。また、第二のシリコン柱４ｃ側面の第二のゲート電極１２ｂと、第四のシリコン柱４ｄ側面の第二のゲート電極１２ｂは互いに接続している。
【００４０】
また、第一の活性領域４１上の第一層間絶縁膜１３側面と、第二の活性領域４２上の第一層間絶縁膜１３側面は、ゲート用残留電極１２ｃにより覆われている。
【００４１】
本実施形態における半導体装置１００は、第一のシリコン柱４ｂと第二のシリコン柱４ｃが同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さの位置に形成されている。また、第一のシリコン柱４ｂの基端側側面のポリシリコン層１０ａに覆われた部分に下部拡散層７ａが形成されていることにより、第一のピラートランジスタＴｒ１の下部拡散層７ａの上端７ｃはポリシリコン層１０ａの上面１０ｂと同じ高さとなる。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、上端７ｃから、上部拡散層７ｂまでの距離となる。
【００４２】
それに対し、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、第二のピラートランジスタＴｒ２の下部拡散層７ａの上面７ｄから、上部拡散層７ｂまでの距離となる。そのため、第一のピラートランジスタＴｒ１のチャネル長ｄ１は、第二のピラートランジスタＴｒ２のチャネル長ｄ２よりも、ポリシリコン層１０ａの厚みの分だけ短くなる。このような構成とすることにより、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）を、ポリシリコン層１０ａの厚みにより容易に調整することができる。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）と第二のピラートランジスタＴｒ２のチャネル長（ｄ２）の差を容易に調整することができる。そのため、半導体装置１００の設計の自由度を向上することができる。
【００４３】
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂは同じ高さで形成されているため、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続する第一のコンタクトプラグ２２と、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続する第二のコンタクトプラグ２３は同じ長さで形成される。そのため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３のコンタクト抵抗は均一となり、オン電流の減少を防止することができる。
本実施形態の半導体装置１００によれば、チャネル長の異なる複数のピラートランジスタを同一の半導体基板１上に形成しても、コンタクト抵抗の増加やオン電流の減少を防ぐことができる。そのため、半導体装置１００の微細化、低消費電力化を実現することができる。
【００４４】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）に形成されている第一のシリコン酸化膜５は、第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成されている。これにより、第二の活性領域４２の半導体基板１上に形成された第一のシリコン酸化膜５と、ポリシリコン層１０ａ上に形成された第一のシリコン酸化膜５の膜質の差を抑えることができる。
【００４５】
また、第二のシリコン酸化膜２とシリコン窒化膜３が第三のシリコン柱４ａ上部および第四のシリコン柱４ｄ上部に積層されていることにより、第三のシリコン柱４ａと第三のコンタクトプラグ２４との間の絶縁性、および、第四のシリコン柱４ｄと第四のコンタクトプラ２５との間の絶縁性を確保することができる。
【００４６】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面が、バリア層２９および第二のシリコン酸化膜２により覆われていることにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性が確保される。このため、第一のコンタクトプラグ２２から、第一のピラートランジスタＴｒ１の上部拡散層７ｂに安定して電位が供給され、第一のピラートランジスタＴｒ１の特性を安定化することができる。同様に、第二のコンタクトプラグ２３から第二のピラートランジスタＴｒ２の上部拡散層７ｂに安定して電位が供給されるため、第二のピラートランジスタＴｒ２の特性を安定化することができる。
【００４７】
また、第五のコンタクトプラグ２６がポリシリコン層１０ａに接続されることにより、第五のコンタクトプラグ２６からの信号または電源を、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに供給することができる。また、第五のコンタクトプラグ２６は、ポリシリコン層１０ａの厚みの分、第六のコンタクトプラグ２７よりも短く形成されるため、第五のコンタクトプラグ２６のコンタクト抵抗増加が防がれる。
【００４８】
次に、本発明の実施形態である半導体装置１００の製造方法について説明する。
本発明の実施形態である半導体装置１００の製造方法は、半導体基板１に浅型素子分離領域３０を形成する工程と、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）を複数形成する工程と、ポリシリコン層１０ａを形成する工程と、第一のシリコン酸化膜５を形成する工程と、下部拡散層７ａを形成する工程と、第一のゲート電極１２ａおよび第二のゲート電極１２ｂを形成する工程と、第一層間絶縁膜１３および第三のシリコン酸化膜１４形成する工程と、上部拡散層７ｂを形成する工程と、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）を形成する工程と、から概略構成されている。以下、各工程について詳細を説明する。
【００４９】
まず、図４に示すように半導体基板１に浅型素子分離領域３０を形成する。はじめに、シリコンからなる半導体基板１に不純物を導入することにより、ｐ型ウエル層からなる活性領域を形成する。次いで、半導体基板１に浅溝素子分離領域３０を形成する。これにより、前記活性領域は、第一の導電型の第一の活性領域４１および第二の活性領域４２に区画される。
次いで熱酸化法により、半導体基板１の一面１ａを覆うようにたとえば膜厚５ｎｍの第二のシリコン酸化膜２を形成する。次いで、ＣＶＤ法により、第二のシリコン酸化膜２を覆うように、たとえば膜厚１２０ｎｍのシリコン窒化膜３を形成する。次いで、シリコン窒化膜３を覆うようにレジスト１８を形成し、フォトリソグラフィー技術によりパターニングする。
【００５０】
次いで、図５に示すように、同じ高さの複数の第三のシリコン柱４ａ、第一のシリコン柱（第一のチャネル用シリコン柱）４ｂ、第二のシリコン柱（第二のチャネル用シリコン柱）４ｃおよび第四のシリコン柱４ｄを形成する。
まず、レジスト１８をマスクとして、シリコン窒化膜３と第二のシリコン酸化膜２をパターニングする。次いで、シリコン窒化膜３と第二のシリコン酸化膜２をハードマスクとして半導体基板１をエッチングする。これにより、第一の活性領域４１に第三のシリコン柱４ａおよび第一のシリコン柱４ｂが形成され、第二の活性領域４２に第二のシリコン柱４ｃおよび第四のシリコン柱４ｄが形成される。このうち、第一のシリコン柱４ｂは、後述する第一のピラートランジスタＴｒ１のピラー部となる。また、第二のシリコン柱４ｃは、第二のピラートランジスタＴｒ２のピラー部となる。
【００５１】
ここで、エッチングにより露出された半導体基板１の一面を平坦部１ｂとする。この後、レジスト１８を除去することにより、上部に第二のシリコン酸化膜２およびシリコン窒化膜３が積層されたシリコン柱（４ａ、４ｂ、４ｃ、４ｄ）が形成される。
【００５２】
次いで、一部のチャネル用シリコン柱の基端側を埋めるようにポリシリコン層１０ａを形成する。ここでは、たとえば第一のシリコン柱４ｂの基端側にポリシリコン層１０ａを形成する。
まず、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）を埋設し、かつ、半導体基板１の平坦部１ｂ上およびシリコン窒化膜３上を覆うように、酸化シリコンからなる犠牲用絶縁膜８を形成する。次いでＣＭＰ法により、シリコン窒化膜３が露出するまで犠牲用絶縁膜８の表面を研磨する。次いで、第一の活性領域４１の犠牲用絶縁膜８をエッチングにより除去する。これにより、図６に示すように、第一の活性領域４１の平坦部１ｂ上、第三のシリコン柱４ａおよび第一のシリコン柱４ｂは露出した状態となり、第二の活性領域４２の平坦部１ｂ上、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄは犠牲用絶縁膜８により覆われた状態となる。
【００５３】
次いで、図７に示すように、第三のシリコン柱４ａおよび第一のシリコン柱４ｂを埋設し、かつ、第一の活性領域４１の平坦部１ｂ上および犠牲用絶縁膜８上を覆うように、ノンドープのポリシリコン膜１０を形成する。
次いでＣＭＰ法により、犠牲用絶縁膜８の表面が露出するまでポリシリコン膜１０の表面を研磨する。
【００５４】
次いで、図８に示すようにポリシリコン膜１０をエッチバックする。このとき、第一の活性領域４１の平坦部１ｂ上にポリシリコン膜１０が任意の厚さだけ残存するよう、適宜エッチングの条件を設定する。また、このエッチバックにより犠牲用絶縁膜８上のポリシリコンを全て除去する。以上により、第一の活性領域４１の平坦部１ｂ上を覆い、かつ、第三のシリコン柱４ａおよび第一のシリコン柱４ｂの基端側を埋めるポリシリコン層１０ａが形成される。これにより、第一のシリコン柱４ｂの上部がポリシリコン層１０ａから突出した構成となる。
この後、犠牲用絶縁膜８を除去することにより、第二の活性領域４２の半導体基板１表面、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄを露出させる。
【００５５】
次いで、図９に示すように、第一のシリコン酸化膜５を形成する。まず、ＣＶＤ法により、半導体基板１表面およびポリシリコン層１０ａ表面を覆うように酸化シリコン（ＳｉＯ２）からなる熱酸化膜を形成する。これにより、第二の活性領域４２の半導体基板１表面、ポリシリコン層１０ａ表面、第三のシリコン柱４ａおよび第一のシリコン柱４ｂのポリシリコン層１０ａから突出した部分の側面、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆う第一のシリコン酸化膜５が形成される。このうち、第一のシリコン柱４ｂ側面に形成された第一のシリコン酸化膜５と、第二のシリコン柱４ｃ側面に形成された第一のシリコン酸化膜５は、ゲート絶縁膜として機能する。
【００５６】
この後、酸化処理によりポリシリコン層１０ａ表面の第一のシリコン酸化膜５を更に酸化して、第二の活性領域４２の半導体基板１表面の第一のシリコン酸化膜５よりも厚く形成することが好ましい。
【００５７】
次に、図１０に示すように、下部拡散層７ａを形成する。まず、第一の活性領域４１のポリシリコン層１０ａと第二の活性領域４２の半導体基板１の平面部１ｂに、同時にリン等のｎ型不純物を注入する。
次いで熱処理を行い、半導体基板１の平面部１ｂ、および、第三のシリコン柱４ａと第一のシリコン柱４ｂのうちポリシリコン層１０ａに覆われた部分に第一の導電型の下部拡散層７ａを形成する。これにより、第一のシリコン柱４ｂの下部拡散層７ａの上端７ｃは、ポリシリコン層１０ａの上面１０ｂと同じ高さとなる。
【００５８】
次いで、図１１に示すように第一のゲート電極１２ａおよび第二のゲート電極１２ｂを形成する。まず、ＣＶＤ法により、第一のシリコン酸化膜５を介して第三のシリコン柱４ａ、第一のシリコン柱４ｂ、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆うように、たとえば多結晶シリコンからなるゲート電極材を堆積させる。
これにより、第三のシリコン柱４ａおよび第一のシリコン柱４ｂの側面を覆う第一のゲート電極１２ａと、第二のシリコン柱４ｃおよび第四のシリコン柱４ｄの側面を覆う第二のゲート電極１２ｂが形成される。また、第一のシリコン柱４ｂ側面の第一のゲート電極１２ａと、第三のシリコン柱４ａ側面の第一のゲート電極１２ａは、互いに接続した構成となる。また、第二のシリコン柱４ｃ側面の第二のゲート電極１２ｂと、第四のシリコン柱４ｄ側面の第二のゲート電極１２ｂも、互いに接続した構成となる。
【００５９】
次いで、図１２に示すように第一層間絶縁膜１３および第三のシリコン酸化膜１４を形成する。まず、高密度プラズマＣＶＤ法により、第一のシリコン酸化膜５、第一のゲート電極１２ａ、第二のゲート電極１２ｂおよびシリコン窒化膜３を覆うように第一層間絶縁膜１３を堆積する。次いで、ＣＭＰ法により、シリコン窒化膜３が露出するまで第一層間絶縁膜１３表面を研磨する。
【００６０】
次いで、プラズマＣＶＤ法により、第一層間絶縁膜１３およびシリコン窒化膜３を覆うように第三のシリコン酸化膜１４を形成する。次いでフォトリソグラフィーとドライエッチングにより、第一のシリコン柱４ｂ上の第三のシリコン酸化膜１４と、第二のシリコン柱４ｃ上の第三のシリコン酸化膜１４とを除去する。これにより第三のシリコン酸化膜１４を開口する第一の開口部１５および第二の開口部１７が形成され、第一のシリコン柱４ｂ上のシリコン窒化膜３および第二のシリコン柱４ｃ上のシリコン窒化膜３上面が露出する。
【００６１】
次いで、図１３に示すように、第三のシリコン酸化膜１４をマスクにドライエッチングを行い、第一のシリコン柱４ｂ上のシリコン窒化膜３および第二のシリコン柱４ｃ上のシリコン窒化膜３を除去する。これにより、第一の開口部１５および第二の開口部１７内に第二のシリコン酸化膜２が露出する。
【００６２】
次に、図１３に示すように、第一のシリコン柱４ｂ上部および第二のシリコン柱４ｃ上部に、第二のシリコン酸化膜２を介してｎ型不純物を注入する。次いで熱処理を行ってｎ型不純物を拡散させ、第一のシリコン柱４ｂ上部および第二のシリコン柱４ｃ上部に第一の導電型の上部拡散層７ｂを形成する。以上により、第一のピラートランジスタＴｒ１および第二のピラートランジスタＴｒ２が形成される。
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂは、第一のピラートランジスタＴｒ１のソース領域またはドレイン領域のいずれか他方として機能する。また、第二のピラートランジスタＴｒ２の上部拡散層７ｂは、第二のピラートランジスタＴｒ２のソース領域またはドレイン領域のいずれか他方として機能する。
また、第二のシリコン柱４ｃは第一のシリコン柱４ｂと同じ高さであるため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂの位置は同じ高さとなる。
【００６３】
また、第一のシリコン柱４ｂのうち、下部拡散層７ａの上端７ｃと上部拡散層７ｂとの間の部分は、第一のピラートランジスタＴｒ１のチャネル領域となる部分に相当する。そのため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、上端７ｃから上部拡散層７ｂまでの距離となる。
また、第二のシリコン柱４ｃのうち、下部拡散層７ａの上面７ｄと上部拡散層７ｂとの間の部分は、第二のピラートランジスタＴｒ２のチャネル領域となる部分に相当する。そのため、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）は、上端７ｃから、上部拡散層７ｂまでの距離となる。このため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）は、第二のピラートランジスタＴｒ２のチャネル長（ｄ２）よりも、上端７ｃと上面７ｄの高さの差（ポリシリコン層１０ａの厚み）の分だけ短く構成される。
【００６４】
次いで、図１４に示すように、バリア層２９を形成する。はじめに、第三のシリコン酸化膜１４、第一の開口部１５内壁、第二の開口部１７内壁を覆うようにシリコン窒化膜を形成する。次いで、エッチングにより、第一の開口部１５底部に第一のシリコン柱４ｂ上部を露出させるとともに、第二の開口部１７底部に第二のシリコン柱４ｃ上部を露出させる。
【００６５】
このエッチングにより、第一の開口部１５内壁側面および第二の開口部１７内壁側面を覆うように残留した筒状のシリコン窒化膜からなるバリア層２９が形成される。また、バリア層２９の下部には第二のシリコン酸化膜２が残留する。これにより、第一の開口部１５内壁側面および第二の開口部１７内壁側面は第二のシリコン酸化膜２とバリア層２９により覆われた構成となる。
【００６６】
次いで、図１５に示すように第四のシリコン酸化膜１６を形成する。まず、ドライエッチングにより第三のシリコン酸化膜１４を除去する。次いでＣＶＤ法により、第一層間絶縁膜１３上面を覆い、かつ、第一の開口部１５および第二の開口部１７内を充填するように、シリコン酸化膜からなる第四のシリコン酸化膜１６を形成する。次いで、フォトリソグラフィーとドライエッチングにより、第三のシリコン柱４ａ上のシリコン窒化膜３の一部および第一層間絶縁膜１３の一部を露出させる第三の開口部１６ａと、第四のシリコン柱４ｄ上のシリコン窒化膜３の一部および第一層間絶縁膜１３の一部を露出させる第四の開口部１６ｂを形成する。
【００６７】
次いで、図１６に示すように第四のシリコン酸化膜１６をマスクにドライエッチングを行い、第三の開口部１６ａから露出する第一層間絶縁膜１３と、第四の開口部１６ｂから露出する第一層間絶縁膜１３を除去する。これにより、第一のゲート電極１２ａを露出する第三の開口部１６ａと、第二のゲート電極１２ｂを露出する第四の開口部１６ｂが形成される。
【００６８】
次いで、図１７に示すように、第二層間絶縁膜２１を形成する。まず、ドライエッチングにより第四のシリコン酸化膜１６を除去する。次いでＣＶＤ法により、第一層間絶縁膜１３上面を覆い、かつ、第一の開口部１５および第二の開口部１７内を充填するように、シリコン酸化膜からなる第二層間絶縁膜２１を形成する。次いで、フォトリソグラフィーとドライエッチングにより、第一の活性領域４１上の第一層間絶縁膜１３の一部を露出させる第五の開口部２３ａと、第二の活性領域４２上の第一層間絶縁膜１３を露出させる第六の開口部２６ａを形成する。
【００６９】
次いで、図１８に示すように、第二層間絶縁膜２１をマスクにして第一層間絶縁膜１３および第一のシリコン酸化膜５をエッチングする。これにより、第一の活性領域４１のポリシリコン層１０ａを露出する第五の開口部２３ａと、第二の活性領域４２の半導体基板１を露出する第六の開口部２６ａが形成される。
【００７０】
次いで、図１９に示すように、コンタクトプラグ（第一のコンタクトプラグ２２〜第六のコンタクトプラグ２７）を形成する。まず、ドライエッチングにより第二層間絶縁膜２１を除去する。次に、第一の開口部１５、第二の開口部１７、第三の開口部１６ａ、第四の開口部１６ｂ、第五の開口部２３ａおよび第六の開口部２６ａを充填するように、ＴｉＮ／Ｔｉ等のバリア膜とタングステン（Ｗ）を積層した堆積膜を形成する。次いで、ＣＭＰ法を用いて、第一層間絶縁膜１３が露出するまで、第一層間絶縁膜１３上の堆積膜を研磨する。
【００７１】
これにより、第一のピラートランジスタＴｒ１の上部拡散層７ｂに接続する第一のコンタクトプラグ２２、第二のピラートランジスタＴｒ２の上部拡散層７ｂに接続する第二のコンタクトプラグ２３、第三のシリコン柱４ａの近傍において第一のゲート電極１２ａに接続する第三のコンタクトプラグ２４、第四のシリコン柱４ｄの近傍において第二のゲート電極１２ｂに接続する第四のコンタクトプラグ２５、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに接続する第五のコンタクトプラグ２６、および、第二の活性領域４２の下部拡散層７ａに接続する第六のコンタクトプラグ２７が形成される。
【００７２】
このとき、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂの位置は同じ高さで形成されているため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３は同じ長さとなる。
【００７３】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面は、バリア層２９と第二のシリコン酸化膜２で覆われている。そのため、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性は、バリア層２９および第二のシリコン酸化膜２により確保されている。また、第三のシリコン柱４ａ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第三のコンタクトプラグ２４と第三のシリコン柱４ａとの間の絶縁性は確保されている。また、第四のシリコン柱４ｄ上部の第二のシリコン酸化膜２とシリコン窒化膜３により、第四のコンタクトプラグ２５と第四のシリコン柱４ｄとの間の絶縁性は確保されている。
【００７４】
本実施形態の半導体装置１００の製造方法によれば、同じ高さの第一のシリコン柱４ｂと第二のシリコン柱４ｃを形成した後に、第一のシリコン柱４ｂの基端側を埋めるようにポリシリコン層１０ａを形成する。この後、ポリシリコン層１０ａと第二のシリコン柱４ｃ基端側の半導体基板１に同時に不純物を注入することにより、第一のシリコン柱４ｂのポリシリコン層１０ａに覆われた部分と、第二のシリコン柱４ｃ基端側の半導体基板１に、同時に下部拡散層７ａを形成することができる。このため、同一の工程で高さの位置が異なる下部拡散層７ａを形成することができ、半導体装置１００の製造工程を簡略化することが可能となる。
【００７５】
また、ポリシリコン層１０ａに不純物を注入することにより、第一のピラートランジスタＴｒ１の下部拡散層７ａ上端を、ポリシリコン層１０ａ上面と同じ高さとすることができる。また、第一のシリコン柱４ｂと第二のシリコン柱４ｃを同じ高さで形成するため、第一のピラートランジスタＴｒ１の上部拡散層７ｂと第二のピラートランジスタＴｒ２の上部拡散層７ｂを同じ高さの位置に形成することができる。このため、第一のピラートランジスタＴｒ１のチャネル長（ｄ１）と第二のピラートランジスタＴｒ２のチャネル長（ｄ２）を、ポリシリコン層１０ａの厚みにより容易に調整することができる。そのため、半導体装置１００の設計の自由度を向上することができる。
【００７６】
また、第一のピラートランジスタＴｒ１の上部拡散層７ｂと、第二のピラートランジスタＴｒ２の上部拡散層７ｂを同じ高さの位置に形成することにより、第一のコンタクトプラグ２２と、第二のコンタクトプラグ２３を同じ長さで形成することができる。そのため、第一のコンタクトプラグ２２と第二のコンタクトプラグ２３のコンタクト抵抗を均一とすることができ、オン電流の減少を防止できる。
以上により、チャネル長の異なる複数のピラートランジスタを同一の半導体基板１上に形成しても、コンタクト抵抗の増加やオン電流の減少を防ぐことができる。そのため、半導体装置１００の微細化、低消費電力化を実現することができる。
【００７７】
また、第五のコンタクトプラグ２６をポリシリコン層１０ａに接続させることにより、第五のコンタクトプラグ２６からの信号または電源を、ポリシリコン層１０ａを介して第一の活性領域４１の下部拡散層７ａに供給することができる。また、第五のコンタクトプラグ２６を第六のコンタクトプラグ２７よりも短く形成することができるため、第五のコンタクトプラグ２６のコンタクト抵抗増加を防ぐことができる。
【００７８】
また、ポリシリコン層１０ａと第一のゲート電極１２ａとの間（オーバーラップ部ｅ）の第一のシリコン酸化膜５を更に酸化することにより、オーバーラップ部ｅの第一のシリコン酸化膜５は、第二の活性領域４２の半導体基板１上の第一のシリコン酸化膜５よりも厚く形成される。これにより、オーバーラップ部ｅ上の第一のシリコン酸化膜５の膜質を改善することができる。
【００７９】
また、第三のシリコン柱４ａ上部および第四のシリコン柱４ｄ上部に、第二のシリコン酸化膜２とシリコン窒化膜３を積層することにより、第三のシリコン柱４ａと第三のコンタクトプラグ２４との間の絶縁性、および、第四のシリコン柱４ｄと第四のコンタクトプラ２５との間の絶縁性を確保することができる。
【００８０】
また、ポリシリコン層１０ａの材料としてポリシリコンを用いることにより、シリコン柱（４ａ、４ｂ、４ｃ、４ｄ）上を速やかに覆うことができる。このため、半導体装置１００の製造工程のスループットを高く保つことができる。
【００８１】
また、第一のコンタクトプラグ２２側面と第二のコンタクトプラグ２３側面を、バリア層２９および第二のシリコン酸化膜２により覆うことにより、第一のコンタクトプラグ２２と第一のゲート電極１２ａとの間の絶縁性、および、第二のコンタクトプラグ２３と第二のゲート電極１２ｂとの間の絶縁性を確保することができる。このため、第一のコンタクトプラグ２２から、第一のピラートランジスタＴｒ１の上部拡散層７ｂに安定して電位を供給することができる。そのため、第一のピラートランジスタＴｒ１の特性を安定化することができる。同様に、第二のコンタクトプラグ２３から第二のピラートランジスタＴｒ２の上部拡散層７ｂに安定して電位を供給することができる。そのため、第二のピラートランジスタＴｒ２の特性を安定化することができる。
【産業上の利用可能性】
【００８２】
本発明は、ピラートランジスタを備えた半導体装置およびその製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００８３】
１…半導体基板、４ａ…第三のシリコン柱、４ｂ…第一のシリコン柱、４ｃ…第二のシリコン柱、４ｄ…第四のシリコン柱、５…第一のシリコン酸化膜、７ａ…下部拡散層、７ｂ…上部拡散層、７ｃ…上端、７ｄ…上面、８…犠牲用絶縁膜、１０…ポリシリコン膜、１０ａ…ポリシリコン層、１０ｂ…上面、１２ａ…第一のゲート電極、１２ｂ…第二のゲート電極、１３…第一層間絶縁膜、２２…第一のコンタクトプラグ、２３…第二のコンタクトプラグ、２７ａ…第六の開口部、２４…第三のコンタクトプラグ、２５…第四のコンタクトプラグ、２６…第五のコンタクトプラグ、２７…第六のコンタクトプラグ、３０…浅型素子分離領域、４１…第一の活性領域、４２…第二の活性領域、１００…半導体装置、Ｔｒ１…第一のピラートランジスタ、Ｔｒ２…第二のピラートランジスタ、ｄ１…第一のピラートランジスタのチャネル長、ｄ２…第二のピラートランジスタのチャネル長、ｅ…オーバーラップ部
【特許請求の範囲】
【請求項１】
ピラートランジスタと、
前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記ピラートランジスタの基端側を埋めるように形成された前記ポリシリコン層と、
前記ピラートランジスタの前記ポリシリコン層で覆われた領域に形成された前記下部拡散層と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の第一の活性領域に形成された、前記ピラートランジスタである第一のピラートランジスタと、
前記半導体基板の第二の活性領域に形成された第二のピラートランジスタと、
前記第一のピラートランジスタの基端側および前記第一の活性領域の前記半導体基板表面を覆うように形成された前記ポリシリコン層と、を具備し、
前記第一の活性領域に形成された前記下部拡散層が前記第一のピラートランジスタのソース領域またはドレイン領域のどちらか一方であり、
前記第二の活性領域の前記半導体基板表面に形成された前記下部拡散層が前記第二のピラートランジスタのソース領域またはドレイン領域のどちらか一方であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第一のピラートランジスタのピラー部となる第一のチャネル用シリコン柱側面を覆う第一のゲート電極と、
前記第二のピラートランジスタのピラー部となる第二のチャネル用シリコン柱側面を覆う第二のゲート電極と、を具備してなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第一のピラートランジスタに接続する第一のコンタクトプラグと、
前記第二のピラートランジスタに接続する第二のコンタクトプラグと、を具備してなることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記第一のゲート電極に接続する第三のコンタクトプラグと、
前記第二のゲート電極に接続する第四のコンタクトプラグと、を具備してなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ポリシリコン層に接続し、前記ポリシリコン層を介して前記下部拡散層に信号または電源を供給する第五のコンタクトプラグを有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ポリシリコン層と前記第一のゲート電極とのオーバーラップ部に形成されたシリコン酸化膜の膜厚が、前記第二の活性領域の前記半導体基板表面に形成された前記シリコン酸化膜よりも厚いことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板に、ピラートランジスタのピラー部となるチャネル用シリコン柱を複数形成する工程と、
一部の前記チャネル用シリコン柱の基端側に、前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板の第一の活性領域および第二の活性領域に、第一のチャネル用シリコン柱、第二のチャネル用シリコン柱をそれぞれ形成する工程と、
前記第一のチャネル用シリコン柱の基端側を埋めるようにポリシリコン層を形成する工程と、
前記半導体基板表面および前記第一のチャネル用シリコン柱の前記ポリシリコン層で覆われた領域に前記下部拡散層を形成する工程と、
前記第一のチャネル用シリコン柱上面および前記第二のチャネル用シリコン柱上面に上部拡散層を形成する工程と、
前記上部拡散層にそれぞれ接続するコンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ポリシリコン層を形成する工程が、
前記半導体基板を覆い、かつ、前記第一のチャネル用シリコン柱および前記第二のチャネル用シリコン柱を埋めるように犠牲用絶縁膜を形成する工程と、
前記第二の活性領域の前記犠牲用絶縁膜を除去した後、前記第一のチャネル用シリコン柱を埋めるようにノンドープのポリシリコンを形成する工程と、
前記犠牲用絶縁膜が露出するまで前記ポリシリコンの表面をＣＭＰ法により研磨する工程と、
前記ポリシリコンをエッチバックする工程と、を具備してなることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ポリシリコン層と前記第二の活性領域の前記半導体基板表面に同時に不純物を導入することにより、前記第一のチャネル用シリコン柱の前記ポリシリコン層で覆われた領域および前記半導体基板表面に前記下部拡散層を形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記下部拡散層を形成する工程と前記上部拡散層を形成する工程との間に、前記第一のチャネル用シリコン柱側面を覆う第一のゲート電極および前記第二のチャネル用シリコン柱側面を覆う第二のゲート電極を順次形成することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記ポリシリコン層を形成する工程の後と前記下部拡散層を形成する工程との間に、前記ポリシリコン層および前記第二の活性領域の前記半導体基板を覆うようにシリコン酸化膜を形成する工程と
前記ポリシリコン層を覆う前記シリコン酸化膜を酸化することにより、前記ポリシリコン層表面を覆う前記シリコン酸化膜を前記第二の活性領域の前記シリコン酸化膜よりも厚く形成することを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
ピラートランジスタと、
前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記ピラートランジスタの基端側を埋めるように形成された前記ポリシリコン層と、
前記ピラートランジスタの前記ポリシリコン層で覆われた領域に形成された前記下部拡散層と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の第一の活性領域に形成された、前記ピラートランジスタである第一のピラートランジスタと、
前記半導体基板の第二の活性領域に形成された第二のピラートランジスタと、
前記第一のピラートランジスタの基端側および前記第一の活性領域の前記半導体基板表面を覆うように形成された前記ポリシリコン層と、を具備し、
前記第一の活性領域に形成された前記下部拡散層が前記第一のピラートランジスタのソース領域またはドレイン領域のどちらか一方であり、
前記第二の活性領域の前記半導体基板表面に形成された前記下部拡散層が前記第二のピラートランジスタのソース領域またはドレイン領域のどちらか一方であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第一のピラートランジスタのピラー部となる第一のチャネル用シリコン柱側面を覆う第一のゲート電極と、
前記第二のピラートランジスタのピラー部となる第二のチャネル用シリコン柱側面を覆う第二のゲート電極と、を具備してなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第一のピラートランジスタに接続する第一のコンタクトプラグと、
前記第二のピラートランジスタに接続する第二のコンタクトプラグと、を具備してなることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記第一のゲート電極に接続する第三のコンタクトプラグと、
前記第二のゲート電極に接続する第四のコンタクトプラグと、を具備してなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ポリシリコン層に接続し、前記ポリシリコン層を介して前記下部拡散層に信号または電源を供給する第五のコンタクトプラグを有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ポリシリコン層と前記第一のゲート電極とのオーバーラップ部に形成されたシリコン酸化膜の膜厚が、前記第二の活性領域の前記半導体基板表面に形成された前記シリコン酸化膜よりも厚いことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板に、ピラートランジスタのピラー部となるチャネル用シリコン柱を複数形成する工程と、
一部の前記チャネル用シリコン柱の基端側に、前記ピラートランジスタの下部拡散層へ信号または電源を供給するとともに、前記ピラートランジスタのチャネル長を厚みにより制御するポリシリコン層を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板の第一の活性領域および第二の活性領域に、第一のチャネル用シリコン柱、第二のチャネル用シリコン柱をそれぞれ形成する工程と、
前記第一のチャネル用シリコン柱の基端側を埋めるようにポリシリコン層を形成する工程と、
前記半導体基板表面および前記第一のチャネル用シリコン柱の前記ポリシリコン層で覆われた領域に前記下部拡散層を形成する工程と、
前記第一のチャネル用シリコン柱上面および前記第二のチャネル用シリコン柱上面に上部拡散層を形成する工程と、
前記上部拡散層にそれぞれ接続するコンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ポリシリコン層を形成する工程が、
前記半導体基板を覆い、かつ、前記第一のチャネル用シリコン柱および前記第二のチャネル用シリコン柱を埋めるように犠牲用絶縁膜を形成する工程と、
前記第二の活性領域の前記犠牲用絶縁膜を除去した後、前記第一のチャネル用シリコン柱を埋めるようにノンドープのポリシリコンを形成する工程と、
前記犠牲用絶縁膜が露出するまで前記ポリシリコンの表面をＣＭＰ法により研磨する工程と、
前記ポリシリコンをエッチバックする工程と、を具備してなることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ポリシリコン層と前記第二の活性領域の前記半導体基板表面に同時に不純物を導入することにより、前記第一のチャネル用シリコン柱の前記ポリシリコン層で覆われた領域および前記半導体基板表面に前記下部拡散層を形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記下部拡散層を形成する工程と前記上部拡散層を形成する工程との間に、前記第一のチャネル用シリコン柱側面を覆う第一のゲート電極および前記第二のチャネル用シリコン柱側面を覆う第二のゲート電極を順次形成することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記ポリシリコン層を形成する工程の後と前記下部拡散層を形成する工程との間に、前記ポリシリコン層および前記第二の活性領域の前記半導体基板を覆うようにシリコン酸化膜を形成する工程と
前記ポリシリコン層を覆う前記シリコン酸化膜を酸化することにより、前記ポリシリコン層表面を覆う前記シリコン酸化膜を前記第二の活性領域の前記シリコン酸化膜よりも厚く形成することを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−４５１０（Ｐ２０１２−４５１０Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１４０９８５（Ｐ２０１０−１４０９８５）
【出願日】平成２２年６月２１日（２０１０．６．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月２１日（２０１０．６．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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