半導体装置及びその製造方法
【課題】ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタをシリコン基板１上に備える半導体装置であって、
シリコン基板１上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜５と、ゲート酸化膜５上に設けられ、ポリシリコンからなるゲート電極７、８と、を有し、ゲート酸化膜５中のゲート電極７、８近傍の位置に窒素濃度のピークがあり、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下であり、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素によりゲート酸化膜５とシリコン基板１との界面のダングリングボンドが終端化されている。
【解決手段】ＣＭＯＳトランジスタをシリコン基板１上に備える半導体装置であって、
シリコン基板１上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜５と、ゲート酸化膜５上に設けられ、ポリシリコンからなるゲート電極７、８と、を有し、ゲート酸化膜５中のゲート電極７、８近傍の位置に窒素濃度のピークがあり、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下であり、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素によりゲート酸化膜５とシリコン基板１との界面のダングリングボンドが終端化されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳトランジスタは、メモリ、ロジック、増幅、コンパレータなど、広く電子デバイスに用いられている。特に、増幅やコンパレータなどのアナログ回路の占める割合の大きい回路では、ドレイン電流のわずかな変化が特性に大きな影響を及ぼす。ドレイン電流の変化をもたらす要因として、経時的に閾値電圧が変動する信頼性問題（ＮＢＴＩ，ホットキャリア劣化）とともに、フリッカーノイズが大きな問題となる。
【０００３】
フリッカーノイズは、ドレイン電流の時間的な変化が様々な周期の変化の重ね合わせの結果、周波数の逆数に比例したノイズスペクトラムとなることから、１／ｆノイズとも言われている。ＭＯＳトランジスタのフリッカーノイズの大きさを表す指標であるノイズスペクトラム密度Ｓｖｇを表すモデルとして、以下の（ｉ）式がよく用いられる。
Ｓｖｇ＝Ｋｆ／（Ｃｏｘ・Ｌ・Ｗ・ｆ）…（ｉ）
ここで、Ｃｏｘは単位面積当たりのゲート酸化膜の容量、Ｌ、Ｗはゲート長及びゲート幅、ｆは周波数である。Ｋｆは比例係数であるが、トランジスタのフリッカーノイズを表すパラメータとなっている。
【０００４】
増幅器などのアナログ回路では、素子の面積を大きく設計することにより、フリッカーノイズの影響を抑制することができるが、面積を大きくすることは製造コストを上げてしまうため好ましくない。従って、ノイズパラメータＫｆの小さいトランジスタを安定に製造することが肝要である。しかしながら、ノイズパラメータＫｆの小さいトランジスタを安定に製造することは、容易ではなく、宿命とも言うべき長年の課題であった。フリッカーノイズの原因の解明が試みられてきており、チャネル領域における移動度のゆらぎや、キャリア濃度のゆらぎとして説明されてきているが、本質的な原因の解明はなされておらず、また、フリッカーノイズのないトランジスタも存在しない。
【０００５】
ところで、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）の製造プロセスにおいて、ゲート電極にボロンなどのＰ型不純物を打ち込むことによりＰ型の導電性を持たせ、表面チャネル型のＰＭＯＳを作製すると、埋め込みチャネル型のＰＭＯＳに比べて、リーク電流が小さく駆動能力の大きいＰＭＯＳになる。このボロンは、その後の熱処理を経てチャネル付近まで拡散するが、その濃度のばらつきによって閾値電圧がばらつく問題（いわゆるボロン染み出し）があった。
【０００６】
この問題の解決として、ゲート酸化膜の形成後に引き続いて、一酸化窒素ガスを含む雰囲気中で熱処理（以下、ＮＯ処理という）を行うことにより、ゲート酸化膜中に窒素を存在させて、ボロンの拡散を防ぐ方法が知られている（例えば、非特許文献１参照。）。
しかしながら、ＮＯ処理による方法では、フリッカーノイズが大きくなるという新たな問題が発生することがわかった。ＮＯ処理を行った場合と行わない場合のＰＭＯＳのフリッカーノイズのデータを図７に示す。
【０００７】
図７は、ＮＯ処理の有無におけるノイズスペクトラムを示す図である。図７において、横軸は周波数を示し、縦軸はフリッカーノイズを示す。このデータは、ゲート長が２ミクロンであり、ゲート幅が１０ミクロンであるＰＭＯＳについて、ドレイン電流を１７マイクロアンペアに設定した条件で測定したものである。図７から、ＮＯ処理を行うことにより、フリッカーノイズが増大していることがわかる。その原因として、ＮＯ処理による窒素の存在する位置が影響する。
【０００８】
図８は、ＳＩＭＳ解析により求めた、ＮＯ処理によるゲート酸化膜中での窒素濃度分布を示す図である。図８において、横軸はシリコン基板表面からの深さを示し、左側の縦軸は窒素濃度を示し、右側の縦軸はＯとＳｉの２次イオン強度を示す。Ｏのイオン強度が低下する３ｎｍの深さがＳｉＯ2とＳｉの界面を意味するが、図８に示すように、ＮＯ処理によって導入された窒素は、シリコン基板との界面付近にピークを持つ分布となっている。本発明者は、この界面付近の窒素が、ノイズ発生の原因となっている点を見出した。
【０００９】
また、ゲート酸化膜にフッ素を導入することにより、界面準位を低減できることがよく知られている。さらに、ゲート電極となるポリシリコン膜を形成した後で、フッ素イオンを注入して、ポリシリコン膜下のゲート酸化膜にフッ素を導入することにより、トランジスタのフリッカーノイズの低減に効果があることも報告されている（例えば、非特許文献２参照。）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Ｌ．Ｋ．Ｈａｎ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌ．１６，１９９５，Ｐ３１９．
【非特許文献２】「車載用ＥＣＵにおけるＭＯＳ型オペアンプの低ノイズ化」 自動車技術会学術講演会前刷集９６１（１９９６−５）ｐ１２５．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ゲート酸化膜中のフッ素濃度が大きいと、ボロンの拡散が速まりボロンの染み出しが増加する現象がある。このため、ゲート酸化膜とシリコン基板との界面においてチャネルが形成される、表面チャネル型のＰＭＯＳにおいては、フッ素を導入することによる効果に比べてデメリットが大きかった。
そこで、本発明は、ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明者は、ゲート酸化膜中の窒素とフッ素の濃度分布を最適にすることにより、大きなノイズ低減を実現できることを見出し、本発明をなすに至った。
即ち、本発明の一態様に係る半導体装置は、ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする。なお、本発明の「ゲート絶縁膜」としては、例えば、後述するゲート酸化膜５が該当する。
【００１３】
本発明の別の態様に係る半導体装置は、ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタでは、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されており、一方、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタでは、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以下であることを特徴とする。
【００１４】
本発明のさらに別の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、前記ゲート絶縁膜にフッ素イオンを注入する工程と、前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする。
【００１５】
また、上記の半導体装置の製造方法において、前記窒素を導入する工程では、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、前記フッ素イオンを注入する工程では、前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておくことを特徴としてもよい。
【００１６】
本発明のさらに別の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタが形成される領域の上方を開口し、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタが形成される領域の上方を覆うパターンを形成する工程と、前記パターンをマスクに前記ゲート絶縁膜にフッ素イオンを注入する工程と、前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする。なお、本発明の「パターン」としては、例えば、後述するフォトレジスト１２が該当する。
【００１７】
また、上記の半導体装置の製造方法において、前記窒素を導入する工程では、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、前記フッ素イオンを注入する工程では、前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておくことを特徴としてもよい。
【発明の効果】
【００１８】
本発明のＣＭＯＳトランジスタは、ボロンの染み出しを抑制することができ、閾値電圧を安定させ、フリッカーノイズの小さなＮＭＯＳトランジスタ、及びフリッカーノイズの小さなＰＭＯＳトランジスタを同時に備える効果を有する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係るＣＭＯＳトランジスタの製造方法を示す工程図。
【図２】実施例１の方法で作製されたゲート酸化膜５の構成を示す概念図。
【図３】本発明の実施例２に係るＣＭＯＳトランジスタの製造方法を示す工程図。
【図４】実施例２の方法で作製されたゲート酸化膜５の構成を示す概念図。
【図５】窒素プラズマ処理によるゲート酸化膜中の窒素濃度分布を示す図。
【図６】実施例１、２及び比較例１〜５の作成方法と、その効果（結果）を示す表。
【図７】ＮＯ処理の有無におけるノイズスペクトラムを示す図。
【図８】ＮＯ処理によるゲート酸化膜中の窒素濃度分布を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明を実施例に基づいて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
［実施例１］
図１（ａ）〜（ｅ）は、本発明の実施例１に係るＣＭＯＳトランジスタの製造方法を示す工程図である。図１（ａ）及び（ｂ）において、ＮＭＯＳトランジスタが形成される領域（以下、ＮＭＯＳ領域という。）のシリコン基板１と、ＰＭＯＳトランジスタが形成される領域（以下、ＰＭＯＳ領域という。）のシリコン基板１とにそれぞれゲート酸化膜５を形成する工程までは、一般的なＣＭＯＳトランジスタの製造方法と同じである。
【００２１】
即ち、図１（ａ）に示すように、まず始めに、例えばＰ型のシリコン基板（Ｐｓｕｂ）１に素子分離領域２を形成する。この素子分離領域２は、例えばシリコン基板１にトレンチを形成し、このトレンチ内にシリコン酸化膜を埋め込むことにより形成する。この素子分離領域２によって、ＮＭＯＳ領域とＰＭＯＳ領域との間が分離される。次に、ＰＭＯＳ領域のシリコン基板１に例えばリンイオン等のＮ型不純物を注入して、Ｎウェル（Ｎｗｅｌｌ）４を形成する。次に、ＮＭＯＳ領域のシリコン基板１に例えばボロンイオン等のＰ型不純物を注入して、Ｐウェル（Ｐｗｅｌｌ）３を形成する。そして、Ｐウェル３とＮウェル４とにそれぞれ閾値電圧を調整するための不純物をイオン注入して、ＮＭＯＳトランジスタ（以下、単にＮＭＯＳともいう。）とＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）のチャネル領域をそれぞれ形成する。
【００２２】
次に、図１（ｂ）に示すように、シリコン基板１上にゲート酸化膜５を形成する。ここで、耐圧の異なるトランジスタを混載する場合は、例えば４ｎｍ〜１７ｎｍの膜厚を有する高耐圧のゲート酸化膜５を形成した後で、フォトリソグラフィーにより高耐圧部をフォトレジスト（図示せず）でマスクした状態でエッチングを行う。そして、この図示しないフォトレジストを除去した後でシリコン基板１上の全面に例えば２ｎｍ〜４ｎｍの膜厚のウェット酸化を行い、ゲート酸化膜５の厚さが異なる領域を作り分ける。
【００２３】
次に、全面ゲート酸化の後に引き続いて、例えば３００〜４００℃程度の低温で、窒素プラズマ雰囲気中でのアニール処理（即ち、窒素プラズマ処理）を１０秒〜５０秒行う。これにより、ゲート酸化膜５の表層１〜２ｎｍの領域（即ち、ゲート酸化膜５の表面から深さ方向で１〜２ｎｍまでの領域のことである。後に形成されるゲート電極の近傍の位置である。）に窒素を２〜１０atom％導入する。
【００２４】
次に、図１（ｃ）に示すように、この窒素が導入されたゲート酸化膜５上の全面に、ゲート電極となるポリシリコン膜６を例えば１５０ｎｍ〜４００ｎｍの膜厚で堆積する。そして、このポリシリコン膜６上の全面にフッ素イオンを注入する。このフッ素イオンの注入条件は、例えば、加速電圧が１０〜４０ｋｅＶ、ドーズ量が１ｅ１５〜４ｅ１５／ｃｍ2である。
【００２５】
次に、ＮＭＯＳ領域のポリシリコン膜６にＮ型不純物をイオン注入する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＮＭＯＳ領域をこのフォトレジスト下から露出させた状態で、ポリシリコン膜６にリンイオン等のＮ型不純物を注入する。このリンイオンの注入条件は、例えば、加速電圧が１０〜２５ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。また、これと前後して、ＰＭＯＳ領域のポリシリコン膜６にＰ型不純物をイオン注入する。ここでは、フォトリソグラフィーによりＮＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＰＭＯＳ領域をこのフォトレジスト下から露出させた状態で、ポリシリコン膜６にボロンイオン等のＰ型不純物を注入する。このボロンイオンの注入条件は、例えば、加速電圧が１０〜２０ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。
【００２６】
続いて、フォトリソグラフィーとエッチングとにより、ポリシリコン膜６を電極形状に加工して、デュアルゲートを形成する。即ち、ＮＭＯＳ領域にＮＭＯＳのゲート電極７を形成すると共に、ＰＭＯＳ領域にＰＭＯＳのゲート電極８を形成する。
次に、図示しないが、ＮＭＯＳ領域とＰＭＯＳ領域とにそれぞれＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＮＭＯＳ領域をこのフォトレジスト下から露出させた状態で、例えばリンイオン等のＮ型不純物をシリコン基板１に低濃度に注入する。これにより、Ｐウェル３にＮ型のＬＤＤを形成する。また、これと前後して、フォトリソグラフィーによりＮＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＰＭＯＳ領域をこのフォトレジスト下から露出させた状態で、例えばボロンイオン等のＰ型不純物をシリコン基板１に低濃度に注入する。これにより、Ｎウェル４にＰ型のＬＤＤを形成する。
【００２７】
次に、シリコン基板１上の全面に例えばＨＬＤ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｏｘｉｄｅ）等の絶縁膜を形成し、これをエッチバックして、図１（ｅ）に示すように、ゲート電極７、８の側面にそれぞれサイドウォール９を形成する。
次に、ＮＭＯＳ領域とＰＭＯＳ領域とにそれぞれソース・ドレイン１０、１１を形成する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域をフォトレジストでマスクし、且つ、ＮＭＯＳ領域をフォトレジスト下から露出させた状態で、シリコン基板１に例えばリンイオン又はヒ素イオン等のＮ型不純物を高濃度に注入して、Ｎ型のソース・ドレイン１０を形成する。また、これと前後して、フォトリソグラフィーによりＮＭＯＳ領域をフォトレジストでマスクし、且つ、ＰＭＯＳ領域をフォトレジスト下から露出させた状態で、シリコン基板１に例えばボロンイオンを高濃度に注入して、Ｐ型のソース・ドレイン１１を形成する。その後、層間絶縁膜やメタル配線を形成することによりＣＭＯＳトランジスタが形成される。
【００２８】
このような方法で作製したＣＭＯＳトランジスタは、ボロン染み出しの問題を起こすことなくＰＭＯＳの閾値電圧のばらつきは問題ないレベルであった。また、フリッカーノイズの小さなＮＭＯＳ、及びフリッカーノイズの小さなＰＭＯＳを同時に備えるものであった。
【００２９】
図２は、本発明の実施例１の方法で作製されたＣＭＯＳトランジスタのゲート酸化膜５の構成を示す概念図である。図２に示すように、実施例１の方法で作成されたＣＭＯＳトランジスタにおいて、ＮＭＯＳのゲート酸化膜５中における窒素濃度のピークはゲート電極７近傍の位置に存在する。同様に、ＰＭＯＳのゲート酸化膜５中における窒素濃度のピークもゲート電極８近傍の位置に存在する。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下となっている。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素により、ゲート酸化膜５とシリコン基板１との界面にあるシリコンのダングリングボンドが終端化されている。次に、本発明の実施例２について説明する。
【００３０】
［実施例２］
図３は、本発明の実施例２に係るＣＭＯＳトランジスタの製造方法を示す工程図である。この実施例２において、ゲート電極となるポリシリコン膜６を形成する工程までは実施例１と同様である。
即ち、実施例１と同様に、一般的なＣＭＯＳの製造方法に従い、Ｐ型のシリコン基板１に、素子分離領域２を形成した後で、Ｐウェル３及びＮウェル４をそれぞれ形成し、閾値電圧調整のためのイオン注入によりチャネル領域を形成する（図１（ａ）参照）。次に、ゲート酸化膜５の形成であるが、耐圧の異なるトランジスタを混載する場合は、高耐圧のゲート酸化膜５を形成した後で、フォトリソグラフィーにより高耐圧部をフォトレジストでマスクし、この状態でエッチングを行う。そして、フォトレジストを除去した後でシリコン基板１上の全面にウェット酸化を行い、ゲート酸化膜５の厚さが異なる領域を作り分ける。
【００３１】
次に、全面ゲート酸化の後に引き続いて、窒素プラズマ処理によりゲート酸化膜５の表層１〜２ｎｍの領域に窒素を１〜５atom％導入する（図１（ｂ）参照）。引き続き、ゲート電極となるポリシリコン膜６を全面に堆積する。
次に、図３に示すように、フォトリソグラフィーによりＰＭＯＳ領域をフォトレジスト１２でマスクし、フッ素イオンを注入する。このフッ素イオンの注入条件は、例えば、加速電圧が１０〜４０ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。
【００３２】
そして、これ以降の工程は実施例１と同様である。即ち、ＮＭＯＳ領域にリンイオンを注入し、ＰＭＯＳ領域にボロンイオンを注入し、フォトリソグラフィーとエッチングによりポリシリコン膜６を電極形状に加工して、ゲート電極７、８を形成する（図１（ｄ）参照）。次に、ＮＭＯＳ領域及びＰＭＯＳ領域において、それぞれ、図示しないＬＤＤ構造を形成し、サイドウォール９を形成し、その後、ソース・ドレイン１０、１１を形成する。その後、層間絶縁膜やメタル配線を形成することによりＣＭＯＳトランジスタが形成される。
このような方法で作製したＣＭＯＳトランジスタは、ボロン染み出しの問題を起こさずに、フリッカーノイズの小さなＮＭＯＳ、及びフリッカーノイズの小さなＰＭＯＳを同時に備えるものであった。
【００３３】
図４は、本発明の実施例２の方法で作製されたＣＭＯＳトランジスタのゲート酸化膜５の構成を示す概念図である。図４に示すように、実施例２の方法で作成されたＣＭＯＳトランジスタにおいて、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５中における窒素濃度のピークはゲート電極７、８近傍の位置にそれぞれ存在する。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下となっている。さらに、ＮＭＯＳのゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素により、ゲート酸化膜５とシリコン基板１との界面にあるシリコンのダングリングボンドが終端化されている。一方で、ＰＭＯＳのゲート酸化膜５中におけるフッ素濃度は１atom％以下となっている。
【００３４】
（窒素プラズマ処理の効果）
次に、本発明の特徴である窒素の導入による効果について説明する。実施例１と同様の方法で作製した（即ち、窒素プラズマ処理を行った）ゲート酸化膜中の窒素濃度分布を図５に示す。また、実施例１、２の方法と、以下に説明する比較例１〜５の方法と、それらの結果（効果）を示す表を、図６として示す。
【００３５】
図５は、ＳＩＭＳ解析により求めた、窒素プラズマ処理による窒素濃度プロファイルを示す図である。図５において、横軸はシリコン基板表面からの深さを示し、左側の縦軸は窒素濃度を示し、右側の縦軸はＯとＳｉの２次イオン強度を示す。Ｏのイオン強度が低下する３ｎｍの深さがＳｉＯ2とＳｉの界面を意味するが、窒素プラズマ処理によって導入される窒素は、分布のピークはゲート酸化膜の表層２ｎｍの領域にあることがわかる。尚、ＳＩＭＳ解析結果は実際の分布よりブロードになって現れるため、界面付近の実際の窒素濃度は図５で見られる濃度よりも小さい。以下、比較例１〜３を用いて、窒素プラズマ処理による効果を説明する。
【００３６】
［比較例１］
比較例１では、実施例１のＣＭＯＳトランジスタを作製する工程において、ポリシリコン膜を形成した後にフッ素イオンの注入を行わずに、それ以外は実施例１と同様の方法によってＣＭＯＳトランジスタを作製した。
［比較例２］
比較例２では、比較例１と同様にＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理を行う代わりに、一酸化窒素ガスと窒素ガスの混合ガス雰囲気にて１０００〜１１００℃でのアニール処理（即ち、ＮＯ処理）を行った。それ以外は、比較例１と同様の方法によってＣＭＯＳトランジスタを作製した。
［比較例３］
比較例３では、比較例１と同様にＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理とＮＯ処理をせずに、その他は比較例１と同じ方法でＣＭＯＳトランジスタを作製した。
【００３７】
図６に示すように、このようにして作製したＭＯＳトランジスタの測定を評価したところ、比較例１や比較例２においては、閾値電圧のばらつきの異常は見られず、ボロン染み出しの問題は見られなかったが、比較例３においては、閾値電圧のばらつきが比較例１の３倍あった。ボロンの染み出しがあると、閾値電圧がばらつく傾向にある。従って、ゲート酸化膜の表層１〜２ｎｍの領域に窒素を２〜１０atom％導入したことにより、ＮＯ処理と同様にボロンの染み出し抑制の効果があることが確認できた。
【００３８】
また、このようにして作製したＭＯＳトランジスタのフリッカーノイズを測定した。従来例では比較例１に比べてＮＭＯＳ、ＰＭＯＳともにＫｆが８〜１５倍もあった。また、図６に示すように、比較例１では、比較例２に比べて、ＰＭＯＳのＫｆが約５分の１に低減していることがわかったが、ＮＭＯＳのＫｆは明確な低減効果が見られなかった。
このような結果になった理由は、フリッカーノイズに影響するシリコン基板とゲート酸化膜との界面付近における窒素濃度の値が、比較例１においては０．５atom％以下と小さいのに対し、比較例２においては２〜３atom％あり、この違いがホールのトラップ密度を増大させ、フリッカーノイズ特性に大きく影響したものと考えられる。従って、窒素プラズマ処理を用いることにより、ＮＯ処理に比べてＰＭＯＳのフリッカーノイズを低減しつつ、ボロン染み出しの問題を解決できることがわかった。
【００３９】
（フッ素イオン注入の効果）
次に、ＭＯＳトランジスタのフリッカーノイズを低減するのに効果的なフッ素イオン注入の効果について述べる。
［比較例４］
比較例４では、実施例１のＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理をせずに、その他は実施例１と同じ方法でＣＭＯＳトランジスタを作製した。但しフッ素イオン注入の効果を明確にするため、フッ素イオンのドーズ量は最大６ｅ１５ｃｍ-2までで行った。
［比較例５］
比較例５では、ＣＭＯＳトランジスタを作製する工程において、ポリシリコン膜中へのフッ素イオンの注入を行わない。それ以外は、比較例４と同じ方法でＣＭＯＳトランジスタを作製した。
【００４０】
このようにして作製したＮＭＯＳのフリッカーノイズを測定したところ、図６に示すように、比較例４では比較例５に比べて、Ｋｆが３分の１から１０分の１に低減していることがわかった。また、ゲート酸化膜の膜厚が１０ｎｍ以上と厚く、ボロン染み出しが顕在化しないようなＰＭＯＳにおいては、比較例４では比較例５に比べて、やはりＫｆが２分の１から１０分の１に低減していることがわかった。このような結果になった理由は、フリッカーノイズの一因とされるシリコン基板１との界面におけるダングリングボンドが、フッ素で終端化されたことによるものと考えられる。
【００４１】
しかしながら、比較例４では、打ち込むボロンの量やゲート酸化膜の膜厚によっては、ボロン染み出しの問題が発生するため、ＰＭＯＳの閾値電圧のばらつきが通常値の数倍から１０倍になることもある。このため、比較例４においてはＰＭＯＳが所望の特性を満たさないため、実用にならない。
また、比較例４において、実施例２のようにフッ素イオンの注入をＮＭＯＳ領域だけに行うことにより、ＰＭＯＳにおいてボロン染み出しの問題を回避しつつ、ＮＭＯＳのフリッカーノイズを低減することはできる。しかしそれでは、ＰＭＯＳのフリッカーノイズを、フッ素により低減することができなくなる。このため、本発明の課題であるフリッカーノイズの小さなＣＭＯＳトランジスタ、即ち、ＮＭＯＳとＰＭＯＳが共にフリッカーノイズが従来より小さなＣＭＯＳトランジスタ、とはならない。
【００４２】
次に、本発明の実施例１におけるフリッカーノイズ特性であるが、図６に示すように、ＮＭＯＳのＫｆは比較例２に比べて１０分の１〜４分の１の値が得られ、また、ＰＭＯＳのＫｆは比較例２に比べて２０分の１〜４分の１の値が得られる。
また本発明の実施例２は、窒素導入量を小さく抑えることにより、ＰＭＯＳのフリッカーノイズを低減させ、ＰＭＯＳに対してフッ素イオン注入によるフッ素導入をしなくても、ＮＭＯＳ、ＰＭＯＳともに所望のフリッカーノイズ特性を得られる条件を見出したものである。図６に示すように、実施例２におけるフリッカーノイズ特性は、ＮＭＯＳのＫｆは比較例２に比べて１２分の１〜４分の１の値が得られ、また、ＰＭＯＳのＫｆは比較例２に比べて８分の１〜４分の１の値が得られる。
【００４３】
このように、本発明では、フッ素をシリコン界面に導入することによるＮＭＯＳ及びＰＭＯＳのフリッカーノイズ低減効果（比較例４で示した効果）と、窒素プラズマ処理によりゲート酸化膜の表層１〜２ｎｍの領域に窒素を２〜１０atom％導入することによるボロン拡散防止対策及びＰＭＯＳのフリッカーノイズ低減効果（比較例１で示した効果）とにより、目的の効果が得られるのである。
【産業上の利用可能性】
【００４４】
本発明の装置は、アナログデジタル混載ＬＳＩの分野で好適に利用できる。
【符号の説明】
【００４５】
１ Ｐ型のシリコン基板（Ｐｓｕｂ）
２ 素子分離領域
３ Ｐウェル（Ｐｗｅｌｌ）
４ Ｎウェル（Ｎｗｅｌｌ）
５ ゲート酸化膜
６ ポリシリコン膜
７ （ＮＭＯＳの）ゲート電極
８ （ＰＭＯＳの）ゲート電極
９ サイドウォール
１０ （ＮＭＯＳの）ソース・ドレイン
１１ （ＰＭＯＳの）ソース・ドレイン
１２ フォトレジスト
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳトランジスタは、メモリ、ロジック、増幅、コンパレータなど、広く電子デバイスに用いられている。特に、増幅やコンパレータなどのアナログ回路の占める割合の大きい回路では、ドレイン電流のわずかな変化が特性に大きな影響を及ぼす。ドレイン電流の変化をもたらす要因として、経時的に閾値電圧が変動する信頼性問題（ＮＢＴＩ，ホットキャリア劣化）とともに、フリッカーノイズが大きな問題となる。
【０００３】
フリッカーノイズは、ドレイン電流の時間的な変化が様々な周期の変化の重ね合わせの結果、周波数の逆数に比例したノイズスペクトラムとなることから、１／ｆノイズとも言われている。ＭＯＳトランジスタのフリッカーノイズの大きさを表す指標であるノイズスペクトラム密度Ｓｖｇを表すモデルとして、以下の（ｉ）式がよく用いられる。
Ｓｖｇ＝Ｋｆ／（Ｃｏｘ・Ｌ・Ｗ・ｆ）…（ｉ）
ここで、Ｃｏｘは単位面積当たりのゲート酸化膜の容量、Ｌ、Ｗはゲート長及びゲート幅、ｆは周波数である。Ｋｆは比例係数であるが、トランジスタのフリッカーノイズを表すパラメータとなっている。
【０００４】
増幅器などのアナログ回路では、素子の面積を大きく設計することにより、フリッカーノイズの影響を抑制することができるが、面積を大きくすることは製造コストを上げてしまうため好ましくない。従って、ノイズパラメータＫｆの小さいトランジスタを安定に製造することが肝要である。しかしながら、ノイズパラメータＫｆの小さいトランジスタを安定に製造することは、容易ではなく、宿命とも言うべき長年の課題であった。フリッカーノイズの原因の解明が試みられてきており、チャネル領域における移動度のゆらぎや、キャリア濃度のゆらぎとして説明されてきているが、本質的な原因の解明はなされておらず、また、フリッカーノイズのないトランジスタも存在しない。
【０００５】
ところで、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）の製造プロセスにおいて、ゲート電極にボロンなどのＰ型不純物を打ち込むことによりＰ型の導電性を持たせ、表面チャネル型のＰＭＯＳを作製すると、埋め込みチャネル型のＰＭＯＳに比べて、リーク電流が小さく駆動能力の大きいＰＭＯＳになる。このボロンは、その後の熱処理を経てチャネル付近まで拡散するが、その濃度のばらつきによって閾値電圧がばらつく問題（いわゆるボロン染み出し）があった。
【０００６】
この問題の解決として、ゲート酸化膜の形成後に引き続いて、一酸化窒素ガスを含む雰囲気中で熱処理（以下、ＮＯ処理という）を行うことにより、ゲート酸化膜中に窒素を存在させて、ボロンの拡散を防ぐ方法が知られている（例えば、非特許文献１参照。）。
しかしながら、ＮＯ処理による方法では、フリッカーノイズが大きくなるという新たな問題が発生することがわかった。ＮＯ処理を行った場合と行わない場合のＰＭＯＳのフリッカーノイズのデータを図７に示す。
【０００７】
図７は、ＮＯ処理の有無におけるノイズスペクトラムを示す図である。図７において、横軸は周波数を示し、縦軸はフリッカーノイズを示す。このデータは、ゲート長が２ミクロンであり、ゲート幅が１０ミクロンであるＰＭＯＳについて、ドレイン電流を１７マイクロアンペアに設定した条件で測定したものである。図７から、ＮＯ処理を行うことにより、フリッカーノイズが増大していることがわかる。その原因として、ＮＯ処理による窒素の存在する位置が影響する。
【０００８】
図８は、ＳＩＭＳ解析により求めた、ＮＯ処理によるゲート酸化膜中での窒素濃度分布を示す図である。図８において、横軸はシリコン基板表面からの深さを示し、左側の縦軸は窒素濃度を示し、右側の縦軸はＯとＳｉの２次イオン強度を示す。Ｏのイオン強度が低下する３ｎｍの深さがＳｉＯ2とＳｉの界面を意味するが、図８に示すように、ＮＯ処理によって導入された窒素は、シリコン基板との界面付近にピークを持つ分布となっている。本発明者は、この界面付近の窒素が、ノイズ発生の原因となっている点を見出した。
【０００９】
また、ゲート酸化膜にフッ素を導入することにより、界面準位を低減できることがよく知られている。さらに、ゲート電極となるポリシリコン膜を形成した後で、フッ素イオンを注入して、ポリシリコン膜下のゲート酸化膜にフッ素を導入することにより、トランジスタのフリッカーノイズの低減に効果があることも報告されている（例えば、非特許文献２参照。）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Ｌ．Ｋ．Ｈａｎ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌ．１６，１９９５，Ｐ３１９．
【非特許文献２】「車載用ＥＣＵにおけるＭＯＳ型オペアンプの低ノイズ化」 自動車技術会学術講演会前刷集９６１（１９９６−５）ｐ１２５．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ゲート酸化膜中のフッ素濃度が大きいと、ボロンの拡散が速まりボロンの染み出しが増加する現象がある。このため、ゲート酸化膜とシリコン基板との界面においてチャネルが形成される、表面チャネル型のＰＭＯＳにおいては、フッ素を導入することによる効果に比べてデメリットが大きかった。
そこで、本発明は、ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明者は、ゲート酸化膜中の窒素とフッ素の濃度分布を最適にすることにより、大きなノイズ低減を実現できることを見出し、本発明をなすに至った。
即ち、本発明の一態様に係る半導体装置は、ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする。なお、本発明の「ゲート絶縁膜」としては、例えば、後述するゲート酸化膜５が該当する。
【００１３】
本発明の別の態様に係る半導体装置は、ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタでは、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されており、一方、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタでは、前記ゲート絶縁膜中におけるフッ素濃度は１atom％以下であることを特徴とする。
【００１４】
本発明のさらに別の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、前記ゲート絶縁膜にフッ素イオンを注入する工程と、前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする。
【００１５】
また、上記の半導体装置の製造方法において、前記窒素を導入する工程では、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、前記フッ素イオンを注入する工程では、前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておくことを特徴としてもよい。
【００１６】
本発明のさらに別の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタが形成される領域の上方を開口し、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタが形成される領域の上方を覆うパターンを形成する工程と、前記パターンをマスクに前記ゲート絶縁膜にフッ素イオンを注入する工程と、前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする。なお、本発明の「パターン」としては、例えば、後述するフォトレジスト１２が該当する。
【００１７】
また、上記の半導体装置の製造方法において、前記窒素を導入する工程では、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、前記フッ素イオンを注入する工程では、前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておくことを特徴としてもよい。
【発明の効果】
【００１８】
本発明のＣＭＯＳトランジスタは、ボロンの染み出しを抑制することができ、閾値電圧を安定させ、フリッカーノイズの小さなＮＭＯＳトランジスタ、及びフリッカーノイズの小さなＰＭＯＳトランジスタを同時に備える効果を有する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係るＣＭＯＳトランジスタの製造方法を示す工程図。
【図２】実施例１の方法で作製されたゲート酸化膜５の構成を示す概念図。
【図３】本発明の実施例２に係るＣＭＯＳトランジスタの製造方法を示す工程図。
【図４】実施例２の方法で作製されたゲート酸化膜５の構成を示す概念図。
【図５】窒素プラズマ処理によるゲート酸化膜中の窒素濃度分布を示す図。
【図６】実施例１、２及び比較例１〜５の作成方法と、その効果（結果）を示す表。
【図７】ＮＯ処理の有無におけるノイズスペクトラムを示す図。
【図８】ＮＯ処理によるゲート酸化膜中の窒素濃度分布を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明を実施例に基づいて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
［実施例１］
図１（ａ）〜（ｅ）は、本発明の実施例１に係るＣＭＯＳトランジスタの製造方法を示す工程図である。図１（ａ）及び（ｂ）において、ＮＭＯＳトランジスタが形成される領域（以下、ＮＭＯＳ領域という。）のシリコン基板１と、ＰＭＯＳトランジスタが形成される領域（以下、ＰＭＯＳ領域という。）のシリコン基板１とにそれぞれゲート酸化膜５を形成する工程までは、一般的なＣＭＯＳトランジスタの製造方法と同じである。
【００２１】
即ち、図１（ａ）に示すように、まず始めに、例えばＰ型のシリコン基板（Ｐｓｕｂ）１に素子分離領域２を形成する。この素子分離領域２は、例えばシリコン基板１にトレンチを形成し、このトレンチ内にシリコン酸化膜を埋め込むことにより形成する。この素子分離領域２によって、ＮＭＯＳ領域とＰＭＯＳ領域との間が分離される。次に、ＰＭＯＳ領域のシリコン基板１に例えばリンイオン等のＮ型不純物を注入して、Ｎウェル（Ｎｗｅｌｌ）４を形成する。次に、ＮＭＯＳ領域のシリコン基板１に例えばボロンイオン等のＰ型不純物を注入して、Ｐウェル（Ｐｗｅｌｌ）３を形成する。そして、Ｐウェル３とＮウェル４とにそれぞれ閾値電圧を調整するための不純物をイオン注入して、ＮＭＯＳトランジスタ（以下、単にＮＭＯＳともいう。）とＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）のチャネル領域をそれぞれ形成する。
【００２２】
次に、図１（ｂ）に示すように、シリコン基板１上にゲート酸化膜５を形成する。ここで、耐圧の異なるトランジスタを混載する場合は、例えば４ｎｍ〜１７ｎｍの膜厚を有する高耐圧のゲート酸化膜５を形成した後で、フォトリソグラフィーにより高耐圧部をフォトレジスト（図示せず）でマスクした状態でエッチングを行う。そして、この図示しないフォトレジストを除去した後でシリコン基板１上の全面に例えば２ｎｍ〜４ｎｍの膜厚のウェット酸化を行い、ゲート酸化膜５の厚さが異なる領域を作り分ける。
【００２３】
次に、全面ゲート酸化の後に引き続いて、例えば３００〜４００℃程度の低温で、窒素プラズマ雰囲気中でのアニール処理（即ち、窒素プラズマ処理）を１０秒〜５０秒行う。これにより、ゲート酸化膜５の表層１〜２ｎｍの領域（即ち、ゲート酸化膜５の表面から深さ方向で１〜２ｎｍまでの領域のことである。後に形成されるゲート電極の近傍の位置である。）に窒素を２〜１０atom％導入する。
【００２４】
次に、図１（ｃ）に示すように、この窒素が導入されたゲート酸化膜５上の全面に、ゲート電極となるポリシリコン膜６を例えば１５０ｎｍ〜４００ｎｍの膜厚で堆積する。そして、このポリシリコン膜６上の全面にフッ素イオンを注入する。このフッ素イオンの注入条件は、例えば、加速電圧が１０〜４０ｋｅＶ、ドーズ量が１ｅ１５〜４ｅ１５／ｃｍ2である。
【００２５】
次に、ＮＭＯＳ領域のポリシリコン膜６にＮ型不純物をイオン注入する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＮＭＯＳ領域をこのフォトレジスト下から露出させた状態で、ポリシリコン膜６にリンイオン等のＮ型不純物を注入する。このリンイオンの注入条件は、例えば、加速電圧が１０〜２５ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。また、これと前後して、ＰＭＯＳ領域のポリシリコン膜６にＰ型不純物をイオン注入する。ここでは、フォトリソグラフィーによりＮＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＰＭＯＳ領域をこのフォトレジスト下から露出させた状態で、ポリシリコン膜６にボロンイオン等のＰ型不純物を注入する。このボロンイオンの注入条件は、例えば、加速電圧が１０〜２０ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。
【００２６】
続いて、フォトリソグラフィーとエッチングとにより、ポリシリコン膜６を電極形状に加工して、デュアルゲートを形成する。即ち、ＮＭＯＳ領域にＮＭＯＳのゲート電極７を形成すると共に、ＰＭＯＳ領域にＰＭＯＳのゲート電極８を形成する。
次に、図示しないが、ＮＭＯＳ領域とＰＭＯＳ領域とにそれぞれＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＮＭＯＳ領域をこのフォトレジスト下から露出させた状態で、例えばリンイオン等のＮ型不純物をシリコン基板１に低濃度に注入する。これにより、Ｐウェル３にＮ型のＬＤＤを形成する。また、これと前後して、フォトリソグラフィーによりＮＭＯＳ領域を図示しないフォトレジストでマスクし、且つ、ＰＭＯＳ領域をこのフォトレジスト下から露出させた状態で、例えばボロンイオン等のＰ型不純物をシリコン基板１に低濃度に注入する。これにより、Ｎウェル４にＰ型のＬＤＤを形成する。
【００２７】
次に、シリコン基板１上の全面に例えばＨＬＤ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｏｘｉｄｅ）等の絶縁膜を形成し、これをエッチバックして、図１（ｅ）に示すように、ゲート電極７、８の側面にそれぞれサイドウォール９を形成する。
次に、ＮＭＯＳ領域とＰＭＯＳ領域とにそれぞれソース・ドレイン１０、１１を形成する。ここでは、フォトリソグラフィーによりＰＭＯＳ領域をフォトレジストでマスクし、且つ、ＮＭＯＳ領域をフォトレジスト下から露出させた状態で、シリコン基板１に例えばリンイオン又はヒ素イオン等のＮ型不純物を高濃度に注入して、Ｎ型のソース・ドレイン１０を形成する。また、これと前後して、フォトリソグラフィーによりＮＭＯＳ領域をフォトレジストでマスクし、且つ、ＰＭＯＳ領域をフォトレジスト下から露出させた状態で、シリコン基板１に例えばボロンイオンを高濃度に注入して、Ｐ型のソース・ドレイン１１を形成する。その後、層間絶縁膜やメタル配線を形成することによりＣＭＯＳトランジスタが形成される。
【００２８】
このような方法で作製したＣＭＯＳトランジスタは、ボロン染み出しの問題を起こすことなくＰＭＯＳの閾値電圧のばらつきは問題ないレベルであった。また、フリッカーノイズの小さなＮＭＯＳ、及びフリッカーノイズの小さなＰＭＯＳを同時に備えるものであった。
【００２９】
図２は、本発明の実施例１の方法で作製されたＣＭＯＳトランジスタのゲート酸化膜５の構成を示す概念図である。図２に示すように、実施例１の方法で作成されたＣＭＯＳトランジスタにおいて、ＮＭＯＳのゲート酸化膜５中における窒素濃度のピークはゲート電極７近傍の位置に存在する。同様に、ＰＭＯＳのゲート酸化膜５中における窒素濃度のピークもゲート電極８近傍の位置に存在する。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下となっている。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素により、ゲート酸化膜５とシリコン基板１との界面にあるシリコンのダングリングボンドが終端化されている。次に、本発明の実施例２について説明する。
【００３０】
［実施例２］
図３は、本発明の実施例２に係るＣＭＯＳトランジスタの製造方法を示す工程図である。この実施例２において、ゲート電極となるポリシリコン膜６を形成する工程までは実施例１と同様である。
即ち、実施例１と同様に、一般的なＣＭＯＳの製造方法に従い、Ｐ型のシリコン基板１に、素子分離領域２を形成した後で、Ｐウェル３及びＮウェル４をそれぞれ形成し、閾値電圧調整のためのイオン注入によりチャネル領域を形成する（図１（ａ）参照）。次に、ゲート酸化膜５の形成であるが、耐圧の異なるトランジスタを混載する場合は、高耐圧のゲート酸化膜５を形成した後で、フォトリソグラフィーにより高耐圧部をフォトレジストでマスクし、この状態でエッチングを行う。そして、フォトレジストを除去した後でシリコン基板１上の全面にウェット酸化を行い、ゲート酸化膜５の厚さが異なる領域を作り分ける。
【００３１】
次に、全面ゲート酸化の後に引き続いて、窒素プラズマ処理によりゲート酸化膜５の表層１〜２ｎｍの領域に窒素を１〜５atom％導入する（図１（ｂ）参照）。引き続き、ゲート電極となるポリシリコン膜６を全面に堆積する。
次に、図３に示すように、フォトリソグラフィーによりＰＭＯＳ領域をフォトレジスト１２でマスクし、フッ素イオンを注入する。このフッ素イオンの注入条件は、例えば、加速電圧が１０〜４０ｋｅＶ、ドーズ量が２ｅ１５〜６ｅ１５／ｃｍ2である。
【００３２】
そして、これ以降の工程は実施例１と同様である。即ち、ＮＭＯＳ領域にリンイオンを注入し、ＰＭＯＳ領域にボロンイオンを注入し、フォトリソグラフィーとエッチングによりポリシリコン膜６を電極形状に加工して、ゲート電極７、８を形成する（図１（ｄ）参照）。次に、ＮＭＯＳ領域及びＰＭＯＳ領域において、それぞれ、図示しないＬＤＤ構造を形成し、サイドウォール９を形成し、その後、ソース・ドレイン１０、１１を形成する。その後、層間絶縁膜やメタル配線を形成することによりＣＭＯＳトランジスタが形成される。
このような方法で作製したＣＭＯＳトランジスタは、ボロン染み出しの問題を起こさずに、フリッカーノイズの小さなＮＭＯＳ、及びフリッカーノイズの小さなＰＭＯＳを同時に備えるものであった。
【００３３】
図４は、本発明の実施例２の方法で作製されたＣＭＯＳトランジスタのゲート酸化膜５の構成を示す概念図である。図４に示すように、実施例２の方法で作成されたＣＭＯＳトランジスタにおいて、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５中における窒素濃度のピークはゲート電極７、８近傍の位置にそれぞれ存在する。また、ＮＭＯＳ、ＰＭＯＳ共に、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下となっている。さらに、ＮＭＯＳのゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素により、ゲート酸化膜５とシリコン基板１との界面にあるシリコンのダングリングボンドが終端化されている。一方で、ＰＭＯＳのゲート酸化膜５中におけるフッ素濃度は１atom％以下となっている。
【００３４】
（窒素プラズマ処理の効果）
次に、本発明の特徴である窒素の導入による効果について説明する。実施例１と同様の方法で作製した（即ち、窒素プラズマ処理を行った）ゲート酸化膜中の窒素濃度分布を図５に示す。また、実施例１、２の方法と、以下に説明する比較例１〜５の方法と、それらの結果（効果）を示す表を、図６として示す。
【００３５】
図５は、ＳＩＭＳ解析により求めた、窒素プラズマ処理による窒素濃度プロファイルを示す図である。図５において、横軸はシリコン基板表面からの深さを示し、左側の縦軸は窒素濃度を示し、右側の縦軸はＯとＳｉの２次イオン強度を示す。Ｏのイオン強度が低下する３ｎｍの深さがＳｉＯ2とＳｉの界面を意味するが、窒素プラズマ処理によって導入される窒素は、分布のピークはゲート酸化膜の表層２ｎｍの領域にあることがわかる。尚、ＳＩＭＳ解析結果は実際の分布よりブロードになって現れるため、界面付近の実際の窒素濃度は図５で見られる濃度よりも小さい。以下、比較例１〜３を用いて、窒素プラズマ処理による効果を説明する。
【００３６】
［比較例１］
比較例１では、実施例１のＣＭＯＳトランジスタを作製する工程において、ポリシリコン膜を形成した後にフッ素イオンの注入を行わずに、それ以外は実施例１と同様の方法によってＣＭＯＳトランジスタを作製した。
［比較例２］
比較例２では、比較例１と同様にＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理を行う代わりに、一酸化窒素ガスと窒素ガスの混合ガス雰囲気にて１０００〜１１００℃でのアニール処理（即ち、ＮＯ処理）を行った。それ以外は、比較例１と同様の方法によってＣＭＯＳトランジスタを作製した。
［比較例３］
比較例３では、比較例１と同様にＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理とＮＯ処理をせずに、その他は比較例１と同じ方法でＣＭＯＳトランジスタを作製した。
【００３７】
図６に示すように、このようにして作製したＭＯＳトランジスタの測定を評価したところ、比較例１や比較例２においては、閾値電圧のばらつきの異常は見られず、ボロン染み出しの問題は見られなかったが、比較例３においては、閾値電圧のばらつきが比較例１の３倍あった。ボロンの染み出しがあると、閾値電圧がばらつく傾向にある。従って、ゲート酸化膜の表層１〜２ｎｍの領域に窒素を２〜１０atom％導入したことにより、ＮＯ処理と同様にボロンの染み出し抑制の効果があることが確認できた。
【００３８】
また、このようにして作製したＭＯＳトランジスタのフリッカーノイズを測定した。従来例では比較例１に比べてＮＭＯＳ、ＰＭＯＳともにＫｆが８〜１５倍もあった。また、図６に示すように、比較例１では、比較例２に比べて、ＰＭＯＳのＫｆが約５分の１に低減していることがわかったが、ＮＭＯＳのＫｆは明確な低減効果が見られなかった。
このような結果になった理由は、フリッカーノイズに影響するシリコン基板とゲート酸化膜との界面付近における窒素濃度の値が、比較例１においては０．５atom％以下と小さいのに対し、比較例２においては２〜３atom％あり、この違いがホールのトラップ密度を増大させ、フリッカーノイズ特性に大きく影響したものと考えられる。従って、窒素プラズマ処理を用いることにより、ＮＯ処理に比べてＰＭＯＳのフリッカーノイズを低減しつつ、ボロン染み出しの問題を解決できることがわかった。
【００３９】
（フッ素イオン注入の効果）
次に、ＭＯＳトランジスタのフリッカーノイズを低減するのに効果的なフッ素イオン注入の効果について述べる。
［比較例４］
比較例４では、実施例１のＣＭＯＳトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理をせずに、その他は実施例１と同じ方法でＣＭＯＳトランジスタを作製した。但しフッ素イオン注入の効果を明確にするため、フッ素イオンのドーズ量は最大６ｅ１５ｃｍ-2までで行った。
［比較例５］
比較例５では、ＣＭＯＳトランジスタを作製する工程において、ポリシリコン膜中へのフッ素イオンの注入を行わない。それ以外は、比較例４と同じ方法でＣＭＯＳトランジスタを作製した。
【００４０】
このようにして作製したＮＭＯＳのフリッカーノイズを測定したところ、図６に示すように、比較例４では比較例５に比べて、Ｋｆが３分の１から１０分の１に低減していることがわかった。また、ゲート酸化膜の膜厚が１０ｎｍ以上と厚く、ボロン染み出しが顕在化しないようなＰＭＯＳにおいては、比較例４では比較例５に比べて、やはりＫｆが２分の１から１０分の１に低減していることがわかった。このような結果になった理由は、フリッカーノイズの一因とされるシリコン基板１との界面におけるダングリングボンドが、フッ素で終端化されたことによるものと考えられる。
【００４１】
しかしながら、比較例４では、打ち込むボロンの量やゲート酸化膜の膜厚によっては、ボロン染み出しの問題が発生するため、ＰＭＯＳの閾値電圧のばらつきが通常値の数倍から１０倍になることもある。このため、比較例４においてはＰＭＯＳが所望の特性を満たさないため、実用にならない。
また、比較例４において、実施例２のようにフッ素イオンの注入をＮＭＯＳ領域だけに行うことにより、ＰＭＯＳにおいてボロン染み出しの問題を回避しつつ、ＮＭＯＳのフリッカーノイズを低減することはできる。しかしそれでは、ＰＭＯＳのフリッカーノイズを、フッ素により低減することができなくなる。このため、本発明の課題であるフリッカーノイズの小さなＣＭＯＳトランジスタ、即ち、ＮＭＯＳとＰＭＯＳが共にフリッカーノイズが従来より小さなＣＭＯＳトランジスタ、とはならない。
【００４２】
次に、本発明の実施例１におけるフリッカーノイズ特性であるが、図６に示すように、ＮＭＯＳのＫｆは比較例２に比べて１０分の１〜４分の１の値が得られ、また、ＰＭＯＳのＫｆは比較例２に比べて２０分の１〜４分の１の値が得られる。
また本発明の実施例２は、窒素導入量を小さく抑えることにより、ＰＭＯＳのフリッカーノイズを低減させ、ＰＭＯＳに対してフッ素イオン注入によるフッ素導入をしなくても、ＮＭＯＳ、ＰＭＯＳともに所望のフリッカーノイズ特性を得られる条件を見出したものである。図６に示すように、実施例２におけるフリッカーノイズ特性は、ＮＭＯＳのＫｆは比較例２に比べて１２分の１〜４分の１の値が得られ、また、ＰＭＯＳのＫｆは比較例２に比べて８分の１〜４分の１の値が得られる。
【００４３】
このように、本発明では、フッ素をシリコン界面に導入することによるＮＭＯＳ及びＰＭＯＳのフリッカーノイズ低減効果（比較例４で示した効果）と、窒素プラズマ処理によりゲート酸化膜の表層１〜２ｎｍの領域に窒素を２〜１０atom％導入することによるボロン拡散防止対策及びＰＭＯＳのフリッカーノイズ低減効果（比較例１で示した効果）とにより、目的の効果が得られるのである。
【産業上の利用可能性】
【００４４】
本発明の装置は、アナログデジタル混載ＬＳＩの分野で好適に利用できる。
【符号の説明】
【００４５】
１ Ｐ型のシリコン基板（Ｐｓｕｂ）
２ 素子分離領域
３ Ｐウェル（Ｐｗｅｌｌ）
４ Ｎウェル（Ｎｗｅｌｌ）
５ ゲート酸化膜
６ ポリシリコン膜
７ （ＮＭＯＳの）ゲート電極
８ （ＰＭＯＳの）ゲート電極
９ サイドウォール
１０ （ＮＭＯＳの）ソース・ドレイン
１１ （ＰＭＯＳの）ソース・ドレイン
１２ フォトレジスト
【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする半導体装置。
【請求項２】
ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、
前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されており、一方、
前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以下であることを特徴とする半導体装置。
【請求項３】
ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタが形成される領域の上方を開口し、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタが形成される領域の上方を覆うパターンを形成する工程と、
前記パターンをマスクに前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする半導体装置。
【請求項２】
ＣＭＯＳトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は０．５atom％以下であり、
前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されており、一方、
前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は１atom％以下であることを特徴とする半導体装置。
【請求項３】
ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
ＣＭＯＳトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記ＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタが形成される領域の上方を開口し、前記ＣＭＯＳトランジスタのうちのＰＭＯＳトランジスタが形成される領域の上方を覆うパターンを形成する工程と、
前記パターンをマスクに前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が０．５atom％以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜中におけるフッ素濃度が１atom％以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−９４６５６（Ｐ２０１２−９４６５６Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４００９８（Ｐ２０１０−２４００９８）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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