半導体装置及びその製造方法
【課題】 空乏化が抑制されたゲート電極を備え、特性のばらつきが小さく十分な駆動能力を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極６ａとを備えている。第１のゲート電極６ａに含まれる第１導電型の不純物は、第１のゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分に第１の濃度ピークを有し、且つ、第１のゲート電極６ａの上面部分に第２の濃度ピークを有し、第１の濃度ピークは、第２の濃度ピークよりも濃度が大きい。
【解決手段】半導体装置は、半導体基板１における活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極６ａとを備えている。第１のゲート電極６ａに含まれる第１導電型の不純物は、第１のゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分に第１の濃度ピークを有し、且つ、第１のゲート電極６ａの上面部分に第２の濃度ピークを有し、第１の濃度ピークは、第２の濃度ピークよりも濃度が大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコンを含むゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ゲート長及びゲート幅も縮小される結果、トランジスタのランダムばらつきが増大している。ＳＲＡＭ（Static Random Access Memory）などの半導体装置の安定動作を確保するために、トランジスタのランダムばらつきを小さくできる、デバイス構造及びその製造方法の開発が望まれている。ここで、「トランジスタのランダムばらつき」とは、非常に近接した、互いに離れて設けられた２つのトランジスタが、全くランダムにばらつくことを言う。トランジスタのランダムばらつきの主な原因として、チャネル領域に存在する不純物の原子の数や、原子の空間的な位置が統計的にゆらぐ現象が挙げられている。その他の原因としては、例えば、互いに隣接する２つのトランジスタにおいて、ゲート酸化膜厚、ゲート長、及びゲート幅がゆらぐことなどが挙げられる。
【０００３】
式１は、トランジスタのランダムばらつきを定量的に示したものである（例えば、非特許文献１参照）。式１により、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のしきい値電圧のばらつき（σＶＴ）が算出される。
σＶＴ＝Ａ・Ｔｅｆｆ・Ｎａ１／４・Ｌｅｆｆ−１／２・Ｗｅｆｆ−１／２ （式１）
【０００４】
式１において、Ａは比例係数、Ｔｅｆｆは電気的な実効的酸化膜厚、Ｎａはチャネル領域の不純物濃度、Ｌｅｆｆは電気的な実効的ゲート長、Ｗｅｆｆは電気的な実効的ゲート幅である。式１に示すように、Ｌｅｆｆ、Ｗｅｆｆの寸法が小さい場合や、Ｔｅｆｆが厚く、チャネル領域の不純物濃度が高い場合に、σＶＴは大きくなる。
【０００５】
ここで、従来の半導体装置として、Ｎ型多結晶シリコン膜からなるゲート電極を備えたＮＭＯＳトランジスタを挙げて、図６（ａ）、（ｂ）を用いて説明する。図６（ａ）は、従来の半導体装置の構成を示す断面図である。図６（ｂ）は、図６（ａ）に示すＢ−Ｂ’線における不純物の濃度プロファイルを示す図である。
【０００６】
図６（ａ）に示すように、従来の半導体装置は、Ｐ型シリコンからなる半導体基板１０１と、半導体基板１０１内に形成された素子分離領域１０２と、半導体基板１０１におけるＮＭＯＳ（Ｎegative Ｃhannel Metal Oxide Semiconductor）トランジスタ領域に素子分離領域１０２よりも深く形成されたＰ型ウェル１０３と、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域１０１ａと、活性領域１０１ａにおける上部領域に形成されたチャネル領域となるＰ型不純物領域１０４と、活性領域１０１ａ上に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成され、例えば燐などのＮ型不純物を含む多結晶シリコンからなるＮ型ゲート電極１０６と、Ｎ型ゲート電極１０６の側面上に形成された絶縁性のサイドウォールスペーサ１０８と、活性領域１０１ａにおけるＮ型ゲート電極１０６の側方下に形成されたＮ型エクステンション領域１０７と、活性領域１０１ａにおけるサイドウォールスペーサ１０８の外側方下に形成されたＮ型ソース／ドレイン領域１０９とを備えている。
【０００７】
上記構成を有する従来の半導体装置は、Ｎ型多結晶シリコン膜からなるゲート電極を備えた表面チャネル型のトランジスタ構造であるため、半導体装置の高性能化に有用である。ここで、従来の半導体装置では、多結晶シリコン膜を形成した後、該多結晶シリコン膜に例えば燐などのＮ型不純物をイオン注入することで、Ｎ型ゲート電極１０６を形成している。通常、このイオン注入時には、多結晶シリコン膜に注入した不純物が多結晶シリコン膜を突き抜けて半導体基板の深い位置まで達する、チャネリング現象の発生を抑制するため、ゲート電極の中央よりも上側部分に対して不純物を注入した後、熱処理により該不純物の拡散及び活性化を行う。その結果、Ｎ型ゲート電極１０６に含有されたＮ型不純物の濃度プロファイルは、図６（ｂ）に示すように、Ｎ型ゲート電極１０６の表面部分に濃度ピークを有し、Ｎ型不純物濃度は、表面部分からゲート絶縁膜１０５との界面部分に近づくにつれ、徐々に小さくなっている。
【非特許文献１】“IEEE Transactions on Ekectron Device”、Vol.41、No.11、Nov.1994、p.2216−2221
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体装置では、ゲート絶縁膜１０５との界面部分におけるＮ型不純物濃度が小さいため、ゲート電極の空乏化が起こる恐れがある。ゲート電極の空乏化が起こると、実効的なゲート絶縁膜の膜厚が大きくなる。その結果、式１に示すように、トランジスタのしきい値電圧のばらつきが大きくなるなど、トランジスタ特性にばらつきが生じてしまう。
【０００９】
本発明は、上記不具合に鑑みなされたものであり、空乏化が抑制されたゲート電極を備え、特性のランダムばらつきが小さく、十分な駆動能力を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極とを備え、前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きい。
【００１１】
この構成によれば、第１のゲート電極に含まれる第１導電型の不純物の濃度ピークは、第１のゲート電極の上面部分だけでなく、第１のゲート絶縁膜との界面部分にも生じている。その結果、第１のゲート絶縁膜との界面部分には、上面部分よりも濃度ピークが大きい第１導電型の不純物が十分な濃度で含まれているので、第１のゲート電極の空乏化が抑制でき、第１のゲート絶縁膜の実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本発明の半導体装置では、トランジスタランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極を形成する工程（ｂ）とを備え、前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きい。
【００１３】
この方法によれば、工程（ｂ）でイオン注入を用いることなく、第１導電型の不純物が含有された第１のゲート電極を形成しており、第１のゲート電極に含まれる第１導電型の不純物は、第１のゲート絶縁膜との界面部分において、上面部分における濃度ピークよりも高い濃度ピークを有する。これにより、イオン注入を用いる従来の方法に比べて、第１のゲート電極における第１のゲート絶縁膜との界面部分には、十分な濃度で第１導電型の不純物が含まれるので、第１のゲート電極の空乏化が抑制でき、第１のゲート電極の実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本発明の半導体装置の製造方法を用いれば、トランジスタのランダムばらつきが抑制でき、十分な駆動能力を有する半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によれば、空乏化が抑制されたゲート電極を備えているため、微細化されても十分な駆動能力を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、本実施形態の半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）は、本実施形態の半導体装置の構成を示す断面図である。なお、本実施形態の半導体装置として、ＮＭＯＳ（Negative Channel Metal Oxide Semiconductor）トランジスタを一例として挙げる。
【００１６】
図１（ａ）に示すように、本実施形態の半導体装置は、Ｐ型シリコンからなる半導体基板１と、半導体基板１内にＳＴＩ（Shallow Trench. Isolation）法により形成された素子分離領域２と、半導体基板１におけるＮＭＯＳトランジスタ（ＮＭＯＳ）領域に素子分離領域２よりも深く形成されたＰ型ウェル３ａと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ａと、活性領域１ａにおける上部領域に形成され、チャネル領域となるＰ型不純物領域４ａと、活性領域１ａ上に形成され、シリコン酸化膜からなる第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、それぞれ多結晶シリコン膜からなるＮ型下部電極６ａ１及びＮ型上部電極６ａ２から構成されたＮ型ゲート電極６ａと、Ｎ型ゲート電極６ａの側面上に形成された絶縁性のサイドウォールスペーサ８ａと、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に形成され、例えば砒素（Ａｓ）などのＮ型不純物が拡散されたＮ型エクステンション領域７ａと、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に形成され、ＡｓなどのＮ型不純物が拡散されたＮ型ソース／ドレイン領域９ａとを備えている。なお、Ｐ型不純物領域４ａには、ＮＭＯＳトランジスタのしきい値電圧を調整するため、例えばホウ素（Ｂ）などのＰ型不純物が拡散されている。
【００１７】
本実施形態の半導体装置では、Ｎ型ゲート電極６ａは、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２との積層膜からなる。ここで、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２は、燐（Ｐ）などのＮ型不純物が含まれた多結晶シリコン膜から構成されている。以下、Ｎ型ゲート電極６ａにおけるＮ型不純物の濃度プロファイルについて、図１（ｂ）を参照しながら説明する。
【００１８】
図１（ｂ）は、本実施形態に係るＮ型ゲート電極６ａにおけるＮ型不純物の濃度プロファイルを示す図である。図１（ｂ）に示すように、Ｎ型ゲート電極６ａに含まれるＮ型不純物は、第１のゲート絶縁膜５ａとの界面部分に生じる第１の濃度ピークと、Ｎ型ゲート電極６ａの上面部分に生じる第２の濃度ピークとの２つの濃度ピークを有している。第１の濃度ピークはＮ型下部電極６ａ１領域に生じ、第２の濃度ピークよりも濃度が大きくなっている。一方、第２の濃度ピークはＮ型上部電極６ａ２領域に生じる。このＮ型下部電極６ａ２内にＮ型不純物の第１の濃度ピークを有する点が、本実施形態の半導体装置が従来の半導体装置と異なる点である。ここで、従来の半導体装置では、ゲート電極に含まれる不純物の濃度プロファイルは、ゲート電極の上面部分からゲート絶縁膜の界面部分に向かうに連れ徐々に小さくなり、ゲート絶縁膜との界面部分において不純物の濃度ピークが生じることはなかった。このように、本実施形態と従来の半導体装置において、ゲート電極に含まれる不純物の濃度プロファイルが互いに異なるのは、ゲート電極の形成方法が異なることによる。これについては、後述する本実施形態の半導体装置の製造方法において、詳細に説明する。
【００１９】
なお、本実施形態の半導体装置では、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２に含まれるＮ型不純物の平均濃度は、例えば、それぞれ５×１０２０／ｃｍ３、及び５×１０１９／ｃｍ３である。
【００２０】
本実施形態の半導体装置の特徴は、ＮＭＯＳトランジスタに設けられたＮ型ゲート電極において、Ｎ型ゲート電極６ａの上部を構成するＮ型上部電極６ａ２だけでなく、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１にも濃度ピークを有するＮ型不純物が含有されていることにある。この構成によれば、第１のゲート絶縁膜５ａとの界面部分に十分な濃度でＮ型不純物が含まれているので、Ｎ型ゲート電極６ａの空乏化を抑制することができる。その結果、ゲート絶縁膜の実効的な電気的膜厚が厚くなるのを防ぐことができ、特性のばらつきが小さく、十分な駆動能力を有する半導体装置を実現することができる。
【００２１】
続いて、本実施形態の半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００２２】
図２（ａ）に示すように、まず、Ｐ型シリコンからなる半導体基板１に、例えばＳＴＩ法により、シリコン酸化膜からなる素子分離領域２を形成する。次に、半導体基板１のうちＮＭＯＳトランジスタ（ＮＭＯＳ）領域となる部分に、例えばＢなどのＰ型不純物を注入することでＰ型ウェル３ａ及びＰ型不純物領域４ａを形成する。Ｐ型ウェル３ａは、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く設けられ、ＮＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ａとして機能する。Ｐ型不純物領域４ａは、活性領域１ａにおける上部領域に形成され、ＮＭＯＳトランジスタのチャネル領域として機能する。
【００２３】
次に、図２（ｂ）に示すように、半導体基板１の全面上に、例えばシリコン酸化膜からなる第１のゲート絶縁膜形成膜５Ａを形成する。その後、第１のゲート絶縁膜形成膜５Ａ上に、ＣＶＤ（Chemical Vapor Deposition）法などにより、膜厚が２０〜３０ｎｍで、例えばＰなどのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１を堆積する。次に、Ｎ型下部電極形成膜６Ａ１上に、ＣＶＤ法などにより、膜厚が７０〜８０ｎｍで、不純物が添加されていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２を形成する。
【００２４】
次に、図２（ｃ）に示すように、Ｎ型上部電極形成膜６Ａ２、Ｎ型下部電極形成膜６Ａ１、及び第１のゲート絶縁膜形成膜５Ａをドライエッチングにより選択的に除去することで、活性領域１ａ上に第１のゲート絶縁膜５ａを形成するとともに、第１のゲート絶縁膜５ａ上に、Ｎ型不純物がドープされた多結晶シリコン膜からなるＮ型下部電極６ａ１、及び多結晶シリコン膜からなるＮ型上部電極６ａ２から構成されるＮ型ゲート電極６ａを形成する。
【００２５】
次に、図２（ｄ）に示すように、Ｎ型ゲート電極６ａをマスクにして、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に、例えばＡｓなどのＮ型不純物をイオン注入することによりＮ型エクステンション領域７ａを形成する。同時に、図示は省略するが、例えばＢなどのＰ型不純物をポケット注入する。次いで、Ｎ型ゲート電極６ａの側面上にシリコン酸化膜などからなる絶縁性のサイドウォールスペーサ８ａを形成する。次に、サイドウォールスペーサ８ａ及びＮ型ゲート電極６ａをマスクとして、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に例えばＡｓなどのＮ型不純物をイオン注入した後、半導体基板１を熱処理することで、Ｎ型ソース／ドレイン領域９ａを形成する。
【００２６】
ここで、図２（ｄ）に示すイオン注入時には、半導体基板１内だけでなく、Ｎ型ゲート電極６ａに対してもＡｓなどのＮ型不純物が注入される。この時、Ｎ型不純物は、Ｎ型ゲート電極６ａの上部を構成するＮ型上部電極６ａ２に主に添加される。さらに、イオン注入後の熱処理時に、Ｎ型下部電極６ａ１に含まれるＮ型不純物の一部がＮ型上部電極６ａ２へ拡散することで、熱処理後には、イオン注入により添加されたＮ型不純物と、Ｎ型下部電極６ａ１から拡散されたＮ型不純物とが含有されたＮ型上部電極６ａ２が形成される。一方、Ｎ型下部電極６ａ１は、図２（ｂ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＮ型不純物を含有することができる。その結果、本実施形態の製造方法では、上述の図１（ｂ）に示すように、Ｎ型下部電極６ａ１内及びＮ型上部電極６ａ２内にそれぞれＮ型不純物の濃度ピークを有するＮ型ゲート電極が得られる。なお、Ｎ型下部電極６ａ１におけるＰの平均濃度は例えば５×１０２０／ｃｍ３であり、Ｎ型上部電極６ａ２におけるＡｓの平均濃度は、５×１０１９／ｃｍ３である。以上の工程により、本実施形態の半導体装置を製造することができる。
【００２７】
本実施形態の半導体装置の製造方法の特徴は、図２（ｂ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１をＣＶＤ法などで形成することにある。従来の方法では、多結晶シリコン膜の中央よりも上側部分にイオン注入によりＮ型不純物を添加してＮ型ゲート電極を形成していたため、Ｎ型不純物の濃度プロファイルはＮ型ゲート電極の表面部分に濃度ピークを有し、Ｎ型不純物濃度は、表面部分からゲート絶縁膜との界面部分に近づくにつれ、徐々に小さくなっていた。しかしながら、本実施形態の製造方法では、イオン注入を用いず、高濃度でＮ型不純物が含有された多結晶シリコン膜を堆積することで、従来の半導体装置の製造方法に比べて、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１に比較的高濃度でＮ型不純物を確実に含有させることができる。その結果、Ｎ型ゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分には、十分な濃度でＮ型不純物が含まれるので、Ｎ型ゲート電極６ａの空乏化が抑制でき、第１のゲート絶縁膜５ａの実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いれば、トランジスタのランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００２８】
なお、本実施形態の半導体装置の製造方法では、Ｎ型上部電極６ａ２の材料として、不純物が含まれていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２を用いたが、これに限定されるものではない。Ｎ型上部電極形成膜６Ａ２の材料として、Ｎ型下部電極形成膜６Ａ１と同様に、Ｎ型不純物を含む多結晶シリコン膜を用いてもよい。この場合、Ｎ型上部電極形成膜６Ａ２に含まれるＮ型不純物の濃度は、Ｎ型下部電極形成膜６Ａ１に含まれるＮ型不純物の濃度よりも小さいことが好ましい。
【００２９】
また、本実施形態の半導体装置及びその製造方法では、ゲート絶縁膜の材料としてシリコン酸化膜を用いたが、これに限定されることはなく、例えばシリコン酸窒化膜や高誘電率膜を用いてもよい。この場合、ゲート電極の空乏化を抑制するとともに、リーク電流を抑制することができ、より信頼性の高い半導体装置を実現することができる。
【００３０】
なお、本実施形態の半導体装置及びその製造方法では、ＮＭＯＳトランジスタについて説明したが、これに限定されるものではなく、ＰＭＯＳトランジスタにおいても上述と同様の効果が得られる。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。図３は、本実施形態の半導体装置の構成を示す断面図である。本実施形態では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを一例として挙げる。
【００３２】
図３に示すように、本実施形態の半導体装置は、半導体基板１に設けられたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ（ＰＭＯＳ）を有している。なお、本実施形態のＮＭＯＳトランジスタは、第１の実施形態のＮＭＯＳトランジスタと同様な構成であるため、簡略化して説明する。本実施形態のＮＭＯＳトランジスタは、半導体基板１内に形成された素子分離領域２と、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く形成されたＰ型ウェル３ａと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ａと、活性領域１ａにおける上部領域に形成され、チャネル領域となるＰ型不純物領域４ａと、活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、それぞれ多結晶シリコン膜からなるＮ型下部電極６ａ１及びＮ型上部電極６ａ２から構成されたＮ型ゲート電極６ａと、Ｎ型ゲート電極６ａの側面上に形成された絶縁性のサイドウォールスペーサ８ａと、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に形成されたＮ型エクステンション領域７ａと、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に形成されたＮ型ソース／ドレイン領域９ａとを備えている。
【００３３】
一方、本実施形態のＰＭＯＳトランジスタは、半導体基板１内に形成された素子分離領域２と、半導体基板１におけるＰＭＯＳ領域に素子分離領域２よりも深く形成されたＮ型ウェル３ｂと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ｂと、活性領域１ｂにおける上部領域に形成され、チャネル領域となるＮ型不純物領域４ｂと、活性領域１ｂ上に形成され、第１のゲート絶縁膜５ａよりも膜厚の大きい第２のゲート絶縁膜５ｂと、第２のゲート絶縁膜５ｂ上に形成され、それぞれ多結晶シリコンからなるＰ型下部電極６ｂ１及びＰ型上部電極６ｂ２から構成されたＰ型ゲート電極６ｂと、Ｐ型ゲート電極６ｂの側面上に形成された絶縁性のサイドウォールスペーサ８ｂと、活性領域１ｂにおけるＰ型ゲート電極６ｂの側方下に形成され、例えばホウ素などのＰ型不純物（第２の不純物）がそれぞれ拡散されたＰ型エクステンション領域７ｂと、活性領域１ｂにおけるサイドウォールスペーサ８ｂの外側方下に形成されたＰ型ソース／ドレイン領域９ｂとを有している。なお、Ｐ型不純物領域４ａ及びＮ型不純物領域４ｂには、それぞれしきい値電圧を調整するための不純物が添加されている。具体的に、Ｐ型不純物領域４ａは例えばＢなどのＰ型不純物を含み、Ｎ型不純物領域４ｂは例えばＡｓなどのＮ型不純物を含んでいる。また、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも小さくなっている。
【００３４】
本実施形態の半導体装置では、Ｎ型ゲート電極６ａは、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２との積層膜からなる。また、Ｐ型ゲート電極６ｂは、Ｐ型下部電極６ｂ１とＰ型上部電極６ｂ２との積層膜からなる。ここで、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２は、ＰなどのＮ型不純物が含まれた多結晶シリコン膜から構成されており、Ｐ型下部電極６ｂ１及びＰ型上部電極６ｂ２は、ＢなどのＰ型不純物が含まれた多結晶シリコンから構成されている。
【００３５】
ここで、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂにそれぞれ含まれるＮ型不純物及びＰ型不純物の濃度プロファイルについて説明する。本実施形態の半導体装置においても、上述の図１（ｂ）に示すように、Ｎ型ゲート電極６ａに含まれるＮ型不純物は、第１のゲート絶縁膜５ａとの界面部分に生じる第１の濃度ピークと、Ｎ型ゲート電極６ａの上面部分に生じる第２の濃度ピークとの２つの濃度ピークを有している。また、濃度プロファイルの図示は省略するが、Ｐ型ゲート電極６ｂに含まれるＰ型不純物は、Ｎ型ゲート電極６ａと同様に、第２のゲート絶縁膜５ｂとの界面部分に生じる第３の濃度ピークと、Ｐ型ゲート電極６ｂの上面部分に生じる第４の濃度ピークとの２つの濃度ピークを有している。
【００３６】
Ｎ型ゲート電極６ａにおいて、第１の濃度ピーク及び第２の濃度ピークは、それぞれＮ型下部電極６ａ１内及びＮ型上部電極６ａ２内に生じ、第１の濃度ピークは第２の濃度ピークよりも大きくなっている。また、Ｐ型ゲート電極６ｂにおいて、第３の濃度ピーク及び第４の濃度ピークは、それぞれＰ型下部電極６ｂ１内及びＰ型上部電極６ｂ２内に生じ、第３の濃度ピークは第４の濃度ピークよりも大きくなっている。このように、本実施形態の半導体装置では、ＣＭＯＳトランジスタにおいて、Ｎ型下部電極６ａ１内及びＰ型下部電極６ｂ１内に、それぞれＮ型不純物の第１の濃度ピーク、及びＰ型不純物の第３の濃度ピークを有する点が従来の半導体装置と異なる点である。
【００３７】
なお、本実施形態の半導体装置では、Ｎ型下部電極６ａ１及びＰ型下部電極６ｂ１にそれぞれ含まれるＮ型不純物及びＰ型不純物の平均濃度は、例えば、それぞれ５×１０２０／ｃｍ３である。また、Ｎ型上部電極６ａ２及びＰ型上部電極６ｂ２にそれぞれ含まれるＮ型不純物及びＰ型不純物の平均濃度は、例えば、それぞれ５×１０１９／ｃｍ３である。
【００３８】
本実施形態の半導体装置の特徴は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、Ｎ型上部電極６ａ２だけでなく、Ｎ型下部電極６ａ１にもＮ型不純物の濃度ピークを有するＮ型ゲート電極６ａと、Ｐ型上部電極６ｂ２だけでなく、Ｐ型下部電極６ｂ１にもＰ型不純物の濃度ピークを有するＰ型ゲート電極６ｂとを備えていることにある。この構成によれば、第１のゲート絶縁膜５ａとの界面部分に十分な濃度でｎ型不純物が含まれているので、Ｎ型ゲート電極６ａの空乏化を抑制することができるとともに、第２のゲート絶縁膜５ｂとの界面部分に十分な濃度でＰ型不純物が含まれているので、Ｐ型ゲート電極６ｂの空乏化を抑制することができる。その結果、ゲート絶縁膜の実効的な電気的膜厚が厚くなるのを防ぐことができ、特性のばらつきが小さく、十分な駆動能力を有するＣＭＯＳトランジスタを実現することができる。
【００３９】
さらに、本実施形態の半導体装置では、ＮＭＯＳトランジスタに設けられた第１のゲート絶縁膜５ａの膜厚が、ＰＭＯＳトランジスタに設けられた第２のゲート絶縁膜５ｂの膜厚よりも小さい。一般的に、多結晶シリコン膜からなるゲート電極を備えた微細化された半導体装置では、ゲート絶縁膜の信頼性については、ＰＭＯＳトランジスタがＮＭＯＳトランジスタよりも問題になる。一方、トランジスタのランダムばらつきについては、ＮＭＯＳトランジスタの方がＰＭＯＳトランジスタよりも問題になる。従って、本実施形態の半導体装置では、ＮＭＯＳトランジスタのゲート絶縁膜の膜厚を比較的小さくすることでトランジスタのランダムばらつきを抑制するとともに、ＰＭＯＳトランジスタのゲート絶縁膜の膜厚を比較的大きくすることで、ゲート絶縁膜の信頼性を向上させることができる。その結果、微細化されても信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００４０】
続いて、本実施形態の半導体装置の製造方法について説明する。図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００４１】
図４（ａ）に示すように、まず、シリコンからなる半導体基板１に、例えばＳＴＩ法により、シリコン酸化膜からなる素子分離領域２を形成する。次に、半導体基板１上に、ＮＭＯＳ領域を覆うレジスト２１を形成した後、該レジスト２１を用いて、半導体基板１のうちＰＭＯＳ領域となる部分に、例えばＡｓなどのＮ型不純物を注入することでＮ型ウェル３ｂ及びＮ型不純物領域４ｂを形成する。Ｎ型ウェル３ｂは、半導体基板１におけるＰＭＯＳ領域に素子分離領域２よりも深く設けられ、ＰＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ｂとして機能する。Ｎ型不純物領域４ｂは、活性領域１ｂにおける上部領域に形成され、ＰＭＯＳトランジスタのチャネル領域として機能する。
【００４２】
次に、図４（ｂ）に示すように、レジスト２１を除去した後、半導体基板１の全面上に、例えば膜厚が２．２ｎｍで、シリコン酸化膜からなる第２のゲート絶縁膜形成膜５Ｂを形成する。その後、第２のゲート絶縁膜形成膜５Ｂ上に、ＣＶＤ法などにより、膜厚が２０〜３０ｎｍで、例えば燐などのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＰ型下部電極形成膜６Ｂ１を堆積する。
【００４３】
次に、図４（ｃ）に示すように、半導体基板１上に、ＰＭＯＳ領域を覆うレジスト２２を形成する。次に、レジスト２２を用いて、Ｐ型下部電極形成膜６Ｂ１及び第２のゲート絶縁膜形成膜５Ｂのうち、ＮＭＯＳ領域に形成された部分をドライエッチングにより選択的に除去する。その後、レジスト２２をマスクにして、ＮＭＯＳ領域に設けられた半導体基板１にＢなどのＰ型不純物をイオン注入することで、Ｐ型ウェル３ａ及びＰ型不純物領域４ａを形成する。Ｐ型ウェル３ａは、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く設けられ、ＮＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ａとして機能する。Ｐ型不純物領域４ａは、活性領域１ａにおける上部領域に形成され、ＮＭＯＳトランジスタのチャネル領域として機能する。
【００４４】
次に、図４（ｄ）に示すように、レジスト２２を除去した後、半導体基板１の全面上に、例えば膜厚が２．０ｎｍで、シリコン酸化膜からなる第１のゲート絶縁膜形成膜５Ａを形成する。その後、第１のゲート絶縁膜形成膜５Ａ上に、ＣＶＤ法などにより、例えばＰなどのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１を堆積する。
【００４５】
続いて、図５（ａ）に示すように、Ｎ型下部電極形成膜６Ａ１上にＮＭＯＳ領域を覆うレジスト２３を形成する。次に、レジスト２３を用いて、Ｎ型下部電極形成膜６Ａ１及び第１のゲート絶縁膜形成膜５Ａのうち、ＰＭＯＳ領域に形成された部分をドライエッチングにより選択的に除去する。
【００４６】
次に、図５（ｂ）に示すように、レジスト２３を除去した後、Ｎ型下部電極形成膜６Ａ１及びＰ型下部電極形成膜６Ｂ１の上に、ＣＶＤ法などにより、不純物が添加されていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２を形成する。なお、本実施形態では、Ｎ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２は、互いに同じ多結晶シリコン膜から構成されているので、半導体基板１の全面上に多結晶シリコン膜を堆積することで、Ｎ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２を形成することができる。
【００４７】
次に、図５（ｃ）に示すように、ＮＭＯＳ領域では、Ｎ型上部電極形成膜６Ａ２、Ｎ型下部電極形成膜６Ａ１、及び第１のゲート絶縁膜形成膜５Ａをドライエッチングにより選択的に除去することで、活性領域１ａ上に第１のゲート絶縁膜５ａを形成するとともに、第１のゲート絶縁膜５ａ上に、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２から構成されるＮ型ゲート電極６ａを形成する。これと同時に、ＰＭＯＳ領域では、Ｐ型上部電極形成膜６Ｂ２、Ｐ型下部電極形成膜６Ｂ１、及び第２のゲート絶縁膜形成膜５Ｂをドライエッチングにより選択的に除去することで、活性領域１ｂ上に第２のゲート絶縁膜５ｂを形成するとともに、第２のゲート絶縁膜５ｂ上に、Ｐ型下部電極６ｂ１及びＰ型上部電極６ｂ２から構成されるＰ型ゲート電極６ｂを形成する。
【００４８】
次に、図５（ｄ）に示すように、Ｎ型ゲート電極６ａをマスクにして、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に、例えばＡｓなどのＮ型不純物を注入するとともに、Ｐ型ゲート電極６ｂをマスクにして、活性領域１ｂにおけるＰ型ゲート電極６ｂの側方下に、例えばＢなどのＰ型不純物を注入する。これにより、ＮＭＯＳのＮ型エクステンション領域７ａ、及びＰＭＯＳのＰ型エクステンション領域７ｂを形成する。同時に、図示は省略するが、ＮＭＯＳ領域には、例えばＢなどのＰ型不純物をポケット注入するとともに、ＰＭＯＳ領域には、例えばＡｓなどのＮ型不純物をポケット注入する。
【００４９】
次いで、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂの側面上に、シリコン酸化膜などからなる絶縁性のサイドウォールスペーサ８ａ、８ｂをそれぞれ形成する。次いで、サイドウォールスペーサ８ａ及びＮ型ゲート電極６ａをマスクにして、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に、例えばＡｓなどのＮ型不純物をイオン注入した後、半導体基板１を熱処理することでＮＭＯＳのＮ型ソース／ドレイン領域９ａを形成する。同時に、サイドウォールスペーサ８ｂ及びＰ型ゲート電極６ｂをマスクにして、活性領域におけるサイドウォールスペーサ８ｂの外側方下に、例えばＢなどのＰ型不純物をイオン注入した後、半導体基板１を熱処理することで、Ｐ型ソース／ドレイン領域９ｂを形成する。
【００５０】
ここで、図５（ｄ）に示すイオン注入時には、半導体基板１内だけでなく、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂに対しても、それぞれＮ型不純物及びＰ型不純物が注入される。このＮ型不純物及びＰ型不純物は、それぞれＮ型上部電極６ａ２及びＰ型上部電極６ｂ２に主に添加される。さらに、イオン注入後の熱処理時に、Ｎ型下部電極６ａ１に含まれるＮ型不純物の一部がＮ型上部電極６ａ２へ拡散するとともに、Ｐ型下部電極６ｂ１に含まれるＰ型不純物の一部がＰ型上部電極６ｂ２へ拡散する。その結果、熱処理後には、イオン注入及びＮ型下部電極６ａ１からの拡散により添加されたＮ型不純物を含むＮ型上部電極６ａ２と、イオン注入及びＰ型下部電極６ｂ１からの拡散により添加されたＰ型不純物を含むＰ型上部電極６ｂ２とが形成される。
【００５１】
一方、Ｎ型下部電極６ａ１は、図４（ｄ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＮ型不純物を含有することができる。また、Ｐ型下部電極６ｂ１も、図４（ｂ）に示す工程で、Ｐ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＰ型不純物を含有することができる。その結果、本実施形態の半導体装置では、Ｎ型下部電極６ａ１内及びＮ型上部電極６ａ２内にそれぞれＮ型不純物の濃度ピークを有するＮ型ゲート電極６ａと、Ｐ型下部電極６ｂ１内及びＰ型上部電極６ｂ２内にそれぞれＰ型不純物の濃度ピークを有するＰ型ゲート電極６ｂとを得ることができる。以上の工程により、本実施形態の半導体装置を製造することができる。
【００５２】
本実施形態の半導体装置の製造方法の特徴は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、イオン注入ではなくＣＶＤ法などを用いて、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１と、Ｐ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＰ型下部電極形成膜６Ｂ１とを形成することにある。これにより、イオン注入を用いた従来の製造方法に比べて、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１、及びＰ型ゲート電極６ｂの下部を構成するＰ型下部電極６ｂ１に、それぞれＮ型不純物及びＰ型不純物を比較的高濃度で確実に含有させることができる。その結果、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂの空乏化を抑制でき、第１のゲート絶縁膜５ａ及び第２のゲート絶縁膜５ｂの実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いれば、ＣＭＯＳトランジスタのランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００５３】
なお、本実施形態の半導体装置の製造方法では、ＮＭＯＳトランジスタのＰ型不純物領域４ａを形成する前に、ＰＭＯＳトランジスタのＮ型不純物領域４ｂを形成している。ここで、Ｐ型不純物領域４ａの形成時にイオン注入されるＢは、Ｎ型不純物領域４ｂの形成時にイオン注入されるＡｓに比べて熱処理により拡散しやすいので、Ｐ型不純物領域４ａに含まれるＢの濃度分布が広がってしまい、所望の濃度分布が得られない恐れがある。従って、本実施形態の製造方法では、Ｂのイオン注入をＡｓのイオン注入よりも後に行うことで、上述の不具合を抑制することができるので、所望の濃度プロファイルを有するチャネル領域となる各不純物領域を備え、十分な性能を有する半導体装置を実現することが可能となる。なお、各不純物領域の形成順序は、これに限定されるものではなく、注入する不純物などにより変更してもよい。
【産業上の利用可能性】
【００５４】
本発明の半導体装置及びその製造方法は、半導体装置の微細化及び高駆動化に有用である。
【図面の簡単な説明】
【００５５】
【図１】（ａ）は、本発明の第１の実施形態の半導体装置の構成を示す断面図であり、図１（ｂ）は、図１（ａ）に示すＡ−Ａ’線における不純物の濃度プロファイルを示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】は、本発明の第２の実施形態の半導体装置の構成を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、従来の半導体装置の構成を示す断面図であり、図６（ｂ）は、図６（ａ）に示すＢ−Ｂ’線における不純物の濃度プロファイルを示す図である。
【符号の説明】
【００５６】
１ 半導体基板
１ａ、１ｂ 活性領域
２ 素子分離領域
３ａ Ｐ型ウェル
３ｂ Ｎ型ウェル
４ａ Ｐ型不純物領域
４ｂ Ｎ型不純物領域
５Ａ 第１のゲート絶縁膜形成膜
５Ｂ 第２のゲート絶縁膜形成膜
５ａ 第１のゲート絶縁膜
５ｂ 第２のゲート絶縁膜
６Ａ１ Ｎ型下部電極形成膜
６Ａ２ Ｎ型上部電極形成膜
６Ｂ１ Ｐ型下部電極形成膜
６Ｂ２ Ｐ型上部電極形成膜
６ａ Ｎ型ゲート電極
６ａ１ Ｎ型下部電極
６ａ２ Ｎ型上部電極
６ｂ Ｐ型ゲート電極
６ｂ１ Ｐ型下部電極
６ｂ２ Ｐ型上部電極
７ａ Ｎ型エクステンション領域
７ｂ Ｐ型エクステンション領域
８ａ、８ｂ サイドウォールスペーサ
９ａ Ｎ型ソース／ドレイン領域
９ｂ Ｐ型ソース／ドレイン領域
２１、２２、２３ レジスト
【技術分野】
【０００１】
本発明は、多結晶シリコンを含むゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ゲート長及びゲート幅も縮小される結果、トランジスタのランダムばらつきが増大している。ＳＲＡＭ（Static Random Access Memory）などの半導体装置の安定動作を確保するために、トランジスタのランダムばらつきを小さくできる、デバイス構造及びその製造方法の開発が望まれている。ここで、「トランジスタのランダムばらつき」とは、非常に近接した、互いに離れて設けられた２つのトランジスタが、全くランダムにばらつくことを言う。トランジスタのランダムばらつきの主な原因として、チャネル領域に存在する不純物の原子の数や、原子の空間的な位置が統計的にゆらぐ現象が挙げられている。その他の原因としては、例えば、互いに隣接する２つのトランジスタにおいて、ゲート酸化膜厚、ゲート長、及びゲート幅がゆらぐことなどが挙げられる。
【０００３】
式１は、トランジスタのランダムばらつきを定量的に示したものである（例えば、非特許文献１参照）。式１により、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のしきい値電圧のばらつき（σＶＴ）が算出される。
σＶＴ＝Ａ・Ｔｅｆｆ・Ｎａ１／４・Ｌｅｆｆ−１／２・Ｗｅｆｆ−１／２ （式１）
【０００４】
式１において、Ａは比例係数、Ｔｅｆｆは電気的な実効的酸化膜厚、Ｎａはチャネル領域の不純物濃度、Ｌｅｆｆは電気的な実効的ゲート長、Ｗｅｆｆは電気的な実効的ゲート幅である。式１に示すように、Ｌｅｆｆ、Ｗｅｆｆの寸法が小さい場合や、Ｔｅｆｆが厚く、チャネル領域の不純物濃度が高い場合に、σＶＴは大きくなる。
【０００５】
ここで、従来の半導体装置として、Ｎ型多結晶シリコン膜からなるゲート電極を備えたＮＭＯＳトランジスタを挙げて、図６（ａ）、（ｂ）を用いて説明する。図６（ａ）は、従来の半導体装置の構成を示す断面図である。図６（ｂ）は、図６（ａ）に示すＢ−Ｂ’線における不純物の濃度プロファイルを示す図である。
【０００６】
図６（ａ）に示すように、従来の半導体装置は、Ｐ型シリコンからなる半導体基板１０１と、半導体基板１０１内に形成された素子分離領域１０２と、半導体基板１０１におけるＮＭＯＳ（Ｎegative Ｃhannel Metal Oxide Semiconductor）トランジスタ領域に素子分離領域１０２よりも深く形成されたＰ型ウェル１０３と、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域１０１ａと、活性領域１０１ａにおける上部領域に形成されたチャネル領域となるＰ型不純物領域１０４と、活性領域１０１ａ上に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成され、例えば燐などのＮ型不純物を含む多結晶シリコンからなるＮ型ゲート電極１０６と、Ｎ型ゲート電極１０６の側面上に形成された絶縁性のサイドウォールスペーサ１０８と、活性領域１０１ａにおけるＮ型ゲート電極１０６の側方下に形成されたＮ型エクステンション領域１０７と、活性領域１０１ａにおけるサイドウォールスペーサ１０８の外側方下に形成されたＮ型ソース／ドレイン領域１０９とを備えている。
【０００７】
上記構成を有する従来の半導体装置は、Ｎ型多結晶シリコン膜からなるゲート電極を備えた表面チャネル型のトランジスタ構造であるため、半導体装置の高性能化に有用である。ここで、従来の半導体装置では、多結晶シリコン膜を形成した後、該多結晶シリコン膜に例えば燐などのＮ型不純物をイオン注入することで、Ｎ型ゲート電極１０６を形成している。通常、このイオン注入時には、多結晶シリコン膜に注入した不純物が多結晶シリコン膜を突き抜けて半導体基板の深い位置まで達する、チャネリング現象の発生を抑制するため、ゲート電極の中央よりも上側部分に対して不純物を注入した後、熱処理により該不純物の拡散及び活性化を行う。その結果、Ｎ型ゲート電極１０６に含有されたＮ型不純物の濃度プロファイルは、図６（ｂ）に示すように、Ｎ型ゲート電極１０６の表面部分に濃度ピークを有し、Ｎ型不純物濃度は、表面部分からゲート絶縁膜１０５との界面部分に近づくにつれ、徐々に小さくなっている。
【非特許文献１】“IEEE Transactions on Ekectron Device”、Vol.41、No.11、Nov.1994、p.2216−2221
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体装置では、ゲート絶縁膜１０５との界面部分におけるＮ型不純物濃度が小さいため、ゲート電極の空乏化が起こる恐れがある。ゲート電極の空乏化が起こると、実効的なゲート絶縁膜の膜厚が大きくなる。その結果、式１に示すように、トランジスタのしきい値電圧のばらつきが大きくなるなど、トランジスタ特性にばらつきが生じてしまう。
【０００９】
本発明は、上記不具合に鑑みなされたものであり、空乏化が抑制されたゲート電極を備え、特性のランダムばらつきが小さく、十分な駆動能力を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極とを備え、前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きい。
【００１１】
この構成によれば、第１のゲート電極に含まれる第１導電型の不純物の濃度ピークは、第１のゲート電極の上面部分だけでなく、第１のゲート絶縁膜との界面部分にも生じている。その結果、第１のゲート絶縁膜との界面部分には、上面部分よりも濃度ピークが大きい第１導電型の不純物が十分な濃度で含まれているので、第１のゲート電極の空乏化が抑制でき、第１のゲート絶縁膜の実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本発明の半導体装置では、トランジスタランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極を形成する工程（ｂ）とを備え、前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きい。
【００１３】
この方法によれば、工程（ｂ）でイオン注入を用いることなく、第１導電型の不純物が含有された第１のゲート電極を形成しており、第１のゲート電極に含まれる第１導電型の不純物は、第１のゲート絶縁膜との界面部分において、上面部分における濃度ピークよりも高い濃度ピークを有する。これにより、イオン注入を用いる従来の方法に比べて、第１のゲート電極における第１のゲート絶縁膜との界面部分には、十分な濃度で第１導電型の不純物が含まれるので、第１のゲート電極の空乏化が抑制でき、第１のゲート電極の実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本発明の半導体装置の製造方法を用いれば、トランジスタのランダムばらつきが抑制でき、十分な駆動能力を有する半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によれば、空乏化が抑制されたゲート電極を備えているため、微細化されても十分な駆動能力を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、本実施形態の半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）は、本実施形態の半導体装置の構成を示す断面図である。なお、本実施形態の半導体装置として、ＮＭＯＳ（Negative Channel Metal Oxide Semiconductor）トランジスタを一例として挙げる。
【００１６】
図１（ａ）に示すように、本実施形態の半導体装置は、Ｐ型シリコンからなる半導体基板１と、半導体基板１内にＳＴＩ（Shallow Trench. Isolation）法により形成された素子分離領域２と、半導体基板１におけるＮＭＯＳトランジスタ（ＮＭＯＳ）領域に素子分離領域２よりも深く形成されたＰ型ウェル３ａと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ａと、活性領域１ａにおける上部領域に形成され、チャネル領域となるＰ型不純物領域４ａと、活性領域１ａ上に形成され、シリコン酸化膜からなる第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、それぞれ多結晶シリコン膜からなるＮ型下部電極６ａ１及びＮ型上部電極６ａ２から構成されたＮ型ゲート電極６ａと、Ｎ型ゲート電極６ａの側面上に形成された絶縁性のサイドウォールスペーサ８ａと、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に形成され、例えば砒素（Ａｓ）などのＮ型不純物が拡散されたＮ型エクステンション領域７ａと、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に形成され、ＡｓなどのＮ型不純物が拡散されたＮ型ソース／ドレイン領域９ａとを備えている。なお、Ｐ型不純物領域４ａには、ＮＭＯＳトランジスタのしきい値電圧を調整するため、例えばホウ素（Ｂ）などのＰ型不純物が拡散されている。
【００１７】
本実施形態の半導体装置では、Ｎ型ゲート電極６ａは、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２との積層膜からなる。ここで、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２は、燐（Ｐ）などのＮ型不純物が含まれた多結晶シリコン膜から構成されている。以下、Ｎ型ゲート電極６ａにおけるＮ型不純物の濃度プロファイルについて、図１（ｂ）を参照しながら説明する。
【００１８】
図１（ｂ）は、本実施形態に係るＮ型ゲート電極６ａにおけるＮ型不純物の濃度プロファイルを示す図である。図１（ｂ）に示すように、Ｎ型ゲート電極６ａに含まれるＮ型不純物は、第１のゲート絶縁膜５ａとの界面部分に生じる第１の濃度ピークと、Ｎ型ゲート電極６ａの上面部分に生じる第２の濃度ピークとの２つの濃度ピークを有している。第１の濃度ピークはＮ型下部電極６ａ１領域に生じ、第２の濃度ピークよりも濃度が大きくなっている。一方、第２の濃度ピークはＮ型上部電極６ａ２領域に生じる。このＮ型下部電極６ａ２内にＮ型不純物の第１の濃度ピークを有する点が、本実施形態の半導体装置が従来の半導体装置と異なる点である。ここで、従来の半導体装置では、ゲート電極に含まれる不純物の濃度プロファイルは、ゲート電極の上面部分からゲート絶縁膜の界面部分に向かうに連れ徐々に小さくなり、ゲート絶縁膜との界面部分において不純物の濃度ピークが生じることはなかった。このように、本実施形態と従来の半導体装置において、ゲート電極に含まれる不純物の濃度プロファイルが互いに異なるのは、ゲート電極の形成方法が異なることによる。これについては、後述する本実施形態の半導体装置の製造方法において、詳細に説明する。
【００１９】
なお、本実施形態の半導体装置では、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２に含まれるＮ型不純物の平均濃度は、例えば、それぞれ５×１０２０／ｃｍ３、及び５×１０１９／ｃｍ３である。
【００２０】
本実施形態の半導体装置の特徴は、ＮＭＯＳトランジスタに設けられたＮ型ゲート電極において、Ｎ型ゲート電極６ａの上部を構成するＮ型上部電極６ａ２だけでなく、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１にも濃度ピークを有するＮ型不純物が含有されていることにある。この構成によれば、第１のゲート絶縁膜５ａとの界面部分に十分な濃度でＮ型不純物が含まれているので、Ｎ型ゲート電極６ａの空乏化を抑制することができる。その結果、ゲート絶縁膜の実効的な電気的膜厚が厚くなるのを防ぐことができ、特性のばらつきが小さく、十分な駆動能力を有する半導体装置を実現することができる。
【００２１】
続いて、本実施形態の半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００２２】
図２（ａ）に示すように、まず、Ｐ型シリコンからなる半導体基板１に、例えばＳＴＩ法により、シリコン酸化膜からなる素子分離領域２を形成する。次に、半導体基板１のうちＮＭＯＳトランジスタ（ＮＭＯＳ）領域となる部分に、例えばＢなどのＰ型不純物を注入することでＰ型ウェル３ａ及びＰ型不純物領域４ａを形成する。Ｐ型ウェル３ａは、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く設けられ、ＮＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ａとして機能する。Ｐ型不純物領域４ａは、活性領域１ａにおける上部領域に形成され、ＮＭＯＳトランジスタのチャネル領域として機能する。
【００２３】
次に、図２（ｂ）に示すように、半導体基板１の全面上に、例えばシリコン酸化膜からなる第１のゲート絶縁膜形成膜５Ａを形成する。その後、第１のゲート絶縁膜形成膜５Ａ上に、ＣＶＤ（Chemical Vapor Deposition）法などにより、膜厚が２０〜３０ｎｍで、例えばＰなどのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１を堆積する。次に、Ｎ型下部電極形成膜６Ａ１上に、ＣＶＤ法などにより、膜厚が７０〜８０ｎｍで、不純物が添加されていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２を形成する。
【００２４】
次に、図２（ｃ）に示すように、Ｎ型上部電極形成膜６Ａ２、Ｎ型下部電極形成膜６Ａ１、及び第１のゲート絶縁膜形成膜５Ａをドライエッチングにより選択的に除去することで、活性領域１ａ上に第１のゲート絶縁膜５ａを形成するとともに、第１のゲート絶縁膜５ａ上に、Ｎ型不純物がドープされた多結晶シリコン膜からなるＮ型下部電極６ａ１、及び多結晶シリコン膜からなるＮ型上部電極６ａ２から構成されるＮ型ゲート電極６ａを形成する。
【００２５】
次に、図２（ｄ）に示すように、Ｎ型ゲート電極６ａをマスクにして、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に、例えばＡｓなどのＮ型不純物をイオン注入することによりＮ型エクステンション領域７ａを形成する。同時に、図示は省略するが、例えばＢなどのＰ型不純物をポケット注入する。次いで、Ｎ型ゲート電極６ａの側面上にシリコン酸化膜などからなる絶縁性のサイドウォールスペーサ８ａを形成する。次に、サイドウォールスペーサ８ａ及びＮ型ゲート電極６ａをマスクとして、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に例えばＡｓなどのＮ型不純物をイオン注入した後、半導体基板１を熱処理することで、Ｎ型ソース／ドレイン領域９ａを形成する。
【００２６】
ここで、図２（ｄ）に示すイオン注入時には、半導体基板１内だけでなく、Ｎ型ゲート電極６ａに対してもＡｓなどのＮ型不純物が注入される。この時、Ｎ型不純物は、Ｎ型ゲート電極６ａの上部を構成するＮ型上部電極６ａ２に主に添加される。さらに、イオン注入後の熱処理時に、Ｎ型下部電極６ａ１に含まれるＮ型不純物の一部がＮ型上部電極６ａ２へ拡散することで、熱処理後には、イオン注入により添加されたＮ型不純物と、Ｎ型下部電極６ａ１から拡散されたＮ型不純物とが含有されたＮ型上部電極６ａ２が形成される。一方、Ｎ型下部電極６ａ１は、図２（ｂ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＮ型不純物を含有することができる。その結果、本実施形態の製造方法では、上述の図１（ｂ）に示すように、Ｎ型下部電極６ａ１内及びＮ型上部電極６ａ２内にそれぞれＮ型不純物の濃度ピークを有するＮ型ゲート電極が得られる。なお、Ｎ型下部電極６ａ１におけるＰの平均濃度は例えば５×１０２０／ｃｍ３であり、Ｎ型上部電極６ａ２におけるＡｓの平均濃度は、５×１０１９／ｃｍ３である。以上の工程により、本実施形態の半導体装置を製造することができる。
【００２７】
本実施形態の半導体装置の製造方法の特徴は、図２（ｂ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１をＣＶＤ法などで形成することにある。従来の方法では、多結晶シリコン膜の中央よりも上側部分にイオン注入によりＮ型不純物を添加してＮ型ゲート電極を形成していたため、Ｎ型不純物の濃度プロファイルはＮ型ゲート電極の表面部分に濃度ピークを有し、Ｎ型不純物濃度は、表面部分からゲート絶縁膜との界面部分に近づくにつれ、徐々に小さくなっていた。しかしながら、本実施形態の製造方法では、イオン注入を用いず、高濃度でＮ型不純物が含有された多結晶シリコン膜を堆積することで、従来の半導体装置の製造方法に比べて、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１に比較的高濃度でＮ型不純物を確実に含有させることができる。その結果、Ｎ型ゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分には、十分な濃度でＮ型不純物が含まれるので、Ｎ型ゲート電極６ａの空乏化が抑制でき、第１のゲート絶縁膜５ａの実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いれば、トランジスタのランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００２８】
なお、本実施形態の半導体装置の製造方法では、Ｎ型上部電極６ａ２の材料として、不純物が含まれていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２を用いたが、これに限定されるものではない。Ｎ型上部電極形成膜６Ａ２の材料として、Ｎ型下部電極形成膜６Ａ１と同様に、Ｎ型不純物を含む多結晶シリコン膜を用いてもよい。この場合、Ｎ型上部電極形成膜６Ａ２に含まれるＮ型不純物の濃度は、Ｎ型下部電極形成膜６Ａ１に含まれるＮ型不純物の濃度よりも小さいことが好ましい。
【００２９】
また、本実施形態の半導体装置及びその製造方法では、ゲート絶縁膜の材料としてシリコン酸化膜を用いたが、これに限定されることはなく、例えばシリコン酸窒化膜や高誘電率膜を用いてもよい。この場合、ゲート電極の空乏化を抑制するとともに、リーク電流を抑制することができ、より信頼性の高い半導体装置を実現することができる。
【００３０】
なお、本実施形態の半導体装置及びその製造方法では、ＮＭＯＳトランジスタについて説明したが、これに限定されるものではなく、ＰＭＯＳトランジスタにおいても上述と同様の効果が得られる。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。図３は、本実施形態の半導体装置の構成を示す断面図である。本実施形態では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを一例として挙げる。
【００３２】
図３に示すように、本実施形態の半導体装置は、半導体基板１に設けられたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ（ＰＭＯＳ）を有している。なお、本実施形態のＮＭＯＳトランジスタは、第１の実施形態のＮＭＯＳトランジスタと同様な構成であるため、簡略化して説明する。本実施形態のＮＭＯＳトランジスタは、半導体基板１内に形成された素子分離領域２と、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く形成されたＰ型ウェル３ａと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ａと、活性領域１ａにおける上部領域に形成され、チャネル領域となるＰ型不純物領域４ａと、活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、それぞれ多結晶シリコン膜からなるＮ型下部電極６ａ１及びＮ型上部電極６ａ２から構成されたＮ型ゲート電極６ａと、Ｎ型ゲート電極６ａの側面上に形成された絶縁性のサイドウォールスペーサ８ａと、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に形成されたＮ型エクステンション領域７ａと、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に形成されたＮ型ソース／ドレイン領域９ａとを備えている。
【００３３】
一方、本実施形態のＰＭＯＳトランジスタは、半導体基板１内に形成された素子分離領域２と、半導体基板１におけるＰＭＯＳ領域に素子分離領域２よりも深く形成されたＮ型ウェル３ｂと、素子分離領域２に取り囲まれた半導体基板１からなる活性領域１ｂと、活性領域１ｂにおける上部領域に形成され、チャネル領域となるＮ型不純物領域４ｂと、活性領域１ｂ上に形成され、第１のゲート絶縁膜５ａよりも膜厚の大きい第２のゲート絶縁膜５ｂと、第２のゲート絶縁膜５ｂ上に形成され、それぞれ多結晶シリコンからなるＰ型下部電極６ｂ１及びＰ型上部電極６ｂ２から構成されたＰ型ゲート電極６ｂと、Ｐ型ゲート電極６ｂの側面上に形成された絶縁性のサイドウォールスペーサ８ｂと、活性領域１ｂにおけるＰ型ゲート電極６ｂの側方下に形成され、例えばホウ素などのＰ型不純物（第２の不純物）がそれぞれ拡散されたＰ型エクステンション領域７ｂと、活性領域１ｂにおけるサイドウォールスペーサ８ｂの外側方下に形成されたＰ型ソース／ドレイン領域９ｂとを有している。なお、Ｐ型不純物領域４ａ及びＮ型不純物領域４ｂには、それぞれしきい値電圧を調整するための不純物が添加されている。具体的に、Ｐ型不純物領域４ａは例えばＢなどのＰ型不純物を含み、Ｎ型不純物領域４ｂは例えばＡｓなどのＮ型不純物を含んでいる。また、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも小さくなっている。
【００３４】
本実施形態の半導体装置では、Ｎ型ゲート電極６ａは、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２との積層膜からなる。また、Ｐ型ゲート電極６ｂは、Ｐ型下部電極６ｂ１とＰ型上部電極６ｂ２との積層膜からなる。ここで、Ｎ型下部電極６ａ１及びＮ型上部電極６ａ２は、ＰなどのＮ型不純物が含まれた多結晶シリコン膜から構成されており、Ｐ型下部電極６ｂ１及びＰ型上部電極６ｂ２は、ＢなどのＰ型不純物が含まれた多結晶シリコンから構成されている。
【００３５】
ここで、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂにそれぞれ含まれるＮ型不純物及びＰ型不純物の濃度プロファイルについて説明する。本実施形態の半導体装置においても、上述の図１（ｂ）に示すように、Ｎ型ゲート電極６ａに含まれるＮ型不純物は、第１のゲート絶縁膜５ａとの界面部分に生じる第１の濃度ピークと、Ｎ型ゲート電極６ａの上面部分に生じる第２の濃度ピークとの２つの濃度ピークを有している。また、濃度プロファイルの図示は省略するが、Ｐ型ゲート電極６ｂに含まれるＰ型不純物は、Ｎ型ゲート電極６ａと同様に、第２のゲート絶縁膜５ｂとの界面部分に生じる第３の濃度ピークと、Ｐ型ゲート電極６ｂの上面部分に生じる第４の濃度ピークとの２つの濃度ピークを有している。
【００３６】
Ｎ型ゲート電極６ａにおいて、第１の濃度ピーク及び第２の濃度ピークは、それぞれＮ型下部電極６ａ１内及びＮ型上部電極６ａ２内に生じ、第１の濃度ピークは第２の濃度ピークよりも大きくなっている。また、Ｐ型ゲート電極６ｂにおいて、第３の濃度ピーク及び第４の濃度ピークは、それぞれＰ型下部電極６ｂ１内及びＰ型上部電極６ｂ２内に生じ、第３の濃度ピークは第４の濃度ピークよりも大きくなっている。このように、本実施形態の半導体装置では、ＣＭＯＳトランジスタにおいて、Ｎ型下部電極６ａ１内及びＰ型下部電極６ｂ１内に、それぞれＮ型不純物の第１の濃度ピーク、及びＰ型不純物の第３の濃度ピークを有する点が従来の半導体装置と異なる点である。
【００３７】
なお、本実施形態の半導体装置では、Ｎ型下部電極６ａ１及びＰ型下部電極６ｂ１にそれぞれ含まれるＮ型不純物及びＰ型不純物の平均濃度は、例えば、それぞれ５×１０２０／ｃｍ３である。また、Ｎ型上部電極６ａ２及びＰ型上部電極６ｂ２にそれぞれ含まれるＮ型不純物及びＰ型不純物の平均濃度は、例えば、それぞれ５×１０１９／ｃｍ３である。
【００３８】
本実施形態の半導体装置の特徴は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、Ｎ型上部電極６ａ２だけでなく、Ｎ型下部電極６ａ１にもＮ型不純物の濃度ピークを有するＮ型ゲート電極６ａと、Ｐ型上部電極６ｂ２だけでなく、Ｐ型下部電極６ｂ１にもＰ型不純物の濃度ピークを有するＰ型ゲート電極６ｂとを備えていることにある。この構成によれば、第１のゲート絶縁膜５ａとの界面部分に十分な濃度でｎ型不純物が含まれているので、Ｎ型ゲート電極６ａの空乏化を抑制することができるとともに、第２のゲート絶縁膜５ｂとの界面部分に十分な濃度でＰ型不純物が含まれているので、Ｐ型ゲート電極６ｂの空乏化を抑制することができる。その結果、ゲート絶縁膜の実効的な電気的膜厚が厚くなるのを防ぐことができ、特性のばらつきが小さく、十分な駆動能力を有するＣＭＯＳトランジスタを実現することができる。
【００３９】
さらに、本実施形態の半導体装置では、ＮＭＯＳトランジスタに設けられた第１のゲート絶縁膜５ａの膜厚が、ＰＭＯＳトランジスタに設けられた第２のゲート絶縁膜５ｂの膜厚よりも小さい。一般的に、多結晶シリコン膜からなるゲート電極を備えた微細化された半導体装置では、ゲート絶縁膜の信頼性については、ＰＭＯＳトランジスタがＮＭＯＳトランジスタよりも問題になる。一方、トランジスタのランダムばらつきについては、ＮＭＯＳトランジスタの方がＰＭＯＳトランジスタよりも問題になる。従って、本実施形態の半導体装置では、ＮＭＯＳトランジスタのゲート絶縁膜の膜厚を比較的小さくすることでトランジスタのランダムばらつきを抑制するとともに、ＰＭＯＳトランジスタのゲート絶縁膜の膜厚を比較的大きくすることで、ゲート絶縁膜の信頼性を向上させることができる。その結果、微細化されても信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００４０】
続いて、本実施形態の半導体装置の製造方法について説明する。図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００４１】
図４（ａ）に示すように、まず、シリコンからなる半導体基板１に、例えばＳＴＩ法により、シリコン酸化膜からなる素子分離領域２を形成する。次に、半導体基板１上に、ＮＭＯＳ領域を覆うレジスト２１を形成した後、該レジスト２１を用いて、半導体基板１のうちＰＭＯＳ領域となる部分に、例えばＡｓなどのＮ型不純物を注入することでＮ型ウェル３ｂ及びＮ型不純物領域４ｂを形成する。Ｎ型ウェル３ｂは、半導体基板１におけるＰＭＯＳ領域に素子分離領域２よりも深く設けられ、ＰＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ｂとして機能する。Ｎ型不純物領域４ｂは、活性領域１ｂにおける上部領域に形成され、ＰＭＯＳトランジスタのチャネル領域として機能する。
【００４２】
次に、図４（ｂ）に示すように、レジスト２１を除去した後、半導体基板１の全面上に、例えば膜厚が２．２ｎｍで、シリコン酸化膜からなる第２のゲート絶縁膜形成膜５Ｂを形成する。その後、第２のゲート絶縁膜形成膜５Ｂ上に、ＣＶＤ法などにより、膜厚が２０〜３０ｎｍで、例えば燐などのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＰ型下部電極形成膜６Ｂ１を堆積する。
【００４３】
次に、図４（ｃ）に示すように、半導体基板１上に、ＰＭＯＳ領域を覆うレジスト２２を形成する。次に、レジスト２２を用いて、Ｐ型下部電極形成膜６Ｂ１及び第２のゲート絶縁膜形成膜５Ｂのうち、ＮＭＯＳ領域に形成された部分をドライエッチングにより選択的に除去する。その後、レジスト２２をマスクにして、ＮＭＯＳ領域に設けられた半導体基板１にＢなどのＰ型不純物をイオン注入することで、Ｐ型ウェル３ａ及びＰ型不純物領域４ａを形成する。Ｐ型ウェル３ａは、半導体基板１におけるＮＭＯＳ領域に素子分離領域２よりも深く設けられ、ＮＭＯＳ領域のうち素子分離領域２に取り囲まれた半導体基板１からなる領域は、活性領域１ａとして機能する。Ｐ型不純物領域４ａは、活性領域１ａにおける上部領域に形成され、ＮＭＯＳトランジスタのチャネル領域として機能する。
【００４４】
次に、図４（ｄ）に示すように、レジスト２２を除去した後、半導体基板１の全面上に、例えば膜厚が２．０ｎｍで、シリコン酸化膜からなる第１のゲート絶縁膜形成膜５Ａを形成する。その後、第１のゲート絶縁膜形成膜５Ａ上に、ＣＶＤ法などにより、例えばＰなどのＮ型不純物が、例えば５×１０２０／ｃｍ３以上で比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１を堆積する。
【００４５】
続いて、図５（ａ）に示すように、Ｎ型下部電極形成膜６Ａ１上にＮＭＯＳ領域を覆うレジスト２３を形成する。次に、レジスト２３を用いて、Ｎ型下部電極形成膜６Ａ１及び第１のゲート絶縁膜形成膜５Ａのうち、ＰＭＯＳ領域に形成された部分をドライエッチングにより選択的に除去する。
【００４６】
次に、図５（ｂ）に示すように、レジスト２３を除去した後、Ｎ型下部電極形成膜６Ａ１及びＰ型下部電極形成膜６Ｂ１の上に、ＣＶＤ法などにより、不純物が添加されていない多結晶シリコン膜からなるＮ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２を形成する。なお、本実施形態では、Ｎ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２は、互いに同じ多結晶シリコン膜から構成されているので、半導体基板１の全面上に多結晶シリコン膜を堆積することで、Ｎ型上部電極形成膜６Ａ２及びＰ型上部電極形成膜６Ｂ２を形成することができる。
【００４７】
次に、図５（ｃ）に示すように、ＮＭＯＳ領域では、Ｎ型上部電極形成膜６Ａ２、Ｎ型下部電極形成膜６Ａ１、及び第１のゲート絶縁膜形成膜５Ａをドライエッチングにより選択的に除去することで、活性領域１ａ上に第１のゲート絶縁膜５ａを形成するとともに、第１のゲート絶縁膜５ａ上に、Ｎ型下部電極６ａ１とＮ型上部電極６ａ２から構成されるＮ型ゲート電極６ａを形成する。これと同時に、ＰＭＯＳ領域では、Ｐ型上部電極形成膜６Ｂ２、Ｐ型下部電極形成膜６Ｂ１、及び第２のゲート絶縁膜形成膜５Ｂをドライエッチングにより選択的に除去することで、活性領域１ｂ上に第２のゲート絶縁膜５ｂを形成するとともに、第２のゲート絶縁膜５ｂ上に、Ｐ型下部電極６ｂ１及びＰ型上部電極６ｂ２から構成されるＰ型ゲート電極６ｂを形成する。
【００４８】
次に、図５（ｄ）に示すように、Ｎ型ゲート電極６ａをマスクにして、活性領域１ａにおけるＮ型ゲート電極６ａの側方下に、例えばＡｓなどのＮ型不純物を注入するとともに、Ｐ型ゲート電極６ｂをマスクにして、活性領域１ｂにおけるＰ型ゲート電極６ｂの側方下に、例えばＢなどのＰ型不純物を注入する。これにより、ＮＭＯＳのＮ型エクステンション領域７ａ、及びＰＭＯＳのＰ型エクステンション領域７ｂを形成する。同時に、図示は省略するが、ＮＭＯＳ領域には、例えばＢなどのＰ型不純物をポケット注入するとともに、ＰＭＯＳ領域には、例えばＡｓなどのＮ型不純物をポケット注入する。
【００４９】
次いで、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂの側面上に、シリコン酸化膜などからなる絶縁性のサイドウォールスペーサ８ａ、８ｂをそれぞれ形成する。次いで、サイドウォールスペーサ８ａ及びＮ型ゲート電極６ａをマスクにして、活性領域１ａにおけるサイドウォールスペーサ８ａの外側方下に、例えばＡｓなどのＮ型不純物をイオン注入した後、半導体基板１を熱処理することでＮＭＯＳのＮ型ソース／ドレイン領域９ａを形成する。同時に、サイドウォールスペーサ８ｂ及びＰ型ゲート電極６ｂをマスクにして、活性領域におけるサイドウォールスペーサ８ｂの外側方下に、例えばＢなどのＰ型不純物をイオン注入した後、半導体基板１を熱処理することで、Ｐ型ソース／ドレイン領域９ｂを形成する。
【００５０】
ここで、図５（ｄ）に示すイオン注入時には、半導体基板１内だけでなく、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂに対しても、それぞれＮ型不純物及びＰ型不純物が注入される。このＮ型不純物及びＰ型不純物は、それぞれＮ型上部電極６ａ２及びＰ型上部電極６ｂ２に主に添加される。さらに、イオン注入後の熱処理時に、Ｎ型下部電極６ａ１に含まれるＮ型不純物の一部がＮ型上部電極６ａ２へ拡散するとともに、Ｐ型下部電極６ｂ１に含まれるＰ型不純物の一部がＰ型上部電極６ｂ２へ拡散する。その結果、熱処理後には、イオン注入及びＮ型下部電極６ａ１からの拡散により添加されたＮ型不純物を含むＮ型上部電極６ａ２と、イオン注入及びＰ型下部電極６ｂ１からの拡散により添加されたＰ型不純物を含むＰ型上部電極６ｂ２とが形成される。
【００５１】
一方、Ｎ型下部電極６ａ１は、図４（ｄ）に示す工程で、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＮ型不純物を含有することができる。また、Ｐ型下部電極６ｂ１も、図４（ｂ）に示す工程で、Ｐ型不純物が比較的高濃度でドープされた多結晶シリコン膜から形成されているため、熱処理後も十分な濃度でＰ型不純物を含有することができる。その結果、本実施形態の半導体装置では、Ｎ型下部電極６ａ１内及びＮ型上部電極６ａ２内にそれぞれＮ型不純物の濃度ピークを有するＮ型ゲート電極６ａと、Ｐ型下部電極６ｂ１内及びＰ型上部電極６ｂ２内にそれぞれＰ型不純物の濃度ピークを有するＰ型ゲート電極６ｂとを得ることができる。以上の工程により、本実施形態の半導体装置を製造することができる。
【００５２】
本実施形態の半導体装置の製造方法の特徴は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、イオン注入ではなくＣＶＤ法などを用いて、Ｎ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＮ型下部電極形成膜６Ａ１と、Ｐ型不純物が比較的高濃度でドープされた多結晶シリコン膜からなるＰ型下部電極形成膜６Ｂ１とを形成することにある。これにより、イオン注入を用いた従来の製造方法に比べて、Ｎ型ゲート電極６ａの下部を構成するＮ型下部電極６ａ１、及びＰ型ゲート電極６ｂの下部を構成するＰ型下部電極６ｂ１に、それぞれＮ型不純物及びＰ型不純物を比較的高濃度で確実に含有させることができる。その結果、Ｎ型ゲート電極６ａ及びＰ型ゲート電極６ｂの空乏化を抑制でき、第１のゲート絶縁膜５ａ及び第２のゲート絶縁膜５ｂの実効的な電気的膜厚が大きくなるのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いれば、ＣＭＯＳトランジスタのランダムばらつきを抑制でき、十分な駆動能力を有する半導体装置を実現することができる。
【００５３】
なお、本実施形態の半導体装置の製造方法では、ＮＭＯＳトランジスタのＰ型不純物領域４ａを形成する前に、ＰＭＯＳトランジスタのＮ型不純物領域４ｂを形成している。ここで、Ｐ型不純物領域４ａの形成時にイオン注入されるＢは、Ｎ型不純物領域４ｂの形成時にイオン注入されるＡｓに比べて熱処理により拡散しやすいので、Ｐ型不純物領域４ａに含まれるＢの濃度分布が広がってしまい、所望の濃度分布が得られない恐れがある。従って、本実施形態の製造方法では、Ｂのイオン注入をＡｓのイオン注入よりも後に行うことで、上述の不具合を抑制することができるので、所望の濃度プロファイルを有するチャネル領域となる各不純物領域を備え、十分な性能を有する半導体装置を実現することが可能となる。なお、各不純物領域の形成順序は、これに限定されるものではなく、注入する不純物などにより変更してもよい。
【産業上の利用可能性】
【００５４】
本発明の半導体装置及びその製造方法は、半導体装置の微細化及び高駆動化に有用である。
【図面の簡単な説明】
【００５５】
【図１】（ａ）は、本発明の第１の実施形態の半導体装置の構成を示す断面図であり、図１（ｂ）は、図１（ａ）に示すＡ−Ａ’線における不純物の濃度プロファイルを示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】は、本発明の第２の実施形態の半導体装置の構成を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、従来の半導体装置の構成を示す断面図であり、図６（ｂ）は、図６（ａ）に示すＢ−Ｂ’線における不純物の濃度プロファイルを示す図である。
【符号の説明】
【００５６】
１ 半導体基板
１ａ、１ｂ 活性領域
２ 素子分離領域
３ａ Ｐ型ウェル
３ｂ Ｎ型ウェル
４ａ Ｐ型不純物領域
４ｂ Ｎ型不純物領域
５Ａ 第１のゲート絶縁膜形成膜
５Ｂ 第２のゲート絶縁膜形成膜
５ａ 第１のゲート絶縁膜
５ｂ 第２のゲート絶縁膜
６Ａ１ Ｎ型下部電極形成膜
６Ａ２ Ｎ型上部電極形成膜
６Ｂ１ Ｐ型下部電極形成膜
６Ｂ２ Ｐ型上部電極形成膜
６ａ Ｎ型ゲート電極
６ａ１ Ｎ型下部電極
６ａ２ Ｎ型上部電極
６ｂ Ｐ型ゲート電極
６ｂ１ Ｐ型下部電極
６ｂ２ Ｐ型上部電極
７ａ Ｎ型エクステンション領域
７ｂ Ｐ型エクステンション領域
８ａ、８ｂ サイドウォールスペーサ
９ａ Ｎ型ソース／ドレイン領域
９ｂ Ｐ型ソース／ドレイン領域
２１、２２、２３ レジスト
【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極とを備え、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、
前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きいことを特徴とする半導体装置。
【請求項２】
前記第１導電型の不純物は、第１の不純物と第２の不純物を有し、
前記第１の濃度ピークは、前記第１の不純物の濃度ピークであり、
前記第２の濃度ピークは、前記第２の不純物の濃度ピークであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の不純物を含む多結晶シリコン膜は、第１の多結晶シリコン膜と第２の多結晶シリコン膜とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された前記第１の多結晶シリコン膜からなる第１の下部電極と、前記第１の下部電極上に形成された前記第２の多結晶シリコン膜からなる第１の上部電極とから構成され、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１の下部電極内に前記第１の濃度ピークを有し、前記第１の上部電極内に前記第２の濃度ピークを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の下部電極に含まれる前記第１導電型の不純物の平均濃度は、前記第１の上部電極に含まれる前記第１導電型の不純物の平均濃度よりも大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、第２導電型の不純物を含む多結晶シリコン膜からなる第２のゲート電極とをさらに備え、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２のゲート電極における前記第２のゲート絶縁膜との界面部分に第３の濃度ピークを有し、且つ、前記第２のゲート電極の上面部分に第４の濃度ピークを有しており、
前記第３の濃度ピークは、前記第４の濃度ピークよりも濃度が大きいことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第２導電型の不純物を含む多結晶シリコン膜は、第３の多結晶シリコン膜と第４の多結晶シリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第３の多結晶シリコン膜からなる第２の下部電極と、前記第２の下部電極上に形成された前記第４の多結晶シリコン膜からなる第２の上部電極とから構成され、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２の下部電極に前記第３の濃度ピークを有し、前記第２の上部電極に前記第４の濃度ピークを有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の下部電極に含まれる前記第２導電型の不純物の平均濃度は、前記第２の上部電極に含まれる前記第２導電型の不純物の平均濃度よりも大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の活性領域における前記第１のゲート電極の側方下に形成され、第１導電型の不純物が拡散してなる第１の不純物領域と、
前記第２の活性領域における前記第２のゲート電極の側方下に形成され、第２導電型の不純物が拡散してなる第２の不純物領域とをさらに備え、
前記第１導電型の不純物は、Ｎ型不純物であり、
前記第２導電型の不純物は、Ｐ型不純物であることを特徴とする請求項５〜８のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも小さいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極を形成する工程（ｂ）とを備え、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、
前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きいことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１導電型の不純物は、第１の不純物と第２の不純物を有し、
前記工程（ｂ）は、前記第１のゲート絶縁膜上に、前記第１の不純物を含む第１の多結晶シリコン膜からなる第１の下部電極、及び不純物が添加されていない第２の多結晶シリコン膜からなる第１の上部電極から構成される前記第１のゲート電極を形成する工程（ｂ１）と、前記第１のゲート電極における前記第１の上部電極に、前記第２の不純物をイオン注入する工程（ｂ２）と、前記半導体基板を熱処理して、前記第１の上部電極に注入された前記第２の不純物を活性化する工程（ｂ３）とを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ１）では、ＣＶＤ法により前記第１の不純物を含む前記第１の多結晶シリコン膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ３）後における前記第１のゲート電極は、前記第１の下部電極内に前記第１の不純物からなる前記第１の濃度ピークを有し、前記第１の上部電極内に前記第２の不純物からなる前記第２の濃度ピークを有していることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）は、前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を形成する工程をさらに含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、第２導電型の不純物を含む多結晶シリコン膜からなる第２のゲート電極を形成する工程をさらに含み、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２のゲート電極における前記第２のゲート絶縁膜との界面部分に第３の濃度ピークを有し、且つ、前記第２のゲート電極の上面部分に第４の濃度ピークを有しており、
前記第３の濃度ピークは、前記第４の濃度ピークよりも濃度が大きいことを特徴とする請求項１０〜１４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記第２導電型の不純物は、第３の不純物と第４の不純物を有し、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記第３の不純物を含む第３の多結晶シリコン膜からなる第２の下部電極、及び不純物が添加されていない第４の多結晶シリコン膜からなる第２の上部電極から構成される前記第２のゲート電極を形成する工程（ｂ１）と、前記第２のゲート電極における前記第２の上部電極に、前記第４の不純物をイオン注入する工程（ｂ２）と、前記半導体基板を熱処理して、前記第２の上部電極に注入された前記第４の不純物を活性化する工程（ｂ３）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）では、ＣＶＤ法により前記第３の不純物を含む前記第３の多結晶シリコン膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ３）後における前記第２のゲート電極は、前記第２の下部電極内に前記第３の不純物からなる前記第３の濃度ピークを有し、前記第２の上部電極内に前記第４の不純物からなる前記第４の濃度ピークを有していることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１導電型の不純物は、Ｎ型不純物であり、
前記第２導電型の不純物は、Ｐ型不純物であり、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも小さいことを特徴とする請求項１５〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）は、前記第１のゲート絶縁膜を形成する前に、前記第１の活性領域に第２導電型の第５の不純物を注入する工程（ａ１）と、前記第２のゲート絶縁膜を形成する前に、前記第２の活性領域に第１導電型の第６の不純物を注入する工程（ａ２）とをさらに含み、
前記第５の不純物は、前記第６の不純物に比べて熱処理による拡散速度が速く、
前記工程（ａ２）は、前記工程（ａ１）の前に行うことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項１】
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極とを備え、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、
前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きいことを特徴とする半導体装置。
【請求項２】
前記第１導電型の不純物は、第１の不純物と第２の不純物を有し、
前記第１の濃度ピークは、前記第１の不純物の濃度ピークであり、
前記第２の濃度ピークは、前記第２の不純物の濃度ピークであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の不純物を含む多結晶シリコン膜は、第１の多結晶シリコン膜と第２の多結晶シリコン膜とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された前記第１の多結晶シリコン膜からなる第１の下部電極と、前記第１の下部電極上に形成された前記第２の多結晶シリコン膜からなる第１の上部電極とから構成され、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１の下部電極内に前記第１の濃度ピークを有し、前記第１の上部電極内に前記第２の濃度ピークを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の下部電極に含まれる前記第１導電型の不純物の平均濃度は、前記第１の上部電極に含まれる前記第１導電型の不純物の平均濃度よりも大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、第２導電型の不純物を含む多結晶シリコン膜からなる第２のゲート電極とをさらに備え、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２のゲート電極における前記第２のゲート絶縁膜との界面部分に第３の濃度ピークを有し、且つ、前記第２のゲート電極の上面部分に第４の濃度ピークを有しており、
前記第３の濃度ピークは、前記第４の濃度ピークよりも濃度が大きいことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第２導電型の不純物を含む多結晶シリコン膜は、第３の多結晶シリコン膜と第４の多結晶シリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第３の多結晶シリコン膜からなる第２の下部電極と、前記第２の下部電極上に形成された前記第４の多結晶シリコン膜からなる第２の上部電極とから構成され、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２の下部電極に前記第３の濃度ピークを有し、前記第２の上部電極に前記第４の濃度ピークを有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の下部電極に含まれる前記第２導電型の不純物の平均濃度は、前記第２の上部電極に含まれる前記第２導電型の不純物の平均濃度よりも大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の活性領域における前記第１のゲート電極の側方下に形成され、第１導電型の不純物が拡散してなる第１の不純物領域と、
前記第２の活性領域における前記第２のゲート電極の側方下に形成され、第２導電型の不純物が拡散してなる第２の不純物領域とをさらに備え、
前記第１導電型の不純物は、Ｎ型不純物であり、
前記第２導電型の不純物は、Ｐ型不純物であることを特徴とする請求項５〜８のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも小さいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極を形成する工程（ｂ）とを備え、
前記第１のゲート電極に含まれる前記第１導電型の不純物は、前記第１のゲート電極における前記第１のゲート絶縁膜との界面部分に第１の濃度ピークを有し、且つ、前記第１のゲート電極の上面部分に第２の濃度ピークを有しており、
前記第１の濃度ピークは、前記第２の濃度ピークよりも濃度が大きいことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１導電型の不純物は、第１の不純物と第２の不純物を有し、
前記工程（ｂ）は、前記第１のゲート絶縁膜上に、前記第１の不純物を含む第１の多結晶シリコン膜からなる第１の下部電極、及び不純物が添加されていない第２の多結晶シリコン膜からなる第１の上部電極から構成される前記第１のゲート電極を形成する工程（ｂ１）と、前記第１のゲート電極における前記第１の上部電極に、前記第２の不純物をイオン注入する工程（ｂ２）と、前記半導体基板を熱処理して、前記第１の上部電極に注入された前記第２の不純物を活性化する工程（ｂ３）とを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ１）では、ＣＶＤ法により前記第１の不純物を含む前記第１の多結晶シリコン膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ３）後における前記第１のゲート電極は、前記第１の下部電極内に前記第１の不純物からなる前記第１の濃度ピークを有し、前記第１の上部電極内に前記第２の不純物からなる前記第２の濃度ピークを有していることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）は、前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を形成する工程をさらに含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、第２導電型の不純物を含む多結晶シリコン膜からなる第２のゲート電極を形成する工程をさらに含み、
前記第２のゲート電極に含まれる前記第２導電型の不純物は、前記第２のゲート電極における前記第２のゲート絶縁膜との界面部分に第３の濃度ピークを有し、且つ、前記第２のゲート電極の上面部分に第４の濃度ピークを有しており、
前記第３の濃度ピークは、前記第４の濃度ピークよりも濃度が大きいことを特徴とする請求項１０〜１４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記第２導電型の不純物は、第３の不純物と第４の不純物を有し、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記第３の不純物を含む第３の多結晶シリコン膜からなる第２の下部電極、及び不純物が添加されていない第４の多結晶シリコン膜からなる第２の上部電極から構成される前記第２のゲート電極を形成する工程（ｂ１）と、前記第２のゲート電極における前記第２の上部電極に、前記第４の不純物をイオン注入する工程（ｂ２）と、前記半導体基板を熱処理して、前記第２の上部電極に注入された前記第４の不純物を活性化する工程（ｂ３）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）では、ＣＶＤ法により前記第３の不純物を含む前記第３の多結晶シリコン膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ３）後における前記第２のゲート電極は、前記第２の下部電極内に前記第３の不純物からなる前記第３の濃度ピークを有し、前記第２の上部電極内に前記第４の不純物からなる前記第４の濃度ピークを有していることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１導電型の不純物は、Ｎ型不純物であり、
前記第２導電型の不純物は、Ｐ型不純物であり、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも小さいことを特徴とする請求項１５〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）は、前記第１のゲート絶縁膜を形成する前に、前記第１の活性領域に第２導電型の第５の不純物を注入する工程（ａ１）と、前記第２のゲート絶縁膜を形成する前に、前記第２の活性領域に第１導電型の第６の不純物を注入する工程（ａ２）とをさらに含み、
前記第５の不純物は、前記第６の不純物に比べて熱処理による拡散速度が速く、
前記工程（ａ２）は、前記工程（ａ１）の前に行うことを特徴とする請求項１８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２９０１２３（Ｐ２００９−２９０１２３Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１４３４１４（Ｐ２００８−１４３４１４）
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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