【課題】 ニッケルモノシリサイド層の熱安定性を向上させ、例えば６５ｎｍ〜４５ｎｍノードにおける実用レベルの半導体装置の製造を可能にする。
【解決手段】 シリコン基板１１の表面部に不純物拡散層１２を形成し、その表面の自然酸化膜を除去した後、Ｎｉ−Ｉｒ合金層１３を堆積させて、例えば３００℃〜５００℃の温度で窒素ガス雰囲気中の急速熱アニール（ＲＴＡ）を施し、イリジウム含有のニッケルモノシリサイド層１５を形成する。ここで、Ｎｉ−Ｉｒ合金層１３のイリジウムの含有量は、０．１ａｔ．％〜５ａｔ．％の範囲にすると好適である。このシリサイド層の形成方法により、半導体素子の例えばＭＩＳＦＥＴのソース／ドレイン拡散層あるいはゲート電極上にイリジウム含有のニッケルモノシリサイド層を形成し上記課題を解決する。 （もっと読む）

【課題】 ＳＯＩ基板上にチタンシリサイド膜を形成する場合に発生するＭＯＳトランジスタのサイドウォール上での短絡不良を防止し、かつＮ型シリコン領域でも比抵抗の小さいチタンシリサイド膜を形成する技術を提供する。
【解決手段】 ＳＯＩ基板１００上にＰＭＯＳ領域４０３とＮＭＯＳ領域４０４から成るＣＭＯＳ領域を形成した後、ＳＯＩ基板１００のシリコン膜１０３をその膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程と、チタン膜８０２を、１０ｎｍを下限として、シリコン膜１０３の膜厚以下で成膜する工程と、チタン膜８０２上に酸素及び窒素の浸入を防ぐためのバリア膜８０３を形成する工程と、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理する工程と、バリア膜８０３と未反応のチタン膜８０２とを選択的に除去する、アンモニア水と過酸化水素水の混合液を用いたウェットエッチング工程を行なう。 （もっと読む）

【課題】電極におけるシリサイド層と金属層（ＮiとＰとの共析層）との間の剥がれを防止する半導体素子の電極の製造方法を提供する。
【解決手段】本発明の半導体素子の電極形成方法は、半導体基板１のいずれか一方又は両方の面上に、所定の金属２をメッキする第１のメッキ工程と、加熱処理を行い、半導体と前記金属とを合金化させてシリサイド層３を形成するシリサイド形成工程と、該シリサイド層表面に生成された未反応の金属を含む析出層４，５を、酸を含む第１の溶液にてエッチングする第１のエッチング工程と、前記シリサイド層上面の酸化膜９を、弗酸を含む第２の溶液にてエッチングする第２のエッチング工程と、前記シリサイド層上面に所定の金属をメッキし、金属層６を形成する第２のメッキ工程とを含んでいる。 （もっと読む）

【課題】 ＳＯＩ基板上に、酸化シリコン膜を介して金属シリサイド膜を形成する際に、金属シリサイド膜中に残存する酸素を低減し、抵抗を低く抑える半導体素子の製造方法を提供する。
【解決手段】 ＳＯＩ基板１００上にＣＭＯＳトランジスタを形成した後、シリコン膜１０３上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜８０１を形成する工程と、チタン膜８０３を形成する工程と、酸素及び窒素の浸入を防ぐためのバリア膜としての窒化チタン膜９０１を形成する工程と、Ｃ４９結晶相チタンシリサイド膜９０２を形成するための低温熱処理を行なう工程と、窒化チタン膜９０１と未反応のチタン膜と９０１のみを選択的に除去するエッチング工程を順に行なう。 （もっと読む）

【課題】高い信頼性と動作性能とを兼ね備えた半導体装置を作製する。
【解決手段】薄膜トランジスタの半導体層は、チャネル形成領域１１４と、第１の不純物領域１１２，１１３と、第２の不純物領域１１５，１１６と、第３の不純物領域１１７，１１８とを有する。前記第１の不純物領域は、前記第２の不純物領域及び前記第３の不純物領域よりも濃度が高く、前記第２の不純物領域は前記第１の不純物領域と前記第３の不純物領域との間に設けられ、前記第３の不純物領域は前記第１の不純物領域よりも前記チャネル形成領域に近く設けられる。前記ゲート電極１０８は前記チャネル形成領域及び前記第２の不純物領域と重なり、前記第２の不純物領域に含まれる不純物の濃度は、前記チャネル形成領域から前記第１の不純物領域に向かって増加している。 （もっと読む）

【課題】特性に優れ、かつ、特性の経時劣化を防止し得る電子デバイス、かかる電子デバイスを用いた表示装置、および、電子機器を提供すること。
【解決手段】薄膜トランジスタ１は、互いに分離して設けられたソース電極２０ａおよびドレイン電極２０ｂと、ソース電極２０ａおよびドレイン電極２０ｂの表面に形成された有機膜６０と、ソース電極２０ａおよびドレイン電極２０ｂを覆い、かつ、有機膜６０と接触するように設けられた有機半導体層３０と、有機半導体層３０上に設けられたゲート絶縁層４０と、ゲート絶縁層４０上に設けられたゲート電極６０とを有する。有機膜６０は、好ましくは一般式：ＣＦ_３（ＣＦ_２）_ｍ（ＣＨ_２）_ｎＳＨ（ただし、ｍは１〜３５の整数を示し、ｎは２〜３３の整数を示す。）で表される非共役系有機化合物を含む有機化合物を、ソース電極２０ａおよびドレイン電極２０ｂの表面に結合させてなるものである。 （もっと読む）

【課題】製造工程及び費用を最少化しながらも優れたプロファイルを得ることができる導電体用エッチング液及びこれを利用した薄膜トランジスタ表示板の製造方法を提供する。
【解決手段】 導電体を６５乃至７５重量％のリン酸、０．５乃至１５重量％の硝酸、２乃至１５重量％の酢酸、０．１乃至８．０重量％のカリウム化合物及び残量の水を含むエッチング液組成物を利用して写真エッチングする段階を含む。 （もっと読む）

基板シリコン中のシリコン原子の消費量をできるだけ少なくして、なおかつ十分な厚さをもった低抵抗のニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法を提供する。表面に半導体領域および絶縁膜領域を有する基板上に、シリサイド反応を起こさない第１の基板温度で少なくとも各１層よりなるニッケル層とシリコン層を交互に積層する積層膜形成工程と、その積層膜をニッケルモノシリサイドが生成する第２の基板温度で熱処理するシリサイド反応工程と、ウェットエッチングによって絶縁膜上に形成された膜を除去する工程とを含む半導体装置の製造方法であって、積層膜形成工程において、積層膜全体のシリコン原子数に対するニッケル原子数の比を１または１より大きくすることによって、上記課題を解決した。
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【課題】 未反応の高融点金属膜等を確実にエッチング除去することが可能な半導体装置の製造方法を提供する。
【解決手段】 ソース／ドレイン用の拡散層３４ｎ、３４ｐを有する被処理基板を用意する工程と、被処理基板上に高融点金属膜を形成する工程と、拡散層と高融点金属膜との反応によってシリサイド膜５２ｎ、５２ｐを形成する工程と、シリサイド膜を形成する工程において拡散層と反応せずに残った未反応の高融点金属膜５１ａを除去する工程とを備え、未反応の高融点金属膜を除去する工程は、硫酸液中にバブリングによってオゾンが導入されたエッチング液を用いて行われる。 （もっと読む）

【課題】 ウェハ面内において無電解メッキ法による所定のキャップ層を均一に形成するための半導体装置の製造方法と、その製造方法によって得られる半導体装置を提供する。
【解決手段】 リセス５ｂの内部を含む層間絶縁膜５の全面に導電性薄膜９が形成される。次に、無電解メッキ法により、導電性薄膜９上にＣｏＷＰ膜の無電解メッキ層１０が形成される。次に、ＣＭＰ処理を施すことにより、リセス５ｂ内に位置する無電解メッキ層１０および導電性薄膜９の部分を残して、層間絶縁膜５の上面上に位置する無電解メッキ層１０および導電性薄膜９の部分が除去されて、半導体装置において、銅メッキ層および無電解メッキ層等を含む銅配線が形成される。また、リセス５ｂ内に位置する無電解メッキ層および導電性薄膜は銅メッキ膜を覆うキャップ層とされる。 （もっと読む）

ＣＭＯＳデバイスおよび作製方法が開示されている。本発明では、ＣＭＯＳデバイスおよびＣＭＯＳ集積回路の文脈の中でソースおよび／またはドレイン・コンタクト作製においてショットキ・バリア・コンタクトを用いて、ハロー／ポケット注入、浅いソース／ドレイン・エクステンションに対する必要性をなくし、短チャネル効果、ウェル注入ステップ、および複雑なデバイス・アイソレーション・ステップを制御する。加えて、本発明では、ＣＭＯＳデバイス動作に付随する寄生のバイポーラ・ゲインをなくし、製造コストを下げ、デバイス性能パラメータの制御を厳しくし、従来技術と比べて優れたデバイス特性を与える。
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【課題】均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、（ｄ）前記レジスト層に覆われていない領域の半導体層の表面４０をアモルファス化する工程と、（ｅ）前記半導体層の上方に金属層３２ａを形成する工程と、（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。 （もっと読む）

【課題】 寄生抵抗が低く、良好な性質を有する半導体装置およびその製造方法を提供する。
【解決手段】 本発明にかかる半導体装置１００の製造方法は、（ａ）絶縁層８上に設けられた半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層２０の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層１０に不純物を導入することにより、ソース領域２６およびドレイン領域１４を形成する工程と、（ｄ）前記半導体層１０にフッ素を導入することにより第１のフッ素含有領域５０、５２を形成する工程と、（ｅ）前記半導体層１０の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層３２、３４を形成する工程と、を含む。 （もっと読む）

【課題】 金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた電界効果型トランジスタおよびその製造方法を提供することである。
【解決手段】 ソース領域２６、ドレイン領域２８、およびゲート電極３１ｎ、３１ｐをシリサイド等の金属材料により構成し、ｎチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｎの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであり、ｐチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｐの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであるように金属材料を選択する。
【効果】 ソース領域２６とチャネル領域２９との界面のバリア高さが低下し、チャネル領域２９のキャリア濃度が向上し電流駆動能力が向上する。 （もっと読む）

【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。 （もっと読む）

【課題】 基板への接着性が良好で、且つ、良好に駆動可能な有機薄膜トランジスタ、該有機薄膜トランジスタを設けた有機薄膜トランジスタシート及びこれらの製造方法の提供。
【解決手段】 支持体と金属箔とをラミネートする接着層を支持体上に有し、前記支持体と前記金属箔とが前記接着層によりラミネートされ、前記支持体上にラミネートされた前記金属箔表面が研磨されたものであることを特徴とする有機薄膜トランジスタ。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）

【課題】銅（Ｃｕ）電極を採用する場合であれ、製造工数の増加を招くことなく、電気的により安定した電極部構造を実現することのできる半導体装置及びその製造方法を提供する。
【解決手段】シリコン（Ｓｉ）からなる半導体基板１０上の電極部に、アルミニウム（Ａｌ）からなる配線１１と窒化シリコン（Ｐ−ＳｉＮ）からなるパッシベーション膜１２とをそれぞれ形成し、その表面には、例えばチタン（Ｔｉ）からなるバリア層１３を形成する。そして、その全面に有機樹脂からなる保護膜１６を成膜した後、バリア層１３が表出されるようにこれを開口し、該保護膜１６によって銅（Ｃｕ）電極１７の型枠材を形成する。その後、この型枠材として形成された保護膜１６の開口内に、銅（Ｃｕ）電極１７の周縁部の高さがその周囲に配される保護膜１６の高さよりも低くなる態様で、該銅（Ｃｕ）電極１７を無電解めっきにより形成する。 （もっと読む）

【課題】 抵抗が低く、画素電極または半導体層との接触性が優れた配線を有する薄膜トランジスタ表示板及びその製造方法を提供する。
【解決手段】 本発明は、液晶表示装置または有機発光表示装置用薄膜トランジスタ表示板の配線に関し、モリブデン（Ｍｏ）にニオビウム（Ｎｂ）、バナジウム（Ｖ）またはチタニウム（Ｔｉ）を所定量含むモリブデン合金層とアルミニウム層の積層構造を形成することによって、既存の純粋モリブデン（Ｍｏ）を使用した場合に比べて、モリブデン合金層とアルミニウム層の相対的なエッチング速度の差が減少し、エッチング工程時におけるアンダーカット、オーバーハング及びマウスバイトなどが発生しない。更に、半導体層または画素電極との接触特性も改善されたことを特徴とする低抵抗性及び耐薬品性を同時に有する薄膜トランジスタ表示板及びその製造方法である。 （もっと読む）

【課題】 シリサイド膜を薄くしても細線効果を抑えることが可能なシリサイド膜の形成方法を提供する。
【解決手段】 ＳＯＩ基板全面に対してアルゴンイオンを注入した後，基板を約３００℃に調整し，ロングスロー・スパッタリング法を用いてチタン膜２１（膜厚１５ｎｍ）を形成する。基板を大気に曝すことなく連続的にチタン窒化膜２３（膜厚３０ｎｍ）を形成する。窒素雰囲気中で１回目の熱処理（７５０℃）を行い，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）を形成する。チタン窒化膜と未反応のチタン膜を除去した後，２回目の熱処理（８５０℃）を行う。高抵抗の結晶構造Ｃ４９を有するシリサイド膜３１，３２，３３は，低抵抗の結晶構造Ｃ５４を有するシリサイド膜に相転移する。 （もっと読む）