【課題】光検出器の受光部上の配線構造層等をエッチングして開口部を形成する際の工程を簡素化する。
【解決手段】半導体基板６０上に、シリコン窒化膜８６をＣＶＤ法等により形成した後、配線構造層を含む積層構造８８を形成する。積層構造８８の上に、受光部上に開口を有したフォトレジスト膜１２２を形成し、これをエッチングマスクとして、積層構造８８に対するエッチング処理を行う。このエッチングは、シリコン窒化膜に対する層間絶縁膜の選択比が確保されるような種類・条件として、当該エッチング処理においてシリコン窒化膜８６をエッチングストッパとして機能させる。開口部１１６の底部に露出したシリコン窒化膜８６は反射防止膜を構成する。 （もっと読む）

【課題】コンタクト構造形成時に生じ得る抵抗増加や導通不良の発生を抑制する。
【解決手段】ゲート電極１の上層に第１，第２の応力膜４，５を張り分けてからそのゲート電極１に通じるコンタクトホールを形成してコンタクト電極を形成する際、そのコンタクトホール形成領域９を第１の応力膜４側にレイアウトする。第１，第２の応力膜４，５の境界とコンタクトホール形成領域９をずらしてレイアウトすることにより、コンタクトホール形成時のシリサイド領域２やゲート電極１へのエッチングダメージや開口不良の発生を効果的に抑制することが可能になる。これにより、低抵抗コンタクト構造を有する、高性能の半導体装置が実現可能になる。 （もっと読む）

【課題】パターンのＣＤ変異を減らすことが可能な半導体素子の微細パターン形成方法を提供すること。
【解決手段】被エッチング層を有する半導体基板上に第１ポリシリコン膜２８とバッファ酸化膜２９を順次形成し、さらに第２ポリシリコン膜３０、研磨停止膜３１及び第１酸化膜３２が積層された構造のハードマスクを形成する。ハードマスクの側面に窒化膜スペーサ３５を形成し、全体に第２酸化膜３６を形成する。第２酸化膜、窒化膜スペーサ及び第１酸化膜を研磨し、前記研磨停止膜と窒化膜スペーサを除去する。第２ポリシリコン膜と第２酸化膜をマスクとしてバッファ酸化膜をエッチングする。第２酸化膜を除去し、第２ポリシリコン膜とバッファ酸化膜をマスクとして第１ポリシリコン膜をエッチングし、第２ポリシリコン膜を除去する。バッファ酸化膜と前記第１ポリシリコン膜をマスクとして被エッチング層をエッチングする。 （もっと読む）

【課題】シリサイド上に接続孔を形成する際のエッチングで、高抵抗の変質層が発生することを防止する。
【解決手段】 基板中もしくは基板上に導電層を形成する。次に、導電層上を含む基板上に第１の金属膜を形成する。次に、基板に対して熱処理を行なって第１の金属膜と導電層とを反応させ、導電層上に選択的にシリサイド膜を形成する。次に、選択ＣＶＤ法によりシリサイド膜上のみに第２の金属膜を形成する。次に、第２の金属膜上を含む基板上に絶縁膜を形成する。次に、絶縁膜の所定領域を開口して、第２の金属膜に到達するコンタクトホールを形成する。次に、コンタクトホール内を洗浄して、コンタクトホール底面における第２の金属膜表面に形成された変質層を除去する。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】高誘電率絶縁体からなる絶縁材料層上に形成した遷移金属元素を含む電極材料層に対し高選択比でエッチングを施すことのできるエッチング技術を提供する。
【解決手段】遷移金属元素を含む電極材料層１０７および高誘電率絶縁体１０８からなる絶縁材料層の積層体を備えた試料を真空処理容器内に設置した下部電極上に配置し、前記真空処理容器内に処理ガスを導入し、前記真空処理容器内に高周波電力を供給して前記導入した処理ガスをプラズマ化して前記試料表面にエッチング処理を施すプラズマエッチング処理方法において、前記電極材料層をエッチングするとき、処理ガスとしてＨＣｌガスを供給する。 （もっと読む）

【課題】ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、位相シフタを備える露光用マスクを用いてレジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、第２レジスト膜１１８をマスクとし第２の膜（シリコン酸化膜１０８）をエッチングストッパとして第３の膜（多結晶シリコン膜）を選択的にドライエッチングし、第３の膜を第１のパターンに加工する工程と、前記第２の膜をエッチングストッパとして第３の膜（多結晶シリコン膜１１０ａ）をさらにドライエッチングし、前記第３の膜の一部を除去して前記第３の膜を第２のパターンに加工する工程と、前記第２のパターンに加工された第３の膜（多結晶シリコン膜１１０ｂ）をマスクとして用いる工程と、を含む。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

ドープトシリコン層を介して異方性ドライエッチングを行う方法及びシステムが開示される。プロセス化学はＳＦ_６及びフッ化炭素ガスを含む。フッ化炭素ガスは、ｘ及びｙを１以上の整数として、Ｃ_ｘＦ_ｙ、例えばＣ_４Ｆ_８、を含む。
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【課題】 トレンチゲート構造の半導体装置において、トレンチ上方コーナ部に結晶欠陥が生じることを抑制する。また、半導体装置の小型化が可能となる構造の半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造とした場合、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする。また、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成する。 （もっと読む）

本発明は、半導体デバイス用デュアルダマシン構造を製造する方法に関する。基板中に形成されたトレンチまたはバイア内の、拡散バリア層の堆積の間中、ハロゲン系前駆物質が使用される。前記堆積からの残留ハロゲンは、前記バリア層上に残ることができ、前記トレンチまたはバイアを充填するために、前記バリア層上に位置する金属層の成長を触媒するのに用いられる。
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【課題】微細パターンを歩留まりよくエッチングできる微細構造の製造方法を提供する。
【解決手段】製造方法は、（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備し、（ｂ）エッチング対象物の上にレジストパターンを形成し、（ｃ）レジストパターンをマスクとして、上層ハードマスク膜をエッチングして上層ハードマスクを形成し、（ｄ）工程（ｃ）の後、レジストパターンを除去し、（ｅ）工程（ｄ）の後、上層ハードマスクをエッチングして細くし、（ｆ）工程（ｅ）の後、細くした上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成し、（ｇ）上層ハードマスク、下層ハードマスクをマスクとして、被エッチング膜をエッチングするにあたり、上層ハードマスク膜は下層ハードマスク膜よりもレジストパターンをマスクとしたエッチングが容易な膜を用いる。 （もっと読む）

【課題】ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。
【解決手段】半導体素子のゲートパターンは、基板１１０に形成されたトレンチ１１２の内面及び基板１１０の表面に形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、一部分が第１ゲート電極層１１６Ａと接触するように、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備えている。 （もっと読む）

【課題】基板を切断する工程の歩留まりを向上する方法を提供する。
【解決手段】基板１１にレーザービームを照射して、絶縁層や導電層を積層した複数の層に達する溝３２を形成する。ここでレーザビーム照射による溝３２は、基板中のある部分の分子結合を切断し、光分解し、気化して蒸発させるアブレーション加工で形成する。その後さらに溝にレーザービームを照射して基板を切断する。 （もっと読む）

【課題】エッチングの容易なポリシリコン−メタル積層で構成されるゲート電極構造を提供する。
【解決手段】少なくとも１層のポリシリコン３と少なくとも１層のポリＳｉ_１−ｘＧｅ_ｘ材料の層４とを有するゲートコンダクタを備える半導体デバイスの基板上のゲート電極積層構造であり、ポリシリコン３とポリＳｉ_１−ｘＧｅ_ｘ材料の層４のエッチングにより、終点検出が可能であるため、上記構造を効果的にエッチングすることができる。 （もっと読む）

【課題】
微細加工が可能な微細パターン形成方法を提供する。
【解決手段】
パターニングされたマスク層７６の側壁にプラズマ反応生成物を堆積させてマスク層７６のパターン幅を広げる第１工程と，パターン幅が広げられたマスク層７６をマスクとして，第１の被エッチング層７４をエッチングする第２工程と，エッチングされた第１の被エッチング層７４に生じたスペース８０にマスク材８１を埋め込む第３工程と，スペース８０に埋め込まれたマスク材を残して，第１の被エッチング層７４をエッチングする第４工程と，残されたマスク材８１をマスクとして，第２の被エッチング層７２をエッチングする第５工程とを有することを特徴とする，微細パターン形成方法である。 （もっと読む）

望ましくないインダクタンスを引き起こし得るワイヤーボンディングを排除する、炭化珪素基板上で集積回路を作製する方法。該方法は、炭化珪素基板の表面上のエピタキシャル層において半導体デバイスを作成し、該エピタキシャル層の最上位表面上においてデバイスのための少なくとも１つの金属コンタクトを作製することを含む。次に、実質的に透明になるまで、基板の反対側の表面を研削及び研磨する。次に、該方法は、炭化珪素基板の該研磨された表面をマスキングして、エピタキシャル層の最上位表面上にあるデバイス金属コンタクトとは反対側に存在する少なくとも１つのビアのために所定の位置を画成する工程；所望のビアをエッチングする工程を含む。第１のエッチング工程は、エッチングがエピタキシャル層に達するまで、所望のマスキングされた場所の炭化珪素基板を貫通させてエッチングする。第２のエッチング工程は、エピタキシャル層を貫通させてデバイスコンタクトまでエッチングする。最後に、ビアをメタライズして、基板の第一表面から、金属コンタクト及び基板の第二表面上にあるデバイスに至る導電経路を提供する。
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【課題】 エッジラフネスを解消してパターンを形成する。
【解決手段】 基板上に、被加工膜を形成形成し、第１マスクの材料膜である第１材料膜を形成する。そして、第１材料膜をエッチングして、第１マスクを形成する。更に、第１マスク表面を含む基板全面に、第２マスクの材料膜である第２材料膜を形成した後、第１マスクの側面に第２材料膜を残すようにして、第２材料膜をエッチングして、第２マスクを形成する。その後、第１マスク及び第２マスクをマスクとして、被加工膜をエッチングしてパターンを形成する。 （もっと読む）

【課題】低抵抗、且つ高耐熱性を有するゲート電極またはゲート配線を備えた高性能な半導体装置を実現する。
【解決手段】ゲート電極またはゲート配線を三層以上の積層構造とし、例えば、第１の導電層１０６ａ／第２の導電層１０６ｂ／第３の導電層１０６ｃを形成する。さらに、第２の導電層の幅は、第１の導電層及び第３の導電層の幅よりも狭いことを特徴とする。そして第１の導電層及び第３の導電層は高融点金属でなる。これにより高性能な半導体装置を実現できる。 （もっと読む）

【課題】 外部ベース注入部、外部ベース・シリサイド及びエミッタが互いに自己整合された、自己整合型バイポーラ・トランジスタを提供すること。
【解決手段】 基板（１０）内のコレクタ（１２）と、コレクタの上にある内部ベース（１４）と、内部ベースに隣接した外部ベースと、内部ベースの上にあるエミッタ（１３０）とを含むバイポーラ・トランジスタ、及びトランジスタを形成する方法が開示される。外部ベースは、断面から見たときに、内部ベースと隣接した外部ベース注入領域（８２、１７２、１９２）を含む。トランジスタは、内部ベースの上の基板上に、エミッタの下部のためのエミッタ・ペデスタル（５０）をパターン形成することによって形成される。エミッタ・ペデスタルによって保護されない領域内に、外部ベースが形成される。その後、エミッタ、関連したスペーサ（１８０）及びシリサイド領域（２２０）が形成される。シリサイド、外部ベース及びエミッタは、全て互いに自己整合される。 （もっと読む）