【課題】ビアホールの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】絶縁性基板１上にＧａＮ層２及びｎ型ＡｌＧａＮ層３を形成し、その後、ゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成する。次に、ソース電極４ｓ、ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、少なくとも絶縁性基板１の表面まで到達する開口部６を形成する。次いで、開口部６内にＮｉ層８を形成する。その後、Ｎｉ層８をエッチングストッパとするドライエッチングを行うことにより、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを形成する。そして、ビアホール１ｓ内から絶縁性基板１の裏面にわたってビア配線１６を形成する。 （もっと読む）

半導体構造（１０）の形成方法は、第１および第２ウェル領域（１６、１８）を含む半導体層上にチャネル領域層（４０）を形成すること、チャネル領域層上に保護層（８０）を形成すること、第１ウェル領域上に第１ゲート誘電体層（２６）を形成すること、第１ゲート誘電体上に第１メタルゲート電極層（２８）を形成すること、保護層を除去すること、チャネル領域層上に第２ゲート誘電体層（４２）を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタック（５８）を形成し、チャネル領域層上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタック（６６）を形成することを含む。
（もっと読む）

【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース／ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース／ドレインの上にビット線コンタクトプラグを形成する段階からなる。 （もっと読む）

可変抵抗材料を含むメモリセルを有するメモリデバイスは、単一のナノワイヤを含む電極を含む。各種方法は、そのようなメモリデバイスを形成するために使用し得、そのような方法は、メモリセルに、単一のナノワイヤの第１の端部と一定量の可変抵抗材料の間に接点を設置することを含む。電子システムは、そのようなメモリデバイスを含む。
（もっと読む）

【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。 （もっと読む）

【課題】チタン窒化物等の金属窒化物をエッチングする方法及びシステムについて開示している。
【解決手段】そのエッチングの処理は、Ｃｌ_２、ＨＢｒ又はＢＣｌ_２等のハロゲン含有ガス、及び化学式Ｃ_ｘＨ_ｙＦ_ｚを有するフルオロカーボンガスであって、ｘ及びｚは１に等しいか又は１より大きく、ｙは０に等しいか又は０より大きい、フルオロカーボンガスを有する処理成分を導入する段階を有する。 （もっと読む）

【課題】ゲート電極層の除去に伴うトランジスタの性能の低下を抑制すること。
【解決手段】第１及び第２導電型のトランジスタをそれぞれ基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたってゲート絶縁膜と犠牲層とを堆積し、前記第１領域から前記犠牲層を除去し、前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に第１のゲート電極層を堆積し、前記第２領域から前記第１のゲート電極層と前記犠牲層とを除去し、前記第２領域に露出した前記ゲート絶縁膜上に第２のゲート電極層を堆積し、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】金属除去工程において微細ゲートに加えられる物理的衝撃を低減して安定的にＴ-ゲートを形成する方法を提供する。
【解決手段】メタモーフィック高電子移動度トランジスタのＴ-ゲートを形成する方法であって、基板上に複数のレジスト膜３０２，３０３を順次積層する段階と、前記積層されたレジスト膜に電子ビームリソグラフィを用いてＴ型パターンを形成する段階と、前記Ｔ型パターンが形成された基板上にゲート金属層３０５を形成する段階と、接着部材３０６を前記積層されたレジスト膜の最上層に形成されたゲート金属層３０５と接着されるようにした後、前記接着部材と前記積層されたレジスト膜の最上層に形成されたゲート金属層とを前記基板から分離させることで、前記積層されたレジスト膜の最上層に形成されたゲート金属層を除去する段階と、前記積層されたレジスト膜を全て除去する段階とを含んでなる。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。
【解決手段】 一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。 （もっと読む）

【課題】パターニングが微細であっても、低コストでＬＷＲを低減できるエッチング方法を実現する。
【解決手段】本発明のエッチング方法は、反射防止膜５をエッチングする工程において、エッチングガスとしてＨＢｒガスを用いるので、レジストパターン６ａにおけるトリミングの進行が抑制される。したがって、レジストパターン６ａはあまり細くならずに、ＬＷＲが低減され、パターン４ａ・５ａおよびゲート電極パターン３ａの凹凸が従来に比べ改善される。さらに、パターン５ａ上に新たに膜を形成する工程が不要となるので、コストを抑えることができる。 （もっと読む）

【課題】フルシリサイドゲート電極を有するＭＩＳＦＥＴにおいて、ゲート配線抵抗が小さい半導体装置を提供する。
【解決手段】半導体基板１０における素子分離領域１１によって囲まれた第１の活性領域１３Ａ上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置は、第１の活性領域１３Ａ上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の活性領域１３Ａを跨ぐように形成され、第１の活性領域１３Ａ上の第１のフルシリサイドゲート電極２４Ａと素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅとからなる第１のフルシリサイドゲートパターン２４ａとを備える。第１のフルシリサイドゲート電極２４Ａの厚さは、第１のフルシリサイドゲート配線２４Ｅの厚さよりも薄い。 （もっと読む）

【課題】ゲート電極を好適な仕事関数を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要のない半導体装置を提供する。
【解決手段】ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを含む半導体装置であって、各ゲート電極32A,32Bは、層間絶縁層の下層部28Aに設けられたゲート電極形成用開口部に埋め込まれており、ＮＭＩＳＦＥＴのゲート電極32Aの少なくとも底面部と側面部は第１の導電材料33Aから構成されており、ＰＭＩＳＦＥＴのゲート電極32Bの少なくとも底面部と側面部は第１の導電材料とは異なる第２の導電材料33Bから構成されており、各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されており、各ゲート電極用コンタクトプラグ44A,44Bは、保護層35A,35Bを介して、各ゲート電極32A,32Bの頂面に接続されている。 （もっと読む）

【課題】コーナーラウンディング現象を抑制できるゲート電極構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１に形成された素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３ａ、１０３ｂと、素子分離領域１０２及び活性領域１０３ａ、１０３ｂ上に形成され、素子分離領域１０２上に活性領域１０３ａ、１０３ｂ上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極１０５とを備える。第１のゲート電極１０５における第１の領域は、膜厚が活性領域１０３ａ、１０３ｂ上の膜厚と異なる部分を有している。 （もっと読む）

【課題】半導体装置のゲートパターンの寸法精度を高める。
【解決手段】被加工膜に所定のパターンを形成する際に、被加工膜上に、第１の膜、第２の膜、および第３の膜がこの順で積層された積層ハードマスク膜を形成し（Ｓ１００）、微細パターン用レジスト膜を用いて第２の膜をエッチングストッパとして第３の膜に細幅ラインパターンを形成し（Ｓ１０２）、微細パターン用レジスト膜を除去する（Ｓ１０４）。つづいて、再度レジスト膜を用いた露光を行い（Ｓ１０６〜Ｓ１１０）、第２の膜、第１の膜および被加工膜を順次選択的にドライエッチングして被加工膜を所定のパターンに形成する（Ｓ１１２）。その後、被加工膜上に残った第１の膜を除去する（Ｓ１１４）。 （もっと読む）

【課題】トランジスタ特性の経時変化が小さくかつキャリア移動度が高速でありながらも、リーク電流の発生を小さく抑えた薄膜トランジスタを、工程を追加することなく得ることが可能な製造方法を提供する。
【解決手段】基板１上のゲート電極２を覆う状態で、ゲート絶縁膜３および第１半導体膜４を成膜し、ゲート電極２の中央部上に光透過性の絶縁性パターン５を形成し、さらに第２半導体膜６で覆う。絶縁性パターン５をストッパとした第２半導体膜６のパターンエッチングにより、第２半導体膜６を絶縁性パターン５の中央部上で分離したソース／ドレイン領域６ｓ，６ｄを形成する。ソース／ドレイン領域６ｓ，６ｄおよび絶縁性パターン５上からレーサ光Ｌｈを照射することにより、ソース／ドレイン領域６ｓ，６ｄを結晶化すると共に、絶縁性パターンのみが積層された部分の下層で結晶性が高く、ソース／ドレイン領域６ｓ，６ｄと絶縁性パターン５との両方が積層された部分の下層で結晶性が低くなるように、第１半導体膜４を結晶化する。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

低接触抵抗ＣＭＯＳ集積回路（５０）とその製造方法が提供される。ＣＭＯＳ集積回路（５０）は、Ｎ型の回路領域（７２、７４）に電気的に結合された第１遷移金属（１０２）と、Ｐ型の回路領域（７６、７８）に電気的に結合され、第１遷移金属とは異なる第２遷移金属（９８）と、を含む。導電性バリア層（１０４）は第１遷移金属の各々の上に重なり、第２遷移金属およびプラグ金属（１１０）は導電性バリア層の上に重なる。
（もっと読む）

【課題】優れた特性を有するＴＦＴアレイ基板、その製造方法、及びこれを用いた表示装置を提供する。
【解決手段】本発明の一態様にかかるＴＦＴアレイ基板は、ソース領域４１とドレイン領域４２との間に配置されたチャネル領域４３を有するＴＦＴアレイ基板であって、基板１上に形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してゲート電極２上に設けられた半導体層３０と、半導体層３０のソース領域４１の上に設けられた金属膜を有するソース電極６と、半導体層３０のドレイン領域４２の上に設けられた金属膜を有するドレイン電極７と、ソース電極６とソース領域４１との間、及びドレイン電極７とドレイン領域４２との間に配置された透明導電膜１０とを備え、透明導電膜１０の半導体層３０からはみ出した部分の断面が順テーパー形状である。 （もっと読む）

【課題】四角形のドレインコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジの発生を抑制できるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板にエッチング防止膜１０２、第１及び第２層間絶縁膜１０４，１０６、第１、第２及び第３ハードマスク膜１０８，１１０，１１２を順次形成する。第３ハードマスク膜をエッチングして第２ハードマスク膜の一部領域を露出し、この露出領域よりさらに狭く露出するフォトレジストパターンを形成し、これをマスクとして第２、第１ハードマスク膜をエッチングした後、残留する第３及び第２ハードマスク膜をマスクとして第２、第１層間絶縁膜をエッチングして四角形のホールを形成する。残留する第２及び第１ハードマスク膜をマスクとしてエッチング防止膜をエッチングし、基板を露出させてドレインコンタクトホールを形成する。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタクト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形成されている。 （もっと読む）