ナノワイヤを含む電極を有するメモリデバイス、該メモリデバイスを含むシステムおよび該メモリデバイスの形成方法
可変抵抗材料を含むメモリセルを有するメモリデバイスは、単一のナノワイヤを含む電極を含む。各種方法は、そのようなメモリデバイスを形成するために使用し得、そのような方法は、メモリセルに、単一のナノワイヤの第１の端部と一定量の可変抵抗材料の間に接点を設置することを含む。電子システムは、そのようなメモリデバイスを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権主張］
本出願は、２００７年４月５日に出願された米国特許出願第１１／７８４，３１５号、“Memory Devices having Electrodes Comprising Nanowires, Systems Including Same and Methods for Forming Same”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明は、例えば抵抗メモリデバイスや相変化メモリデバイスを含む、不揮発性メモリデバイスのメモリセルに使用する小電極を形成する方法に係り、そのような方法により形成されたメモリデバイス、およびそのようなメモリデバイスを含むシステムに係る。
【背景技術】
【０００３】
各種の不揮発性メモリデバイスは、一つよりも多くの電気抵抗値を選択的に示させることが可能な材料を使用する。そのような一定量の材料は、単一のメモリセル（すなわち1ビット）を形成するために、２つの電極間に備えられることがある。電極間には選択された電圧（または電流）が加えられ、その間に生じた電流（または電圧）は、少なくとも部分的には、電極間の材料により示された特定の電気抵抗値に依存する。相対的に高い電気抵抗は、2進コードの「１」を表示するために使用され、相対的に低い電気抵抗は、2進コードの「０」を表示するために使用されてもよく、あるいはその逆もまた同様である。電極間の材料に相対的に高い電気抵抗値と低い電気抵抗値を選択的に示させることにより、メモリセルを「１」または「０」のいずれかの値を示すように選択的に特徴付けることが可能である。
【０００４】
このような不揮発性メモリデバイスの一つの特殊のタイプは、相変化メモリデバイスである。相変化メモリデバイスでは、電極間に備わっている材料は、典型的には、異なる電気抵抗値を各々示す少なくとも２つの微細構造の相または状態を示すことができる。例えば、いわゆる「相変化材料」は、結晶相（すなわち、その材料の原子は、比較的に長距離秩序を示す）および非晶質相（すなわち、その材料の原子は、まったく長距離秩序を示さないか、あるいは比較的に少しの長距離秩序を示す）で存在することが可能である。典型的には、非晶質相は、少なくとも相変化材料の一部をその融点を超える温度に加熱し、その後、その原子が任意の長距離秩序をとり得る前にその材料を凝固させるために相変化材料を急冷（すなわち冷却）することにより形成される。相変化材料を非晶質相から結晶相に変化させるためには、典型的には、相変化材料をその融点より低いが結晶化温度よりも高い上昇温度まで、その材料の原子が結晶相と関連する比較的長距離秩序をとるようになるために十分な時間、加熱する。例えば、Ge2Sb2Te5（しばしば「GST」と称される）が相変化材料としてよく使用される。この材料の融点は約６２０℃であり、結晶状態および非晶質状態で存在することが可能である。非晶質（高抵抗）相を形成するためには、少なくともその材料の一部をわずか１０から１００ナノ秒間、電極間のその材料に比較的大電流（相変化材料の電気抵抗によって生成される熱）を加えることによりその融点を超える温度に加熱する。電流を遮断するとGST材料が急冷するので、GSTの原子には規則的な結晶状態を形成するための十分な時間がなく、GST材料の非晶質相が形成される。結晶（低抵抗）相を形成するためには、少なくともその材料の一部を、GST材料の原子が結晶相と関連する長距離秩序をとるようになるために十分な時間（例えば、わずか約３０ナノ秒）、電極間のGST材料に比較的小電流を加えることにより、約５５０℃、すなわち結晶化温度を超え、かつGST材料の融点を下回るが融点付近の温度に加熱し、その後、その材料を流れる電流を遮断する。その中で相変化を生じさせるために相変化材料を通過する電流は、「プログラム電流」と呼ばれることがある。
【０００５】
可変抵抗材料を含むメモリセルを有する各種メモリデバイスは、そのようなメモリデバイスの形成方法や利用方法と共に、当技術分野で周知である。例えば、可変抵抗材料を含むメモリセルおよびそのようなメモリセルの形成方法は、Doan他の米国特許第６，１５０，２５３号、米国特許第６，２９４，４５２、Lam他の米国特許出願公開番号２００６／００３４１１６ A1、Furkay他の米国特許第７，０５７，９２３号、Seo他の米国特許出願公開番号２００６／０１３８３９３ A1、およびSuh他の米国特許出願公開番号２００６／０１５２１８６ A1に開示されている。さらに、可変抵抗材料を有するメモリセルを含むメモリデバイスを形成するために使用され得るサポート回路は、そのようなメモリデバイスの操作方法と共に、例えば、Cho他の米国特許出願公開番号２００５／００４１４６４ A1、Khouri他の米国特許第７，０５０，３２８号、およびLeeの米国特許第７，１３０，２１４に開示されている。
【０００６】
前述したように、プログラム電流が一定量の材料を通過する時に、その有限量の相変化材料に生じた熱は、その材料の電気抵抗に起因する。さらに、その有限量の相変化材料に生じた熱量は、少なくとも部分的にはその有限量の相変化材料の電流密度に依存する。２つの電極間の相変化材料を通過する所定の電流に対して、その相変化材料の電流密度は、少なくとも部分的にはその最小電極の大きさ（例えば、断面積）に依存する。結果として、相変化材料の電流密度が増加し、相変化材料の相変化を起こすために必要とされるプログラム電流が減少するように、電極の少なくとも一つの大きさを減らすことが要求される。必要とされるプログラム電流を減少させることにより、メモリデバイスを操作するために必要とされるエネルギーは減少する。それ故、当技術分野で現在知られている電極より比較的に小さい電極を有する可変抵抗メモリデバイスを形成するために使用可能な方法が必要である。
【図面の簡単な説明】
【０００７】
【図１Ａ】内在する３つのメモリセルを図示する本発明のメモリデバイスの実施形態の一部の断面概略図である。
【図１Ｂ】図１Ａに示された１つのメモリセルの電極および可変抵抗材料を示し、その操作方法の一つを説明するために使用する。
【図１Ｃ】図１Ａに示された１つのメモリセルの電極および可変抵抗材料を示し、その操作方法の一つを説明するために使用する。
【図２Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図３Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図４Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図５Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図６Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図７Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図８Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図９】図１Ａに示されたようなメモリデバイスを含む本発明の電子システムの一実施形態を図示する略ブロック図である。
【発明を実施するための形態】
【０００８】
以下でさらに論じるように、いくつかの実施形態では、本発明は、２つの電極間に配置された一定量の可変抵抗材料を有するメモリデバイスを含む。それらの電極の少なくとも一つは、その一定量の可変抵抗材料と電気的に接触する第１の端部、およびメモリデバイスの他の導電性の機構もしくは素子と電気的に接触する第２の端部を有する単一のナノワイヤであるか、またはそれを含む。さらなる実施形態では、本発明は、一つ以上のそのようなメモリデバイスを含む電子システムを含む。一つ以上のそのようなメモリデバイスは、電子信号処理装置と電気的に通信してもよい。他の実施形態では、本発明は、そのようなメモリデバイスの形成方法を含む。そのような方法は、単一のナノワイヤの第１の端部と一定量の可変抵抗材料との間に接点を備えることを含んでもよい。
【０００９】
本明細書では、用語「可変抵抗材料」とは、一つよりも多くの電気抵抗値、つまり導電率を示すことが可能な任意の材料を意味する。各種の抵抗材料は、例えば、相変化材料（例えば、Ge2Sb2Te5、Te81Ge15Sb2S2、およびSb2Te3などのカルコゲニド）、巨大磁気抵抗薄膜（例えば、Pr(1-x)CaxMnO3(PCMO)、La(1-x)CaxMnO3(LCMO)、およびBa(1-x)SrxTiO3）、酸化物材料（例えば、Al2O3、BaTiO3、SrTiO3、Nb2O5、SrZrO3、TiO2、Ta2O5、NiO、ZrOx、HfOx、およびCu2Oなどのドープまたは非ドープの２元または３元酸化物）を含んでよく、それらはペロブスカイト構造をとってもよく、また抵抗材料は一般式AxByを持つ材料を含んでもよく、Bは、硫黄（S）、セレ二ウム（Se）、テルリウム（Te）、およびそれらの混合物から選択され、Aは、例えばAu、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、Ni、Mn、およびMoなどの貴金属および遷移金属元素から選択した一つ以上のドーパントを有する、III−B族（B、Al、Ga、In、Tl）、IV−B族（C、Si、Ge、Sn、Pb）、V−B族（N、P、As、Sb、Bi）、またはVII−B族（F、Cl、Br、I、At）から少なくとも一つの元素を含む。
【００１０】
本明細書では、用語「ナノワイヤ」とは、平均して約５０ナノメートルより小さい横断面寸法を有する任意の細長い構造体を意味する。
【００１１】
本明細書では、用語「超格子構造」とは、主として異なる材料の周期的な交代層を含む構造を意味する。
【００１２】
本明細書では、用語「III−VI型半導体材料」とは、周期表のIIIB族（B、Al、Ga、In、およびTi）からの一つ以上の元素、および周期表のVB族（N、P、As、Sb、およびTi）からの一つ以上の元素を主として含む任意の材料を意味する。
【００１３】
本明細書では、用語「II−VI型半導体材料」とは、周期表のIIB族（Zn、Cd、およびHg）からの一つ以上の元素、および周期表のVIB族（O、S、Se、Te、およびPo）からの一つ以上の元素を主として含む任意の材料を意味する。
【００１４】
本明細書では、用語「ウエハー」とは、例えば、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および他のIII−V型またはII−VI型半導体材料を含む、半導体型材料層を含む任意の構造体を意味する。ウエハーは、例えば、従来型のウエハーだけではなく、非限定的な実施例として、シリコン・オン・インシュレータ（SOI）型基板、シリコン・オン・サファイア（SOS）型基板、および基材層により支えられているシリコンエピタキシャル層といった、他のバルク半導体基板をも含む。半導体型材料は、ドープまたは非ドープの場合があってもよい。さらに、以下の説明において「ウエハー」について言及する場合、ウエハーの表面内または表面より上方の回路もしくはデバイスの素子または部品を少なくとも部分的に形成するために前工程が利用されていてもよい。
【００１５】
本明細書に示した説明図は、いかなる特定のメモリデバイス、メモリセル、ワークピース、またはシステムの実際の図を意図するものではなく、本発明を記述するために用いた望ましい表現にすぎない。また、各図の間で共通する素子は、同じ数字表示を保持してよい。
【００１６】
図１Ａは、本発明のメモリデバイス１０の実施形態の一部の断面概略図を示したものである。メモリデバイス１０は、複数のメモリセル１２を含む集積回路を含んでよく、メモリセル１２を基板１１上または内に配列してよい。限定ではなく例としては 、メモリセル１２を複数の行および列に配置してよい。図１Ａは、基板１１を垂直に貫いた一部の断面図であり、メモリセル１２の配列の共通の行あるいは列の中の３つのメモリセル１２を図示する。
【００１７】
図示を容易にするため、図１Ａには、メモリセル１２は基板１１の主要な垂直部分を占めるように示されている。しかし、実際上は、基板１１は図示したよりも相対的に厚くてよく、メモリセル１２は基板１１の相対的に薄い部分を占めてよいと解される。さらに、メモリセル１２の能動素子（すなわち、電荷が移動するメモリセル１２の素子）のみに、またはそのような能動素子を形成するために使用される材料には、本明細書でその断面図を簡略化するために、平行線の陰影がつけられている。
【００１８】
基板１１は、例えば、ガラスもしくはサファイアなどの材料を含んでよく、または、基板は、従来の半導体製造法を利用する処理を容易にしうるウエハーの全部または一部を含んでよい。
【００１９】
図１Ａに示すように、各メモリセル１２は、第１の電極１６、第２の電極１８、および第１の電極１６と第２の電極１８の間に配置された一定量の可変抵抗材料２０を含んでよい。
【００２０】
実施形態によっては、可変抵抗材料２０は、相変化材料を含んでよい。例えば、可変抵抗材料２０は、カルコゲニド材料などの相変化材料を含んでよい。典型的なカルコゲニド材料は、主として、テルリウム（Te）、ゲルマニウム（Ge）、およびアンティモニー（Sb）を含む合金であり、例えば、Ge2Sb2Te5、Te81Ge15Sb2S2、およびSb2Te3を含む。カルコゲニド材料は、一般化学式TeaGebSb100-(a+b)を特徴としてよく、aはおよそ８５未満であり、ｂはおよそ８より大きい。
【００２１】
さらなる実施形態では、可変抵抗材料２０は、例えば、Pr(1-x)CaxMnO3（PCMO）、La(1-X)CaxMnO3（LCMO）、およびBa(1-x)SrxTiO3などのいわゆる「巨大磁気抵抗薄膜」を形成するために使用される各種材料の一つを含んでよい。さらに他の実施形態では、可変抵抗材料２０は、例えば、Al2O3、BaTiO3、SrTiO3、Nb2O5、SrZrO3、TiO2、Ta2O5、NiO、ZrOx、HfOx、およびCu2Oなどの２元または３元のドープまたは非ドープの酸化物材料を含んでよい。さらに、可変抵抗材料２０は、ペロブスカイト構造を有してよい。可変抵抗材料のさらに別のタイプは、一般式AxByのドープしたカルコゲニドガラスを含み、Bは、硫黄（S）、セレニウム（Se）、テルリウム（Te）、およびそれらの混合物から選択され、Aは、例えばAu、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、Ni、Mn、およびMoなどの貴金属および遷移金属元素から選択した一つ以上のドーパントを有する、III−B族（B、Al、Ga、In、Tl）、IV−B族（C、Si、Ge、Sn、Pb）、V−B族（N、P、As、Sb、Bi）、またはVII−B族（F、Cl、Br、I、At）から少なくとも一つの元素を含む。
【００２２】
各メモリセル１２の第１の電極１６は、一定量の可変抵抗材料２０の表面に最も近いかもしくは物理的に直接接する第１の端部２４、およびメモリデバイス１０の他の導電性機構と構造的電気的に結合する第２の端部２６を有する、単一のナノワイヤ２２を含んでもよい。例えば、各メモリセル１２の第１の電極１６は、さらに導電性パッド２８を含んでよく、単一のナノワイヤ２２の第２の端部２６は、導電性パッド２８と構造的電気的に結合してよい。実施形態によっては、各導電性パッド２８は、図１Ａに示すように、不連続に横方向に分離した一定量の導電性材料を含んでよい。他の実施形態では、各導電性パッド２８は、単に、細長く横方向に伸びる導電線の場所または領域を含んでよい。
【００２３】
限定ではなく例としては、各メモリセル１２の単一のナノワイヤ２２は、単層カーボンナノチューブ（SWCNT）や多層カーボンナノチューブ（MWCNT）などのナノチューブを含んでよい。さらなる実施形態では、各ナノワイヤ２２は、例えば、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、またはII−VI型半導体材料などの半導体材料を実質的に含む、実質的に固形のナノワイヤを含んでもよい。そのようなナノワイヤ２２は、集積したPN接合または超格子構造を任意に有してよい。さらに、各ナノワイヤ２２は、単結晶を含んでよい。さらに他の実施形態では、各ナノワイヤ２２は、例えば、コバルト、銅、金、ニッケル、プラチナ、または銀などの金属を実質的に含んだ、実質的に固形のナノワイヤを含んでよい。さらに以下で詳述するように、いかなるタイプのナノワイヤ２２も、十分な導電率を示すナノワイヤである限り使用してよく、メモリセル１２内に形成させ、成長させ、設置させ、または他の方法で 備えさせることができる。
【００２４】
図１Aへの言及を続けると、各ナノワイヤ２２の第２の端部２６は、導電性触媒構造体３０を経由して、導電性パッド２８と間接的に構造的電気的に結合してよい。言い換えれば、導電性触媒構造体３０は、各ナノワイヤ２２の第２の端部２６と導電性パッド２８の間に配置されてよく、その導電性触媒構造体３０は、ナノワイヤ２２および導電性パッド２８の両方と構造的電気的に結合してよい。さらに以下で詳述するように、各メモリセル１２の単一のナノワイヤ２２の形成を触媒するために、導電性触媒構造体３０を使用してよい。
【００２５】
さらに以下で詳述するように、実施形態によっては、各ナノワイヤ２２は、本来の位置で成長させ、または別の方法で形成させてよく、さらに他の実施形態では、各ナノワイヤ２２は、他の場所で成長または形成させ、続いてメモリセル１２内に配置させてよい。
【００２６】
実施形態によっては、各ナノワイヤ２２は、約１０ナノメートル（１０nm）未満の平均直径を有してよい。より詳細には、実施形態によっては、各ナノワイヤは、約３ナノメートル（３nm）から約６ナノメートル（６nm）の平均直径を有してよい。さらにより詳細には、実施形態によっては、各ナノワイヤは、約４ナノメートル（４nm）から約５ナノメートル（５nm）の平均直径を有してよい。
【００２７】
各ナノワイヤ２２の第１の端部２４と第２の電極１８の間の、一定量の可変抵抗材料２０の平均の厚さは、各ナノワイヤ２２の平均直径の約１倍から約３倍の間であってよい。実施形態によっては、各ナノワイヤ２２の第１の端部２４と第２の電極１８の間の、一定量の可変抵抗材料２０の各々の平均の厚さは、各ナノワイヤ２２の平均直径の約２倍であってよい。
【００２８】
各メモリセル１２の第２の電極１８は、第１の電極１６の導電性パッド２８と実質的に同様であってよく、金属などの不連続に横方向に分離した一定量の導電性材料を含んでよい。他の実施形態では、各第２の電極１８は、単に、細長く横方向に伸びる導電線の場所または領域を含んでよい。
【００２９】
実施形態によっては、各第２の電極１８は、電気接点 ３５を経由して導電線３４と電気的に通じてよく、各第１の電極１６もまた、電気接点３７を経由して別の導電線３６と電気的に通じてよい。さらなる実施形態では、第２の電極１８は、単に、導電線の領域または部分を含んでよく、メモリセル１２は、別々の導電線３４と電気接点３５を含まなくてもよい。同様に、さらなる実施形態では、第１の電極１６の導電性パッド２８もまた、導電線の領域または部分を含んでよく、メモリセル１２は、別々の導電線３６と電気接点３７を含まなくてもよい。
【００３０】
さらに、さらなる実施形態では、第１の電極１６および第２の電極１８は、導電線と各々電気的に通じなくてもよく、第１の電極１６と第２の電極１８の両方または一方は、単に、導電性パッドと通じてよい。
【００３１】
図１Ａに示されていないが、各メモリセル１２はまた、当技術分野で周知のように、読み書き操作のために各メモリセルに選択的にアクセスする、アクセストランジスタを含んでよい。
【００３２】
メモリセル１２を２進コードの「０」または「１」のいずれかを示すように使用または特性化する方法を、図１Ｂから図１Ｃを参照して以下に簡潔に記述する。
【００３３】
図１Ｂは、図１Ａに示した一つのメモリセル１２の第１の電極１６、第２の電極１８、および可変抵抗材料２０の拡大図である。前述のように、可変抵抗材料２０は、相変化材料を含んでよい。図１Ｂに示したメモリセル１２の可変抵抗材料２０は、第１の状態または相（すなわち、原子は特有の微細構造に配置される）で存在してよく、それは、第１の電極１６と第２の電極１８の間に相対的に低い電圧を与え、可変抵抗材料２０を通って第１の電極１６と第２の電極１８の間に流れる、結果として生じる電流の大きさ（例えば、アンペア）を計ることにより検出できる。限定ではなく例としては、この第１の状態または相（したがって、その電流量）は、２進コードの「１」を示すために選択されてよい。
【００３４】
可変抵抗材料２０の状態または相を変化させるために、可変抵抗材料２０に相対的に大きい電流を誘導するため、相対的に高い電圧を第１の電極１６と第２の電極１８の間に与えてもよい。可変抵抗材料２０を流れるこの相対的に大きい電流 は、プログラム電流とみなされてよく、図１Cに示すように、可変抵抗材料２０の部分２１の状態または相に変化を起こすのに十分な温度まで、一定量の可変抵抗材料の少なくともほんの一部分２１を加熱するために使用される。可変抵抗材料２０の部分２１は、その結果、第１の状態または相の電気抵抗率とは異なる、第２の状態または相の電気抵抗率（および逆に、導電率）を示してよい。結果として、第２の状態または相は、再度、第１の電極１６と第２の電極１８の間の相対的に低い電圧を加え、第１の電極１６と第２の電極１８の間を流れる、結果として生じる電流の大きさ（例えば、アンペア）を計ることにより検出することができ、それは、可変抵抗材料２０が第１の状態または相にある場合に測定された電流の大きさとは異なり得る。限定ではなく例としては、この第２の状態または相（したがって、第２の電流量）は、２進コードの「０」を示すために選択されてよい。
【００３５】
プログラム電流が流れる時に可変抵抗材料２０の部分２１に生じた熱は、可変抵抗材料２０の電気抵抗に起因する。さらに、可変抵抗材料２０の部分２１で生じた熱量は、少なくとも部分的には、可変抵抗材料２０の部分２１の電流密度に依存する。第１の電極１６と第２の電極１８の間に可変抵抗材料２０を通って流れる所定の電流に対して、可変抵抗材料２０の電流密度は、少なくとも部分的には、電極１６、１８のうちの小さい方の寸法に依存する。単一のナノワイヤ２２の第１の端部２４を一定量の可変抵抗材料２０に直接隣接した第１の電極１６の部分として用いることにより、可変抵抗材料２０の部分２１の電流密度は増大し、可変抵抗材料２０の部分２１に相変化を生じさせるために必要とするプログラム電流は減少する。必要とするプログラム電流を減少させることにより、メモリデバイス１０を操作するために必要とするエネルギーは減少しうる。結果として、本発明のメモリデバイス１０は、現在当技術分野で周知なメモリデバイスと比較して小さい電力を用いて操作され、現在当技術分野で周知なメモリデバイスと比較して高速で操作され、あるいはそのような利点の両方を提供しうる。
【００３６】
図１Ａに示したメモリデバイス１０などの、本発明によるメモリデバイスの実施形態を形成するための各種の方法を以下に記述する。記述を容易にするために、それらの方法は、単一のメモリセル１２に関して記述される。実際には、しかしながら、複数のメモリセル１２を、基板１１上に実質的に同時に形成してよく、それらのメモリセル１２は、一つまたは複数のメモリデバイス１０のメモリセル１２を含んでよい。
【００３７】
図１Ａに示したメモリデバイス１０を形成するために使用しうる方法の第１の実施形態を、図２Ａから図２Ｉに関連して記述する。図２Ａを参照すると、基板１１を備えてよく、それは、前述したように、半導体材料、または、ガラスもしくはサファイアなどの材料の、全部または一部のウエハーを含んでよい。複数の導電性パッド２８を、図２Ｂに示すように、ワークピースを形成するために基板１１の表面上または内に形成してよい。導電性パッド２８は、例えば、タングステンまたは窒化チタンなどの導電性金属を含んでよく、集積回路製造の技術分野で周知である、例えば、金属層成長技術（例えば、化学気相成長（CVD）、物理気相成長（PVD）、スパッタリング、熱蒸発、またはめっき）、およびパターニング技術（例えば、マスキングおよびエッチング）を使用して形成してよい。例えば、導電線３６（それは、さらなる実施形態では導電性パッドを単に含んでよい）および電気接点３７（図１Ａ）などの、さらなる特徴もまた、同様の方法で、（導電性パッド２８を形成する前および／または後に）基板１１の表面上または内に形成してよいが、図を簡素化するために図２Ａから図２Ｉにはそのようなさらなる特徴は図示されていない。
【００３８】
図２Ｂに示すように、誘電性材料の層４０を、ワークピース（すなわち、基板１１および導電性パッド２８の露出した主要な表面）より上方に備えてよく、マスク層４２を、誘電性材料の層４０より上方に備えてよい。限定ではなく例としては、誘電性材料の層４０は、シリカ（SiO2）または窒化ケイ素（Si3N4）などの酸化物を含んでよく、化学気相成長、オルトケイ酸テトラエチル分解（decomposing TEOS）、または集積回路製造の技術分野で周知の何か他の工程により、形成してよい。マスク層４２は、例えば、フォトレジスト材料層または金属材料層を含んでよい。開口部またはビア４４は、その後、ビア４４を形成することが望まれる場所の中に穴を形成するためにマスク層４２をパターニングし、下層の導電性パッド２８を露出させるために、例えば、異方性反応性イオン（すなわち、プラズマ）エッチング工程を使用して、マスク層４２内の開口部を通して誘電性材料の層４０をエッチングすることにより形成してよい。反応性イオンを生成するために使用されるガスの特有の組成およびエッチング工程の操作条件は、誘電性材料の層４０、マスク層４２、および導電性パッド２８の組成に基づいて選択されてよい。
【００３９】
図２Ｃを参照すると、下層の導電性パッド２８より上方にビア４４を形成した後に、マスク層４２および導電性パッド２８よりも速い速度で誘電性材料の層４０を選択的にエッチング除去する別のエッチング液を、ビア４４の下を切除するよう、ビア４０内の誘電性材料の層４０の露出した表面をエッチング除去するために使用してよい。限定ではなく例としては、等方性湿式化学エッチング工程を、ビア４４の下を切除するために使用してよい。この場合も先と同様に、化学エッチング液の特有の組成は、誘電性材料の層４０、マスク層４２、および導電性パッド２８の組成に基づいて選択してよい。
【００４０】
さらなる実施形態では、ビア４４を、等方性湿式化学エッチング工程が後に続く別の異方性反応性イオンエッチング工程に代わって、ただ一つの等方性湿式化学エッチング工程を使用して形成してよい。
【００４１】
図２Ｄを参照すると、シャドウ堆積工程を、ビア４４内の導電性パッド２８上に触媒構造体３０を形成するために使用してよい。そのような工程は、例えば、２００６年６月２２日に公開され、名称が“Small Electrode For Resistance Variable Devices”である、米国特許出願公開番号２００６／０１３１５５６ A1に記述されている。例えば、基板１１は、堆積室（図示せず）に備えられてよく、触媒材料の原子の略方向 の流れを、例えば蒸発工程または集束スパッタリング（collimated sputtering）工程を使用してそこに生成してよい。触媒材料の原子の略方向の流れは、方向を示す矢印４８により図２Ｄに示されている。図のように、ワークピース（または基板１１）を、堆積室内の触媒材料の原子の略方向の流れに対して９０度（９０°）より小さい鋭角に方向付けてよく、そのワークピースは、触媒材料の原子がその上に堆積される間、方向を示す矢印５０のように、基板１１の平面で回転させてよい。触媒材料がその上に堆積する時に、触媒材料の原子の略方向の流れに対する角度にワークピースを方向付け、基板１１を回転させることにより、略 円錐形の触媒構造体３０を、ビア内の導電性パッド２８上に形成してよい。略円錐形の触媒構造体３０の基底は、触媒構造体３０がその上に形成されるときに導電性パッド２８と構造的電気的に結合させてよく、略円錐形の触媒構造体３０の先端は、その上に形成、成長、または他の方法で備えられるナノワイヤ２２（図１Ａ）の望ましい平均直径の断面積と同等またはそれよりも小さい断面積を有してよい。シャドウ堆積工程の間、触媒材料層５２もまた、図２Ｄに示すように、マスク層４２より上方に堆積させてよい。
【００４２】
さらなる実施形態では、ワークピース（または基板１１）を、堆積室内の触媒材料の原子の略方向の流れに対してほぼ垂直（すなわち、約９０度（９０°）の角度）に方向付けてよい。
【００４３】
ビア４４内の導電性パッド２８上の触媒構造体３０の形成後に、触媒材料層５２およびマスク層４２を、図２Ｅに示す構造を形成するために、例えば、化学機械研磨（CMP）工程、選択的なエッチング工程、またはリフトオフ工程を使用して除去してよい。例えば、リフトオフ層（図示せず）を誘電性材料の層４０より上方に形成してよく、その後マスク層４２をリフトオフ層より上方に堆積させてよい。前述したように、ビア４４を、その後、マスク層４２、リフトオフ層、および誘電性材料の層４０を貫いて形成してよく、触媒構造体３０を導電性パッド２８上に形成してよく、それは触媒材料層５２の形成をもたらしうる。リフトオフ層は、その後、ワークピースから剥がし取られ、覆っているマスク層４２および導電性材料の層５２は、下層のリフトオフ層と共にワークピースから除去されうる。さらなる実施形態では、マスク層４２それ自身がリフト層としての機能を果たしてよい。
【００４４】
図２Ｆを参照すると、触媒構造体３０を囲むビア４４の残存部分は、誘電性材料５４で満たされてよく、それは、任意的に、誘電性材料４０と実質的に等しくてよい。限定ではなく例としては、誘電性材料５４の絶縁保護層（conformal layer、図示せず）を、触媒構造体３０を囲むビア４４の残存部分を満たすのに十分な厚さにまで、ワークピースより上方に 堆積させてよい。図２Ｆに示すように、さらなる化学機械研磨（CMP）工程を、その後、ワークピースの表面を平坦化し、誘電性材料５４を通して 触媒構造体３０の先端３１を露出させるために使用してよい。化学機械研磨（CMP）工程は、その化学機械研磨（CMP）工程により誘電性材料５４を通して露出した先端３１の表面積が、選択された所定の大きさに及ぶ時に、選択的に終了してよい。限定ではなく例としては、化学機械研磨（CMP）工程は、露出した先端３１の表面積が約３００平方ナノメートル（３００ｎｍ２）より小さい断面積を有する時に、選択的に終了してよい。
【００４５】
図２Ｇを参照すると、触媒構造体３０の先端３１を、その後、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。対応する触媒材料を使用するナノワイヤの形成および／または成長の各種の方法は、当技術分野で周知であり、単一のナノワイヤ２２を形成するために使用されてよい。そのような方法のいくつかは、例えば、Younan Xia他の“One-Dimensional Nanostructures : Synthesis, Characterization and Applications”、15 Advanced Materials 353-389（2003年3月）に記述されている。限定ではなく例としては、当技術分野で周知であるように、化学気相成長工程を、それは任意にいわゆるvapor-liquid-solid （VLS）機構を用いてよいが、触媒構造体３０の先端上にナノワイヤ２２を成長させるために使用してよい。一つの非限定的な実施例としては、触媒構造体３０は金を含んでよく、ナノワイヤ２２はドープしたシリコン（Si）を含んでよい。そのようなドープしたシリコンナノワイヤは、当技術分野で周知であるように、化学気相成長工程およびVLS（vapor-liquid-solid）機構を使用して形成してよい。別の非限定的な実施例としては、Zhang他の米国特許公開番号２００６／００８６３１４ A1に記述されるように、触媒構造体３０は、Ti、Co、Ni、Au、Ta、ポリシリコン、シリコンゲルマニウム、プラチナ、イリジウム、窒化チタン、または窒化タンタルの少なくとも一つを含んでよく、ナノワイヤ２２は、酸化イリジウム（IrOx）を含んでよい。さらに、前述したように、ナノワイヤは、III−V型半導体材料またはII−V型半導体材料を含んでよい。ナノワイヤを形成するために使用されうる各種半導体材料は、そのようなナノワイヤの形成を触媒するために使用されうる反応前駆体材料および触媒材料と共に、Wessels他の米国特許公開番号２００４／００２８８１２ A1に開示されている。
【００４６】
さらなる実施形態では、ナノワイヤ２２を、本来の場所よりもむしろ他の場所で加工し、例えば、選択的に配向された電界を使用してメモリセル１２内に配置してよい。そのような方法では、触媒構造体３０を、触媒材料を含まないが触媒構造体３０と同様の形状と配置を有する、導電性の構造体に置換してよい。
【００４７】
図２Ｉを参照すると、いくつかの実施形態では、ナノワイヤ２２を、基板１１の平面にほぼ垂直に方向付けてよい。特定方向にナノワイヤ１１を方向付ける各種技術は、当技術分野で周知であり、基板１１の平面にほぼ垂直にナノワイヤ１１を方向付けるために使用されてよい。例えば、Cheng他の“Role of Electric Field on Formation of Silicon Nanowires” J. Applied Physics、vol.94、No.2（２００３年）に記述されているように、例えば、ナノワイヤ２２を触媒構造体３０上に形成または成長させる、あるいは別の方法でメモリセル１２内に配置させるようにナノワイヤ２２の方向を選択的に調整するため、電界を生成し選択的に方向付けてよい。
【００４８】
図２Ｈを参照すると、触媒構造体３０の先端３１を、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用した後に、別の誘電性材料の層５６を単一のナノワイヤ２２の周りに備えてよい。限定ではなく例としては、誘電性材料の層５６は、窒化ケイ素（Si3N4）などの窒化物材料を含んでよい。さらなる実施形態では、誘電性材料の層５６は、誘電性材料の層４０と実質的に同質であってよく、例えば、酸化物材料を含んでよい。誘電性材料の層５６は、実質的にコンフォーマルであってよく、ナノワイヤ２２を実質的に覆うのに十分な厚さにまで、ワークピースより上方に 堆積させてよい。誘電性材料の層５６は、図２Ｈに示すように、誘電性材料５６を通してナノワイヤ２２の第１の端部２４を露出させるために化学機械研磨（CMP）工程を使用して平坦化してよい。
【００４９】
図２Ｉを参照すると、誘電性材料５６を通してナノワイヤ２２の第１の端部２４を露出させた後、一定量の可変抵抗材料２０を、誘電性材料の層５６の露出した表面上およびナノワイヤ２２の第１の端部２４より上方に備えてよく、第２の電極１８を一定量の可変抵抗材料２０より上方に備えてよい。限定でなく例としては、可変抵抗材料２０の層をワークピースより上方に堆積させてよく、第２の電極１８を形成するための金属層を可変抵抗材料２０の層上に堆積させてよい。マスキングおよびエッチングの工程は、その後、ナノワイヤ２２より上方の一定量の可変抵抗材料２０および一定量の可変抵抗材料２０より上方の第２の電極１８を残して、金属材料層および誘電性材料の層２０の両方の領域または場所を選択的に除去するために使用されてよい。
【００５０】
例えば、導電線３４および電気接点３５（図１Ａ）などのさらなる機構および素子を、その後、必要に応じてまたは要望に応じて、可変抵抗材料２０の層 および第２の電極１８より上方に形成してよい。
【００５１】
メモリデバイス１０の実施形態を形成するために使用されうる方法の第２の実施形態を、図３Ａから図３Ｆを参照して以下に記述する。図３Ａを参照すると、図２Ｂに示したワークピースと実質的に同様のワークピースが備えられてよく、基板１１、導電性パッド２８、誘電性材料の層４０、およびマスク層４２を含む。図３Ａに示すワークピースは、しかしながら、誘電性材料の層４０とマスク層４２の間に配置される研磨停止層５８をも含む。非限定的な例としては、研磨停止層５８は、窒化ケイ素（Si3N4）の層を含んでよい。図３Ａに示すワークピースを形成するために、誘電性材料の層４０を堆積させ、続いて研磨停止層５８およびマスク層４２を堆積させてよい。研磨停止層５８は、例えば、化学気相成長（CVD）工程を使用して堆積させてよい。ビア４４を、図２Ｂに関連して前述したものと同一または実質的に同様の方法を使用して、下層の導電性パッド２８を露出させるために、誘電性材料の層４０、研磨停止層５８、およびマスク層４２を貫いて形成してよい。
【００５２】
図３Ｂを参照すると、ビア４４を形成後、触媒構造体３０を、図２Ｄに関連して前述したようなシャドウ堆積工程を使用して、導電性パッド２８上に形成してよく、その後、触媒材料の層５２およびマスク層４２を、図２Ｅに関連して前述した方法で除去してよい。実質的にコンフォーマルな誘電性材料の層５４を、その後、触媒構造体３０の周りのビア４４の領域を満たすために、図３Ｃに示すようにワークピースより上方に 備えてよい。図３Ｄに示すように、化学機械研磨（CMP）工程を、その後、研磨停止層５８を覆う誘電性材料の層５４の部分を除去するために使用してよい。化学機械研磨（CMP）工程を実施するために使用する装置のスラリーおよび研磨パッドを、その工程が下層の研磨停止層５８を摩滅させる速度よりも速い速度で誘電性材料の層５４を摩滅させるように選択的に調整してよい。この方法では、研磨停止層５８を覆う実質的に全ての誘電性材料の層５４は、研磨停止層５８を完全に除去することなしにワークピースから除去されうる。研磨停止層５８は、触媒構造体３０の先端３１の選択した量のみが（仮にあったとしたら）化学機械研磨（CMP）工程の間に触媒構造体３０から除去されることを確保するために使用されうる。
【００５３】
図３Ｅを参照すると、触媒構造体３０の先端３１を、その後、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよく、その後、図３Ｆに示すように、誘電性材料の層５６をナノワイヤ２２の周りに備えてよい。前述したように、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図２Ｉに関連して前述した方法を使用して、一定量の可変抵抗材料２０を、その後、ナノワイヤ２２の第１の端部２４より上方に備えてよく、第２の電極１８を、一定量の可変抵抗材料２０より上方に備えてよい。
【００５４】
図１Ａに示したようなメモリデバイス１０の実施形態を形成するために使用しうる方法の第３の実施形態を、図４Ａから図４Ｄを参照して以下に記述する。図４Ａを参照すると、図２Ｅに示したワークピースと実質的に同様のワークピースが、（図２Ａから図２Ｅに関連して前述した方法を使用して）備えられてよく、基板１１、導電性パッド２８、誘電性材料の層４０、および導電性パッド２８上の略円錐形の触媒構造体３０を含む。図４Ａに示すワークピースが備えられた後、誘電性材料の層４０の残留部分は、図４Ｂに示すような構造体を形成させるために、例えば等方性湿式化学エッチング工程を使用して除去してよい。図４Ｃを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後ワークピースより上方に 堆積させてよい。実施形態によっては、実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体３０が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。化学機械研磨（CMP）工程を、その後、図４Ｄに示すように、誘電性材料の層５４を平坦化し、誘電性材料５４を通して触媒構造体３０の先端３１の選択した部分を露出させるために使用してよい。図４Ｄに示す構造体を形成した後、図２Gから図２Ｉに関連して前述したような方法を、メモリセル１２（図１Ａ）の形成を完成させるために使用してよい。
【００５５】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第４の実施形態を、図５Ａから図５Ｆを参照して以下に記述する。図５Ａを参照すると、図４Ｂに示したワークピースと実質的に同様のワークピースが備えられてよく、基板１１、導電性パッド２８、および導電性パッド２８上の略円錐形の触媒構造体３０を含む。図５Ｂを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方に 堆積させてよい。実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体３０が導電性パッド２８および基板１１の表面から伸びる距離よりも小さい平均の厚さを有してよい。実施形態によっては、実質的にコンフォーマルな誘電性材料の層５４は、約２ナノメートル（２nm）から約５０ナノメートル（５０nm）の平均の厚さを有してよい。
【００５６】
図５Ｃを参照すると、異方性エッチング工程を、その後、基板１１を覆う領域、および略円錐形の触媒構造体３０の先端３１上の誘電性材料の層５４の部分を含む、誘電性材料の層５４の概して横方向に広がった領域を除去するために使用してよい。そのような異方性エッチング工程の後、触媒構造体３０の横方向の側面上の誘電性材料の層５４の部分のみをその異方性エッチング工程後に残してよく、触媒構造体３０の先端３１を誘電性材料５４を通して露出させてよい。異方性エッチング工程は、例えば、異方性反応性イオン（例えば、プラズマ）エッチング工程（RIE）を含んでよい。
【００５７】
図５Ｄに示すように、誘電性材料５４を通して触媒構造体３０の先端３１を露出させた後、図２Gに関連して前述したように、単一のナノワイヤ２２の成長または形成を、触媒構造体３０の先端３１を使用して触媒してよい。誘電性材料の別の層５６を、その後、ワークピースより上方で、かつ、ナノワイヤ２２および触媒構造体３０の周りに堆積させてよい。図５Ｅに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５６の表面を平坦化し、それを通してナノワイヤ２２の第１の端部２４の選択した部分を露出させるために使用してよい。図５Ｆに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００５８】
図１Ａに示したようなメモリデバイス１０の実施形態を形成するために使用しうる方法の第５の実施形態を、図６Ａから図６Ｉを参照して以下に記述する。図６Ａを参照すると、基板１１および導電性パッド２８を含むワークピースが備えられてよい。触媒材料の層６８を基板１１より上方に堆積させてよい。限定ではなく例としては、触媒材料の層６８を、物理気相成長（PVD）（例えば、スパッタリング、または熱蒸発）工程、化学気相成長工程、無電解析出工程、または電気めっき工程が後に続くシード層を形成するための無電解析出工程を使用して堆積させてよい。触媒材料の層６８は、約５０ナノメートル（５０nm）から約５００ナノメートル（５００nm）の平均の厚さを有してよい。マスク層７０を、その後、触媒材料の層６８より上に備えてよい。マスク層７０は、例えば、フォトレジスト層、窒化物材料（例えば、Si3N4）の層、または酸化物材料（例えばSiO2）の層を含んでよい。マスク層７０は、その後、導電性パッド２８を覆う触媒材料の層６８の表面上のマスク材料の不連続領域７２を形成するために、選択的にパターニングされてよい。限定ではなく例としては、マスク材料の不連続領域７２は、略円形をしてよく、約２０ナノメートル（２０nm）から約１００ナノメートル（１００nm）の平均直径を有してよい。
【００５９】
図６Ｃを参照すると、その後異方性乾式反応性イオン（すなわち、プラズマ）エッチング工程を、触媒構造体７６を形成するように、マスク材料の不連続領域７２により保護されていない触媒材料の層６８の領域を除去するために使用してよい。言い換えれば、マスク材料の不連続領域７２の垂直下の触媒材料の層６８の部分のみが、異方性エッチング工程後に残されてよい。前述したように、マスク材料の不連続領域７２は、例えば、略円形でよく、得られた触媒構造体７６は、略円筒形状でよく、マスク材料の不連続領域７２の平均直径と実質的に同様の平均直径を有してよい。触媒構造体７６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して、触媒構造体７６の端部から除去してよい。
【００６０】
図６Ｄを参照すると、導電性パッド２８の反対側の触媒構造体７６の端部７７を、その端部７７に近い触媒構造体７６の断面積を減らすように削ってよい。限定ではなく例としては、触媒構造体７６の端部７７は、異方性反応性イオン（すなわち、プラズマ）エッチング工程、スパッタリング工程、および酸化工程の少なくとも一つを使用して削ってよい。例えば、異方性反応性イオンエッチング工程は、触媒構造体７６の端部７７付近の相対的に鋭い端ではエッチング速度が増大することにより、触媒構造体７６の端部７７を削ってよい。別の実施例では、触媒構造体７６を、イオンまたは他の粒子（例えば、アルゴン原子）と触媒構造体７６の端部７７を衝突させることによるスパッタリング工程を使用して削ってよい。さらに別の実施例では、触媒構造体７６を、触媒構造体７６の外面を酸化させ、続いて触媒構造体７６の外面に形成した酸化層を除去することによる酸化工程を使用して削ってよい。
【００６１】
図６Ｅを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体７６の周りに堆積させてよい。実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体７６が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。この構造では、触媒構造体７６は、誘電性材料５４内に実質的に埋め込まれてよい。
【００６２】
図６Ｆに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通して触媒構造体７６の端部７７上の先端７８の選択した部分を露出させるために使用してよい。図６Ｇに示すように、触媒構造体７６の端部７７上の露出した先端７８を、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００６３】
図６Ｈを参照すると、誘電性材料の別の層５６を、その後、ワークピースより上方で、かつ、ナノワイヤ２２の周りに堆積させてよく、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図６Ｉに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００６４】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第６の実施形態を、図７Ａから図７Ｉを参照して以下に記述する。図７Ａを参照すると、基板１１および導電性パッド２８を含むワークピースが備えられてよい。触媒材料の層６８を基板１１より上方に堆積させてよい。限定ではなく例としては、触媒材料の層６８を、物理気相成長（PVD）工程（例えば、スパッタリングまたは熱蒸発）、化学気相成長（CVD）工程、無電解析出工程、または電気めっき工程が後に続くシード層を形成するための無電解析出工程を使用して堆積させてよい。触媒材料の層６８は、約３０ナノメートル（３０nm）から約２００ナノメートル（２００nm）の平均の厚さを有してよい。マスク層７０を、その後、触媒材料の層６８より上方に備えてよい。マスク層７０は、例えば、窒化物材料（例えばSi3N4）の層、または酸化物材料（例えばSiO2）の層を含んでよい。マスク層７０を、その後、導電性パッド２８より上方の触媒材料の層６８の表面上のマスク材料の不連続領域７２を備えるために選択的にパターニングしてよい。限定ではなく例としては、マスク材料の不連続領域７２は、略円形であってよく、約３０ナノメートル（３０nm）から約１００ナノメートル（１００nm）の平均直径を有してよい。
【００６５】
図７Ｃを参照すると、部分的な等方性エッチング工程（例えば、湿式化学エッチングまたは部分的な等方性反応性イオンエッチング（RIE））を、その後、触媒構造体８６を形成するように、マスク材料の不連続領域７２により覆われていない、または別の方法で保護されていない、触媒材料の層６８の領域を除去するために使用してよい。言い換えれば、マスク材料の不連続領域７２の垂直下の触媒材料の層６８の部分のみが、その部分的な等方性エッチング工程後も残されてよい。部分的な等方性エッチング工程は、マスク材料の不連続領域７２より下の触媒材料の層の下を切除する結果をもたらしてよく、残っている触媒材料６８の横方向の側壁は、図７Ｃに示すように、実質的に垂直であることとは対照的に、略曲面の截頭円錐状（frustoconical）を有してよい。前述したように、マスク材料の不連続領域７２は略円形であってよく、得られた触媒構造体８６は、円錐形の部分と類似する略截頭円錐形状を有してよい。触媒構造体８６の上端部８７は、マスク材料の不連続領域７２の平均直径よりも小さい平均直径を有する略円形の断面形状を有してよい。
【００６６】
図７Ｄに示すように、任意的に、触媒構造体８６の外面を、その中に酸化層９０を形成するために酸化させてよく、これは触媒構造体８６の断面積を効果的に減らしうる。触媒構造体８６の外面は、例えば、酸化雰囲気でワークピースを加熱することにより、酸化層９０を形成するために酸化させてよい。触媒構造体８６の外面を所定の深度まで酸化させ、そして酸化層９０の所定の厚さをもたらすように、酸化工程を選択的に制御することにより、触媒構造体８６の元の断面積よりも少ない触媒構造体８６の選択された有効断面積をもたらしうる。さらに、触媒構造体８６の有効断面積を、その上に単一のナノワイヤ２２の成長を促進するように選択してよい。
【００６７】
図７Ｅを参照すると、触媒構造体８６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して、触媒構造体８６の端部から除去してよい。実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体８６の周りに堆積させてよい。誘電性材料の層５４は、図７Ｅに示すように、触媒構造体８６が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。
【００６８】
図７Ｆに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通して触媒構造体８６の端部８７上の先端８８の選択された部分を露出させるために使用してよい。図７Ｇに示すように、触媒構造体８６の端部８７上の露出した先端８８は、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００６９】
図７Ｈを参照すると、誘電性材料の別の層５６を、ワークピースより上方で、かつ、ナノワイヤ２２の周りに堆積させてよく、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図７Ｉに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００７０】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第７の実施形態を、図８Ａから図８Ｅを参照して以下に記述する。図８Ａを参照すると、図７Ｄに示したものと実質的に同様のワークピースが備えられてよく、触媒構造体８６の断面積を効果的に減らすための酸化層９０を中に有する触媒構造体８６を含む。マスク材料の不連続領域７２を、前述したように触媒構造体８６より上方に残してよい。
【００７１】
図８Ｂを参照すると、触媒構造体８６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して触媒構造体８６の端部から除去してよい。図８Ｃに示すように、触媒構造体８６の端部上の露出した先端８８を、その後、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００７２】
図８Ｄを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体８６およびナノワイヤ２２の周りに堆積させてよい。誘電性材料の層５４は、触媒構造体８６およびナノワイヤ２２が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。
【００７３】
図８Ｅに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４（図８Ｄ）より上方に形成してよい。
【００７４】
図１Ａに示したようなメモリデバイスは、本発明の電子システムの実施形態で使用しうる。例えば、図９は、本発明に従った実例の電子システム１００のブロック図である。電子システム１００は、例えば、コンピュータまたはコンピュータのハードウェアコンポーネント、サーバまたはその他のネットワークハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯端末（PDAs）、携帯型メディア（例えば、音楽）プレーヤーなどを含んでよい。電子システム１００は、図１Ａに示したメモリデバイス１０の実施形態など、少なくとも一つの本発明のメモリデバイスを含む。システム１００は、さらに、少なくとも一つの電子信号処理デバイス１０２（しばしば、「マイクロプロセッサー」と称される）を含んでよい。電子システム１００は、任意に、例えばマウスもしくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、またはコントロールパネルといった、ユーザにより電子システム１００に情報を入力するための一つ以上の入力デバイスをさらに含んでよい。電子システム１００は、例えば、モニター、ディスプレイ、プリンタ、スピーカーなどの、ユーザに情報を出力（例えば、映像または音の出力）するための一つ以上の出力デバイス１０６をさらに含んでよい。一つ以上の入力デバイス１０４および出力デバイス１０６は、メモリデバイス１０および電子信号処理デバイス１０２の少なくとも一つと電気的に通信してよい。
【００７５】
本発明は、一部の図で示した実施形態およびそれらの変形に関して記述しているが、当業者であれば本発明を限定するものではないと理解および評価されよう。むしろ、図に示した実施形態への付加、削除、および変更は、次の特許請求の範囲で定める本発明の精神と範囲から逸脱することなくなされてもよい。
【技術分野】
【０００１】
［優先権主張］
本出願は、２００７年４月５日に出願された米国特許出願第１１／７８４，３１５号、“Memory Devices having Electrodes Comprising Nanowires, Systems Including Same and Methods for Forming Same”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明は、例えば抵抗メモリデバイスや相変化メモリデバイスを含む、不揮発性メモリデバイスのメモリセルに使用する小電極を形成する方法に係り、そのような方法により形成されたメモリデバイス、およびそのようなメモリデバイスを含むシステムに係る。
【背景技術】
【０００３】
各種の不揮発性メモリデバイスは、一つよりも多くの電気抵抗値を選択的に示させることが可能な材料を使用する。そのような一定量の材料は、単一のメモリセル（すなわち1ビット）を形成するために、２つの電極間に備えられることがある。電極間には選択された電圧（または電流）が加えられ、その間に生じた電流（または電圧）は、少なくとも部分的には、電極間の材料により示された特定の電気抵抗値に依存する。相対的に高い電気抵抗は、2進コードの「１」を表示するために使用され、相対的に低い電気抵抗は、2進コードの「０」を表示するために使用されてもよく、あるいはその逆もまた同様である。電極間の材料に相対的に高い電気抵抗値と低い電気抵抗値を選択的に示させることにより、メモリセルを「１」または「０」のいずれかの値を示すように選択的に特徴付けることが可能である。
【０００４】
このような不揮発性メモリデバイスの一つの特殊のタイプは、相変化メモリデバイスである。相変化メモリデバイスでは、電極間に備わっている材料は、典型的には、異なる電気抵抗値を各々示す少なくとも２つの微細構造の相または状態を示すことができる。例えば、いわゆる「相変化材料」は、結晶相（すなわち、その材料の原子は、比較的に長距離秩序を示す）および非晶質相（すなわち、その材料の原子は、まったく長距離秩序を示さないか、あるいは比較的に少しの長距離秩序を示す）で存在することが可能である。典型的には、非晶質相は、少なくとも相変化材料の一部をその融点を超える温度に加熱し、その後、その原子が任意の長距離秩序をとり得る前にその材料を凝固させるために相変化材料を急冷（すなわち冷却）することにより形成される。相変化材料を非晶質相から結晶相に変化させるためには、典型的には、相変化材料をその融点より低いが結晶化温度よりも高い上昇温度まで、その材料の原子が結晶相と関連する比較的長距離秩序をとるようになるために十分な時間、加熱する。例えば、Ge2Sb2Te5（しばしば「GST」と称される）が相変化材料としてよく使用される。この材料の融点は約６２０℃であり、結晶状態および非晶質状態で存在することが可能である。非晶質（高抵抗）相を形成するためには、少なくともその材料の一部をわずか１０から１００ナノ秒間、電極間のその材料に比較的大電流（相変化材料の電気抵抗によって生成される熱）を加えることによりその融点を超える温度に加熱する。電流を遮断するとGST材料が急冷するので、GSTの原子には規則的な結晶状態を形成するための十分な時間がなく、GST材料の非晶質相が形成される。結晶（低抵抗）相を形成するためには、少なくともその材料の一部を、GST材料の原子が結晶相と関連する長距離秩序をとるようになるために十分な時間（例えば、わずか約３０ナノ秒）、電極間のGST材料に比較的小電流を加えることにより、約５５０℃、すなわち結晶化温度を超え、かつGST材料の融点を下回るが融点付近の温度に加熱し、その後、その材料を流れる電流を遮断する。その中で相変化を生じさせるために相変化材料を通過する電流は、「プログラム電流」と呼ばれることがある。
【０００５】
可変抵抗材料を含むメモリセルを有する各種メモリデバイスは、そのようなメモリデバイスの形成方法や利用方法と共に、当技術分野で周知である。例えば、可変抵抗材料を含むメモリセルおよびそのようなメモリセルの形成方法は、Doan他の米国特許第６，１５０，２５３号、米国特許第６，２９４，４５２、Lam他の米国特許出願公開番号２００６／００３４１１６ A1、Furkay他の米国特許第７，０５７，９２３号、Seo他の米国特許出願公開番号２００６／０１３８３９３ A1、およびSuh他の米国特許出願公開番号２００６／０１５２１８６ A1に開示されている。さらに、可変抵抗材料を有するメモリセルを含むメモリデバイスを形成するために使用され得るサポート回路は、そのようなメモリデバイスの操作方法と共に、例えば、Cho他の米国特許出願公開番号２００５／００４１４６４ A1、Khouri他の米国特許第７，０５０，３２８号、およびLeeの米国特許第７，１３０，２１４に開示されている。
【０００６】
前述したように、プログラム電流が一定量の材料を通過する時に、その有限量の相変化材料に生じた熱は、その材料の電気抵抗に起因する。さらに、その有限量の相変化材料に生じた熱量は、少なくとも部分的にはその有限量の相変化材料の電流密度に依存する。２つの電極間の相変化材料を通過する所定の電流に対して、その相変化材料の電流密度は、少なくとも部分的にはその最小電極の大きさ（例えば、断面積）に依存する。結果として、相変化材料の電流密度が増加し、相変化材料の相変化を起こすために必要とされるプログラム電流が減少するように、電極の少なくとも一つの大きさを減らすことが要求される。必要とされるプログラム電流を減少させることにより、メモリデバイスを操作するために必要とされるエネルギーは減少する。それ故、当技術分野で現在知られている電極より比較的に小さい電極を有する可変抵抗メモリデバイスを形成するために使用可能な方法が必要である。
【図面の簡単な説明】
【０００７】
【図１Ａ】内在する３つのメモリセルを図示する本発明のメモリデバイスの実施形態の一部の断面概略図である。
【図１Ｂ】図１Ａに示された１つのメモリセルの電極および可変抵抗材料を示し、その操作方法の一つを説明するために使用する。
【図１Ｃ】図１Ａに示された１つのメモリセルの電極および可変抵抗材料を示し、その操作方法の一つを説明するために使用する。
【図２Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図２Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよく、触媒構造体を形成するためのシャドーマスク堆積法の使用を含む、本発明の方法の第１の実施形態を図示する。
【図３Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図３Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第２の実施形態を図示する。
【図４Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図４Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第３の実施形態を図示する。
【図５Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図５Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第４の実施形態を図示する。
【図６Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図６Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第５の実施形態を図示する。
【図７Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｆ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｇ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｈ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図７Ｉ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第６の実施形態を図示する。
【図８Ａ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｂ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｃ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｄ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図８Ｅ】ワークピースの一部の断面側面図であり、図１Ａに示されたようなメモリデバイスを形成するために使用してよい本発明の方法の第７の実施形態を図示する。
【図９】図１Ａに示されたようなメモリデバイスを含む本発明の電子システムの一実施形態を図示する略ブロック図である。
【発明を実施するための形態】
【０００８】
以下でさらに論じるように、いくつかの実施形態では、本発明は、２つの電極間に配置された一定量の可変抵抗材料を有するメモリデバイスを含む。それらの電極の少なくとも一つは、その一定量の可変抵抗材料と電気的に接触する第１の端部、およびメモリデバイスの他の導電性の機構もしくは素子と電気的に接触する第２の端部を有する単一のナノワイヤであるか、またはそれを含む。さらなる実施形態では、本発明は、一つ以上のそのようなメモリデバイスを含む電子システムを含む。一つ以上のそのようなメモリデバイスは、電子信号処理装置と電気的に通信してもよい。他の実施形態では、本発明は、そのようなメモリデバイスの形成方法を含む。そのような方法は、単一のナノワイヤの第１の端部と一定量の可変抵抗材料との間に接点を備えることを含んでもよい。
【０００９】
本明細書では、用語「可変抵抗材料」とは、一つよりも多くの電気抵抗値、つまり導電率を示すことが可能な任意の材料を意味する。各種の抵抗材料は、例えば、相変化材料（例えば、Ge2Sb2Te5、Te81Ge15Sb2S2、およびSb2Te3などのカルコゲニド）、巨大磁気抵抗薄膜（例えば、Pr(1-x)CaxMnO3(PCMO)、La(1-x)CaxMnO3(LCMO)、およびBa(1-x)SrxTiO3）、酸化物材料（例えば、Al2O3、BaTiO3、SrTiO3、Nb2O5、SrZrO3、TiO2、Ta2O5、NiO、ZrOx、HfOx、およびCu2Oなどのドープまたは非ドープの２元または３元酸化物）を含んでよく、それらはペロブスカイト構造をとってもよく、また抵抗材料は一般式AxByを持つ材料を含んでもよく、Bは、硫黄（S）、セレ二ウム（Se）、テルリウム（Te）、およびそれらの混合物から選択され、Aは、例えばAu、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、Ni、Mn、およびMoなどの貴金属および遷移金属元素から選択した一つ以上のドーパントを有する、III−B族（B、Al、Ga、In、Tl）、IV−B族（C、Si、Ge、Sn、Pb）、V−B族（N、P、As、Sb、Bi）、またはVII−B族（F、Cl、Br、I、At）から少なくとも一つの元素を含む。
【００１０】
本明細書では、用語「ナノワイヤ」とは、平均して約５０ナノメートルより小さい横断面寸法を有する任意の細長い構造体を意味する。
【００１１】
本明細書では、用語「超格子構造」とは、主として異なる材料の周期的な交代層を含む構造を意味する。
【００１２】
本明細書では、用語「III−VI型半導体材料」とは、周期表のIIIB族（B、Al、Ga、In、およびTi）からの一つ以上の元素、および周期表のVB族（N、P、As、Sb、およびTi）からの一つ以上の元素を主として含む任意の材料を意味する。
【００１３】
本明細書では、用語「II−VI型半導体材料」とは、周期表のIIB族（Zn、Cd、およびHg）からの一つ以上の元素、および周期表のVIB族（O、S、Se、Te、およびPo）からの一つ以上の元素を主として含む任意の材料を意味する。
【００１４】
本明細書では、用語「ウエハー」とは、例えば、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および他のIII−V型またはII−VI型半導体材料を含む、半導体型材料層を含む任意の構造体を意味する。ウエハーは、例えば、従来型のウエハーだけではなく、非限定的な実施例として、シリコン・オン・インシュレータ（SOI）型基板、シリコン・オン・サファイア（SOS）型基板、および基材層により支えられているシリコンエピタキシャル層といった、他のバルク半導体基板をも含む。半導体型材料は、ドープまたは非ドープの場合があってもよい。さらに、以下の説明において「ウエハー」について言及する場合、ウエハーの表面内または表面より上方の回路もしくはデバイスの素子または部品を少なくとも部分的に形成するために前工程が利用されていてもよい。
【００１５】
本明細書に示した説明図は、いかなる特定のメモリデバイス、メモリセル、ワークピース、またはシステムの実際の図を意図するものではなく、本発明を記述するために用いた望ましい表現にすぎない。また、各図の間で共通する素子は、同じ数字表示を保持してよい。
【００１６】
図１Ａは、本発明のメモリデバイス１０の実施形態の一部の断面概略図を示したものである。メモリデバイス１０は、複数のメモリセル１２を含む集積回路を含んでよく、メモリセル１２を基板１１上または内に配列してよい。限定ではなく例としては 、メモリセル１２を複数の行および列に配置してよい。図１Ａは、基板１１を垂直に貫いた一部の断面図であり、メモリセル１２の配列の共通の行あるいは列の中の３つのメモリセル１２を図示する。
【００１７】
図示を容易にするため、図１Ａには、メモリセル１２は基板１１の主要な垂直部分を占めるように示されている。しかし、実際上は、基板１１は図示したよりも相対的に厚くてよく、メモリセル１２は基板１１の相対的に薄い部分を占めてよいと解される。さらに、メモリセル１２の能動素子（すなわち、電荷が移動するメモリセル１２の素子）のみに、またはそのような能動素子を形成するために使用される材料には、本明細書でその断面図を簡略化するために、平行線の陰影がつけられている。
【００１８】
基板１１は、例えば、ガラスもしくはサファイアなどの材料を含んでよく、または、基板は、従来の半導体製造法を利用する処理を容易にしうるウエハーの全部または一部を含んでよい。
【００１９】
図１Ａに示すように、各メモリセル１２は、第１の電極１６、第２の電極１８、および第１の電極１６と第２の電極１８の間に配置された一定量の可変抵抗材料２０を含んでよい。
【００２０】
実施形態によっては、可変抵抗材料２０は、相変化材料を含んでよい。例えば、可変抵抗材料２０は、カルコゲニド材料などの相変化材料を含んでよい。典型的なカルコゲニド材料は、主として、テルリウム（Te）、ゲルマニウム（Ge）、およびアンティモニー（Sb）を含む合金であり、例えば、Ge2Sb2Te5、Te81Ge15Sb2S2、およびSb2Te3を含む。カルコゲニド材料は、一般化学式TeaGebSb100-(a+b)を特徴としてよく、aはおよそ８５未満であり、ｂはおよそ８より大きい。
【００２１】
さらなる実施形態では、可変抵抗材料２０は、例えば、Pr(1-x)CaxMnO3（PCMO）、La(1-X)CaxMnO3（LCMO）、およびBa(1-x)SrxTiO3などのいわゆる「巨大磁気抵抗薄膜」を形成するために使用される各種材料の一つを含んでよい。さらに他の実施形態では、可変抵抗材料２０は、例えば、Al2O3、BaTiO3、SrTiO3、Nb2O5、SrZrO3、TiO2、Ta2O5、NiO、ZrOx、HfOx、およびCu2Oなどの２元または３元のドープまたは非ドープの酸化物材料を含んでよい。さらに、可変抵抗材料２０は、ペロブスカイト構造を有してよい。可変抵抗材料のさらに別のタイプは、一般式AxByのドープしたカルコゲニドガラスを含み、Bは、硫黄（S）、セレニウム（Se）、テルリウム（Te）、およびそれらの混合物から選択され、Aは、例えばAu、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、Ni、Mn、およびMoなどの貴金属および遷移金属元素から選択した一つ以上のドーパントを有する、III−B族（B、Al、Ga、In、Tl）、IV−B族（C、Si、Ge、Sn、Pb）、V−B族（N、P、As、Sb、Bi）、またはVII−B族（F、Cl、Br、I、At）から少なくとも一つの元素を含む。
【００２２】
各メモリセル１２の第１の電極１６は、一定量の可変抵抗材料２０の表面に最も近いかもしくは物理的に直接接する第１の端部２４、およびメモリデバイス１０の他の導電性機構と構造的電気的に結合する第２の端部２６を有する、単一のナノワイヤ２２を含んでもよい。例えば、各メモリセル１２の第１の電極１６は、さらに導電性パッド２８を含んでよく、単一のナノワイヤ２２の第２の端部２６は、導電性パッド２８と構造的電気的に結合してよい。実施形態によっては、各導電性パッド２８は、図１Ａに示すように、不連続に横方向に分離した一定量の導電性材料を含んでよい。他の実施形態では、各導電性パッド２８は、単に、細長く横方向に伸びる導電線の場所または領域を含んでよい。
【００２３】
限定ではなく例としては、各メモリセル１２の単一のナノワイヤ２２は、単層カーボンナノチューブ（SWCNT）や多層カーボンナノチューブ（MWCNT）などのナノチューブを含んでよい。さらなる実施形態では、各ナノワイヤ２２は、例えば、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、またはII−VI型半導体材料などの半導体材料を実質的に含む、実質的に固形のナノワイヤを含んでもよい。そのようなナノワイヤ２２は、集積したPN接合または超格子構造を任意に有してよい。さらに、各ナノワイヤ２２は、単結晶を含んでよい。さらに他の実施形態では、各ナノワイヤ２２は、例えば、コバルト、銅、金、ニッケル、プラチナ、または銀などの金属を実質的に含んだ、実質的に固形のナノワイヤを含んでよい。さらに以下で詳述するように、いかなるタイプのナノワイヤ２２も、十分な導電率を示すナノワイヤである限り使用してよく、メモリセル１２内に形成させ、成長させ、設置させ、または他の方法で 備えさせることができる。
【００２４】
図１Aへの言及を続けると、各ナノワイヤ２２の第２の端部２６は、導電性触媒構造体３０を経由して、導電性パッド２８と間接的に構造的電気的に結合してよい。言い換えれば、導電性触媒構造体３０は、各ナノワイヤ２２の第２の端部２６と導電性パッド２８の間に配置されてよく、その導電性触媒構造体３０は、ナノワイヤ２２および導電性パッド２８の両方と構造的電気的に結合してよい。さらに以下で詳述するように、各メモリセル１２の単一のナノワイヤ２２の形成を触媒するために、導電性触媒構造体３０を使用してよい。
【００２５】
さらに以下で詳述するように、実施形態によっては、各ナノワイヤ２２は、本来の位置で成長させ、または別の方法で形成させてよく、さらに他の実施形態では、各ナノワイヤ２２は、他の場所で成長または形成させ、続いてメモリセル１２内に配置させてよい。
【００２６】
実施形態によっては、各ナノワイヤ２２は、約１０ナノメートル（１０nm）未満の平均直径を有してよい。より詳細には、実施形態によっては、各ナノワイヤは、約３ナノメートル（３nm）から約６ナノメートル（６nm）の平均直径を有してよい。さらにより詳細には、実施形態によっては、各ナノワイヤは、約４ナノメートル（４nm）から約５ナノメートル（５nm）の平均直径を有してよい。
【００２７】
各ナノワイヤ２２の第１の端部２４と第２の電極１８の間の、一定量の可変抵抗材料２０の平均の厚さは、各ナノワイヤ２２の平均直径の約１倍から約３倍の間であってよい。実施形態によっては、各ナノワイヤ２２の第１の端部２４と第２の電極１８の間の、一定量の可変抵抗材料２０の各々の平均の厚さは、各ナノワイヤ２２の平均直径の約２倍であってよい。
【００２８】
各メモリセル１２の第２の電極１８は、第１の電極１６の導電性パッド２８と実質的に同様であってよく、金属などの不連続に横方向に分離した一定量の導電性材料を含んでよい。他の実施形態では、各第２の電極１８は、単に、細長く横方向に伸びる導電線の場所または領域を含んでよい。
【００２９】
実施形態によっては、各第２の電極１８は、電気接点 ３５を経由して導電線３４と電気的に通じてよく、各第１の電極１６もまた、電気接点３７を経由して別の導電線３６と電気的に通じてよい。さらなる実施形態では、第２の電極１８は、単に、導電線の領域または部分を含んでよく、メモリセル１２は、別々の導電線３４と電気接点３５を含まなくてもよい。同様に、さらなる実施形態では、第１の電極１６の導電性パッド２８もまた、導電線の領域または部分を含んでよく、メモリセル１２は、別々の導電線３６と電気接点３７を含まなくてもよい。
【００３０】
さらに、さらなる実施形態では、第１の電極１６および第２の電極１８は、導電線と各々電気的に通じなくてもよく、第１の電極１６と第２の電極１８の両方または一方は、単に、導電性パッドと通じてよい。
【００３１】
図１Ａに示されていないが、各メモリセル１２はまた、当技術分野で周知のように、読み書き操作のために各メモリセルに選択的にアクセスする、アクセストランジスタを含んでよい。
【００３２】
メモリセル１２を２進コードの「０」または「１」のいずれかを示すように使用または特性化する方法を、図１Ｂから図１Ｃを参照して以下に簡潔に記述する。
【００３３】
図１Ｂは、図１Ａに示した一つのメモリセル１２の第１の電極１６、第２の電極１８、および可変抵抗材料２０の拡大図である。前述のように、可変抵抗材料２０は、相変化材料を含んでよい。図１Ｂに示したメモリセル１２の可変抵抗材料２０は、第１の状態または相（すなわち、原子は特有の微細構造に配置される）で存在してよく、それは、第１の電極１６と第２の電極１８の間に相対的に低い電圧を与え、可変抵抗材料２０を通って第１の電極１６と第２の電極１８の間に流れる、結果として生じる電流の大きさ（例えば、アンペア）を計ることにより検出できる。限定ではなく例としては、この第１の状態または相（したがって、その電流量）は、２進コードの「１」を示すために選択されてよい。
【００３４】
可変抵抗材料２０の状態または相を変化させるために、可変抵抗材料２０に相対的に大きい電流を誘導するため、相対的に高い電圧を第１の電極１６と第２の電極１８の間に与えてもよい。可変抵抗材料２０を流れるこの相対的に大きい電流 は、プログラム電流とみなされてよく、図１Cに示すように、可変抵抗材料２０の部分２１の状態または相に変化を起こすのに十分な温度まで、一定量の可変抵抗材料の少なくともほんの一部分２１を加熱するために使用される。可変抵抗材料２０の部分２１は、その結果、第１の状態または相の電気抵抗率とは異なる、第２の状態または相の電気抵抗率（および逆に、導電率）を示してよい。結果として、第２の状態または相は、再度、第１の電極１６と第２の電極１８の間の相対的に低い電圧を加え、第１の電極１６と第２の電極１８の間を流れる、結果として生じる電流の大きさ（例えば、アンペア）を計ることにより検出することができ、それは、可変抵抗材料２０が第１の状態または相にある場合に測定された電流の大きさとは異なり得る。限定ではなく例としては、この第２の状態または相（したがって、第２の電流量）は、２進コードの「０」を示すために選択されてよい。
【００３５】
プログラム電流が流れる時に可変抵抗材料２０の部分２１に生じた熱は、可変抵抗材料２０の電気抵抗に起因する。さらに、可変抵抗材料２０の部分２１で生じた熱量は、少なくとも部分的には、可変抵抗材料２０の部分２１の電流密度に依存する。第１の電極１６と第２の電極１８の間に可変抵抗材料２０を通って流れる所定の電流に対して、可変抵抗材料２０の電流密度は、少なくとも部分的には、電極１６、１８のうちの小さい方の寸法に依存する。単一のナノワイヤ２２の第１の端部２４を一定量の可変抵抗材料２０に直接隣接した第１の電極１６の部分として用いることにより、可変抵抗材料２０の部分２１の電流密度は増大し、可変抵抗材料２０の部分２１に相変化を生じさせるために必要とするプログラム電流は減少する。必要とするプログラム電流を減少させることにより、メモリデバイス１０を操作するために必要とするエネルギーは減少しうる。結果として、本発明のメモリデバイス１０は、現在当技術分野で周知なメモリデバイスと比較して小さい電力を用いて操作され、現在当技術分野で周知なメモリデバイスと比較して高速で操作され、あるいはそのような利点の両方を提供しうる。
【００３６】
図１Ａに示したメモリデバイス１０などの、本発明によるメモリデバイスの実施形態を形成するための各種の方法を以下に記述する。記述を容易にするために、それらの方法は、単一のメモリセル１２に関して記述される。実際には、しかしながら、複数のメモリセル１２を、基板１１上に実質的に同時に形成してよく、それらのメモリセル１２は、一つまたは複数のメモリデバイス１０のメモリセル１２を含んでよい。
【００３７】
図１Ａに示したメモリデバイス１０を形成するために使用しうる方法の第１の実施形態を、図２Ａから図２Ｉに関連して記述する。図２Ａを参照すると、基板１１を備えてよく、それは、前述したように、半導体材料、または、ガラスもしくはサファイアなどの材料の、全部または一部のウエハーを含んでよい。複数の導電性パッド２８を、図２Ｂに示すように、ワークピースを形成するために基板１１の表面上または内に形成してよい。導電性パッド２８は、例えば、タングステンまたは窒化チタンなどの導電性金属を含んでよく、集積回路製造の技術分野で周知である、例えば、金属層成長技術（例えば、化学気相成長（CVD）、物理気相成長（PVD）、スパッタリング、熱蒸発、またはめっき）、およびパターニング技術（例えば、マスキングおよびエッチング）を使用して形成してよい。例えば、導電線３６（それは、さらなる実施形態では導電性パッドを単に含んでよい）および電気接点３７（図１Ａ）などの、さらなる特徴もまた、同様の方法で、（導電性パッド２８を形成する前および／または後に）基板１１の表面上または内に形成してよいが、図を簡素化するために図２Ａから図２Ｉにはそのようなさらなる特徴は図示されていない。
【００３８】
図２Ｂに示すように、誘電性材料の層４０を、ワークピース（すなわち、基板１１および導電性パッド２８の露出した主要な表面）より上方に備えてよく、マスク層４２を、誘電性材料の層４０より上方に備えてよい。限定ではなく例としては、誘電性材料の層４０は、シリカ（SiO2）または窒化ケイ素（Si3N4）などの酸化物を含んでよく、化学気相成長、オルトケイ酸テトラエチル分解（decomposing TEOS）、または集積回路製造の技術分野で周知の何か他の工程により、形成してよい。マスク層４２は、例えば、フォトレジスト材料層または金属材料層を含んでよい。開口部またはビア４４は、その後、ビア４４を形成することが望まれる場所の中に穴を形成するためにマスク層４２をパターニングし、下層の導電性パッド２８を露出させるために、例えば、異方性反応性イオン（すなわち、プラズマ）エッチング工程を使用して、マスク層４２内の開口部を通して誘電性材料の層４０をエッチングすることにより形成してよい。反応性イオンを生成するために使用されるガスの特有の組成およびエッチング工程の操作条件は、誘電性材料の層４０、マスク層４２、および導電性パッド２８の組成に基づいて選択されてよい。
【００３９】
図２Ｃを参照すると、下層の導電性パッド２８より上方にビア４４を形成した後に、マスク層４２および導電性パッド２８よりも速い速度で誘電性材料の層４０を選択的にエッチング除去する別のエッチング液を、ビア４４の下を切除するよう、ビア４０内の誘電性材料の層４０の露出した表面をエッチング除去するために使用してよい。限定ではなく例としては、等方性湿式化学エッチング工程を、ビア４４の下を切除するために使用してよい。この場合も先と同様に、化学エッチング液の特有の組成は、誘電性材料の層４０、マスク層４２、および導電性パッド２８の組成に基づいて選択してよい。
【００４０】
さらなる実施形態では、ビア４４を、等方性湿式化学エッチング工程が後に続く別の異方性反応性イオンエッチング工程に代わって、ただ一つの等方性湿式化学エッチング工程を使用して形成してよい。
【００４１】
図２Ｄを参照すると、シャドウ堆積工程を、ビア４４内の導電性パッド２８上に触媒構造体３０を形成するために使用してよい。そのような工程は、例えば、２００６年６月２２日に公開され、名称が“Small Electrode For Resistance Variable Devices”である、米国特許出願公開番号２００６／０１３１５５６ A1に記述されている。例えば、基板１１は、堆積室（図示せず）に備えられてよく、触媒材料の原子の略方向 の流れを、例えば蒸発工程または集束スパッタリング（collimated sputtering）工程を使用してそこに生成してよい。触媒材料の原子の略方向の流れは、方向を示す矢印４８により図２Ｄに示されている。図のように、ワークピース（または基板１１）を、堆積室内の触媒材料の原子の略方向の流れに対して９０度（９０°）より小さい鋭角に方向付けてよく、そのワークピースは、触媒材料の原子がその上に堆積される間、方向を示す矢印５０のように、基板１１の平面で回転させてよい。触媒材料がその上に堆積する時に、触媒材料の原子の略方向の流れに対する角度にワークピースを方向付け、基板１１を回転させることにより、略 円錐形の触媒構造体３０を、ビア内の導電性パッド２８上に形成してよい。略円錐形の触媒構造体３０の基底は、触媒構造体３０がその上に形成されるときに導電性パッド２８と構造的電気的に結合させてよく、略円錐形の触媒構造体３０の先端は、その上に形成、成長、または他の方法で備えられるナノワイヤ２２（図１Ａ）の望ましい平均直径の断面積と同等またはそれよりも小さい断面積を有してよい。シャドウ堆積工程の間、触媒材料層５２もまた、図２Ｄに示すように、マスク層４２より上方に堆積させてよい。
【００４２】
さらなる実施形態では、ワークピース（または基板１１）を、堆積室内の触媒材料の原子の略方向の流れに対してほぼ垂直（すなわち、約９０度（９０°）の角度）に方向付けてよい。
【００４３】
ビア４４内の導電性パッド２８上の触媒構造体３０の形成後に、触媒材料層５２およびマスク層４２を、図２Ｅに示す構造を形成するために、例えば、化学機械研磨（CMP）工程、選択的なエッチング工程、またはリフトオフ工程を使用して除去してよい。例えば、リフトオフ層（図示せず）を誘電性材料の層４０より上方に形成してよく、その後マスク層４２をリフトオフ層より上方に堆積させてよい。前述したように、ビア４４を、その後、マスク層４２、リフトオフ層、および誘電性材料の層４０を貫いて形成してよく、触媒構造体３０を導電性パッド２８上に形成してよく、それは触媒材料層５２の形成をもたらしうる。リフトオフ層は、その後、ワークピースから剥がし取られ、覆っているマスク層４２および導電性材料の層５２は、下層のリフトオフ層と共にワークピースから除去されうる。さらなる実施形態では、マスク層４２それ自身がリフト層としての機能を果たしてよい。
【００４４】
図２Ｆを参照すると、触媒構造体３０を囲むビア４４の残存部分は、誘電性材料５４で満たされてよく、それは、任意的に、誘電性材料４０と実質的に等しくてよい。限定ではなく例としては、誘電性材料５４の絶縁保護層（conformal layer、図示せず）を、触媒構造体３０を囲むビア４４の残存部分を満たすのに十分な厚さにまで、ワークピースより上方に 堆積させてよい。図２Ｆに示すように、さらなる化学機械研磨（CMP）工程を、その後、ワークピースの表面を平坦化し、誘電性材料５４を通して 触媒構造体３０の先端３１を露出させるために使用してよい。化学機械研磨（CMP）工程は、その化学機械研磨（CMP）工程により誘電性材料５４を通して露出した先端３１の表面積が、選択された所定の大きさに及ぶ時に、選択的に終了してよい。限定ではなく例としては、化学機械研磨（CMP）工程は、露出した先端３１の表面積が約３００平方ナノメートル（３００ｎｍ２）より小さい断面積を有する時に、選択的に終了してよい。
【００４５】
図２Ｇを参照すると、触媒構造体３０の先端３１を、その後、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。対応する触媒材料を使用するナノワイヤの形成および／または成長の各種の方法は、当技術分野で周知であり、単一のナノワイヤ２２を形成するために使用されてよい。そのような方法のいくつかは、例えば、Younan Xia他の“One-Dimensional Nanostructures : Synthesis, Characterization and Applications”、15 Advanced Materials 353-389（2003年3月）に記述されている。限定ではなく例としては、当技術分野で周知であるように、化学気相成長工程を、それは任意にいわゆるvapor-liquid-solid （VLS）機構を用いてよいが、触媒構造体３０の先端上にナノワイヤ２２を成長させるために使用してよい。一つの非限定的な実施例としては、触媒構造体３０は金を含んでよく、ナノワイヤ２２はドープしたシリコン（Si）を含んでよい。そのようなドープしたシリコンナノワイヤは、当技術分野で周知であるように、化学気相成長工程およびVLS（vapor-liquid-solid）機構を使用して形成してよい。別の非限定的な実施例としては、Zhang他の米国特許公開番号２００６／００８６３１４ A1に記述されるように、触媒構造体３０は、Ti、Co、Ni、Au、Ta、ポリシリコン、シリコンゲルマニウム、プラチナ、イリジウム、窒化チタン、または窒化タンタルの少なくとも一つを含んでよく、ナノワイヤ２２は、酸化イリジウム（IrOx）を含んでよい。さらに、前述したように、ナノワイヤは、III−V型半導体材料またはII−V型半導体材料を含んでよい。ナノワイヤを形成するために使用されうる各種半導体材料は、そのようなナノワイヤの形成を触媒するために使用されうる反応前駆体材料および触媒材料と共に、Wessels他の米国特許公開番号２００４／００２８８１２ A1に開示されている。
【００４６】
さらなる実施形態では、ナノワイヤ２２を、本来の場所よりもむしろ他の場所で加工し、例えば、選択的に配向された電界を使用してメモリセル１２内に配置してよい。そのような方法では、触媒構造体３０を、触媒材料を含まないが触媒構造体３０と同様の形状と配置を有する、導電性の構造体に置換してよい。
【００４７】
図２Ｉを参照すると、いくつかの実施形態では、ナノワイヤ２２を、基板１１の平面にほぼ垂直に方向付けてよい。特定方向にナノワイヤ１１を方向付ける各種技術は、当技術分野で周知であり、基板１１の平面にほぼ垂直にナノワイヤ１１を方向付けるために使用されてよい。例えば、Cheng他の“Role of Electric Field on Formation of Silicon Nanowires” J. Applied Physics、vol.94、No.2（２００３年）に記述されているように、例えば、ナノワイヤ２２を触媒構造体３０上に形成または成長させる、あるいは別の方法でメモリセル１２内に配置させるようにナノワイヤ２２の方向を選択的に調整するため、電界を生成し選択的に方向付けてよい。
【００４８】
図２Ｈを参照すると、触媒構造体３０の先端３１を、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用した後に、別の誘電性材料の層５６を単一のナノワイヤ２２の周りに備えてよい。限定ではなく例としては、誘電性材料の層５６は、窒化ケイ素（Si3N4）などの窒化物材料を含んでよい。さらなる実施形態では、誘電性材料の層５６は、誘電性材料の層４０と実質的に同質であってよく、例えば、酸化物材料を含んでよい。誘電性材料の層５６は、実質的にコンフォーマルであってよく、ナノワイヤ２２を実質的に覆うのに十分な厚さにまで、ワークピースより上方に 堆積させてよい。誘電性材料の層５６は、図２Ｈに示すように、誘電性材料５６を通してナノワイヤ２２の第１の端部２４を露出させるために化学機械研磨（CMP）工程を使用して平坦化してよい。
【００４９】
図２Ｉを参照すると、誘電性材料５６を通してナノワイヤ２２の第１の端部２４を露出させた後、一定量の可変抵抗材料２０を、誘電性材料の層５６の露出した表面上およびナノワイヤ２２の第１の端部２４より上方に備えてよく、第２の電極１８を一定量の可変抵抗材料２０より上方に備えてよい。限定でなく例としては、可変抵抗材料２０の層をワークピースより上方に堆積させてよく、第２の電極１８を形成するための金属層を可変抵抗材料２０の層上に堆積させてよい。マスキングおよびエッチングの工程は、その後、ナノワイヤ２２より上方の一定量の可変抵抗材料２０および一定量の可変抵抗材料２０より上方の第２の電極１８を残して、金属材料層および誘電性材料の層２０の両方の領域または場所を選択的に除去するために使用されてよい。
【００５０】
例えば、導電線３４および電気接点３５（図１Ａ）などのさらなる機構および素子を、その後、必要に応じてまたは要望に応じて、可変抵抗材料２０の層 および第２の電極１８より上方に形成してよい。
【００５１】
メモリデバイス１０の実施形態を形成するために使用されうる方法の第２の実施形態を、図３Ａから図３Ｆを参照して以下に記述する。図３Ａを参照すると、図２Ｂに示したワークピースと実質的に同様のワークピースが備えられてよく、基板１１、導電性パッド２８、誘電性材料の層４０、およびマスク層４２を含む。図３Ａに示すワークピースは、しかしながら、誘電性材料の層４０とマスク層４２の間に配置される研磨停止層５８をも含む。非限定的な例としては、研磨停止層５８は、窒化ケイ素（Si3N4）の層を含んでよい。図３Ａに示すワークピースを形成するために、誘電性材料の層４０を堆積させ、続いて研磨停止層５８およびマスク層４２を堆積させてよい。研磨停止層５８は、例えば、化学気相成長（CVD）工程を使用して堆積させてよい。ビア４４を、図２Ｂに関連して前述したものと同一または実質的に同様の方法を使用して、下層の導電性パッド２８を露出させるために、誘電性材料の層４０、研磨停止層５８、およびマスク層４２を貫いて形成してよい。
【００５２】
図３Ｂを参照すると、ビア４４を形成後、触媒構造体３０を、図２Ｄに関連して前述したようなシャドウ堆積工程を使用して、導電性パッド２８上に形成してよく、その後、触媒材料の層５２およびマスク層４２を、図２Ｅに関連して前述した方法で除去してよい。実質的にコンフォーマルな誘電性材料の層５４を、その後、触媒構造体３０の周りのビア４４の領域を満たすために、図３Ｃに示すようにワークピースより上方に 備えてよい。図３Ｄに示すように、化学機械研磨（CMP）工程を、その後、研磨停止層５８を覆う誘電性材料の層５４の部分を除去するために使用してよい。化学機械研磨（CMP）工程を実施するために使用する装置のスラリーおよび研磨パッドを、その工程が下層の研磨停止層５８を摩滅させる速度よりも速い速度で誘電性材料の層５４を摩滅させるように選択的に調整してよい。この方法では、研磨停止層５８を覆う実質的に全ての誘電性材料の層５４は、研磨停止層５８を完全に除去することなしにワークピースから除去されうる。研磨停止層５８は、触媒構造体３０の先端３１の選択した量のみが（仮にあったとしたら）化学機械研磨（CMP）工程の間に触媒構造体３０から除去されることを確保するために使用されうる。
【００５３】
図３Ｅを参照すると、触媒構造体３０の先端３１を、その後、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよく、その後、図３Ｆに示すように、誘電性材料の層５６をナノワイヤ２２の周りに備えてよい。前述したように、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図２Ｉに関連して前述した方法を使用して、一定量の可変抵抗材料２０を、その後、ナノワイヤ２２の第１の端部２４より上方に備えてよく、第２の電極１８を、一定量の可変抵抗材料２０より上方に備えてよい。
【００５４】
図１Ａに示したようなメモリデバイス１０の実施形態を形成するために使用しうる方法の第３の実施形態を、図４Ａから図４Ｄを参照して以下に記述する。図４Ａを参照すると、図２Ｅに示したワークピースと実質的に同様のワークピースが、（図２Ａから図２Ｅに関連して前述した方法を使用して）備えられてよく、基板１１、導電性パッド２８、誘電性材料の層４０、および導電性パッド２８上の略円錐形の触媒構造体３０を含む。図４Ａに示すワークピースが備えられた後、誘電性材料の層４０の残留部分は、図４Ｂに示すような構造体を形成させるために、例えば等方性湿式化学エッチング工程を使用して除去してよい。図４Ｃを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後ワークピースより上方に 堆積させてよい。実施形態によっては、実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体３０が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。化学機械研磨（CMP）工程を、その後、図４Ｄに示すように、誘電性材料の層５４を平坦化し、誘電性材料５４を通して触媒構造体３０の先端３１の選択した部分を露出させるために使用してよい。図４Ｄに示す構造体を形成した後、図２Gから図２Ｉに関連して前述したような方法を、メモリセル１２（図１Ａ）の形成を完成させるために使用してよい。
【００５５】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第４の実施形態を、図５Ａから図５Ｆを参照して以下に記述する。図５Ａを参照すると、図４Ｂに示したワークピースと実質的に同様のワークピースが備えられてよく、基板１１、導電性パッド２８、および導電性パッド２８上の略円錐形の触媒構造体３０を含む。図５Ｂを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方に 堆積させてよい。実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体３０が導電性パッド２８および基板１１の表面から伸びる距離よりも小さい平均の厚さを有してよい。実施形態によっては、実質的にコンフォーマルな誘電性材料の層５４は、約２ナノメートル（２nm）から約５０ナノメートル（５０nm）の平均の厚さを有してよい。
【００５６】
図５Ｃを参照すると、異方性エッチング工程を、その後、基板１１を覆う領域、および略円錐形の触媒構造体３０の先端３１上の誘電性材料の層５４の部分を含む、誘電性材料の層５４の概して横方向に広がった領域を除去するために使用してよい。そのような異方性エッチング工程の後、触媒構造体３０の横方向の側面上の誘電性材料の層５４の部分のみをその異方性エッチング工程後に残してよく、触媒構造体３０の先端３１を誘電性材料５４を通して露出させてよい。異方性エッチング工程は、例えば、異方性反応性イオン（例えば、プラズマ）エッチング工程（RIE）を含んでよい。
【００５７】
図５Ｄに示すように、誘電性材料５４を通して触媒構造体３０の先端３１を露出させた後、図２Gに関連して前述したように、単一のナノワイヤ２２の成長または形成を、触媒構造体３０の先端３１を使用して触媒してよい。誘電性材料の別の層５６を、その後、ワークピースより上方で、かつ、ナノワイヤ２２および触媒構造体３０の周りに堆積させてよい。図５Ｅに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５６の表面を平坦化し、それを通してナノワイヤ２２の第１の端部２４の選択した部分を露出させるために使用してよい。図５Ｆに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００５８】
図１Ａに示したようなメモリデバイス１０の実施形態を形成するために使用しうる方法の第５の実施形態を、図６Ａから図６Ｉを参照して以下に記述する。図６Ａを参照すると、基板１１および導電性パッド２８を含むワークピースが備えられてよい。触媒材料の層６８を基板１１より上方に堆積させてよい。限定ではなく例としては、触媒材料の層６８を、物理気相成長（PVD）（例えば、スパッタリング、または熱蒸発）工程、化学気相成長工程、無電解析出工程、または電気めっき工程が後に続くシード層を形成するための無電解析出工程を使用して堆積させてよい。触媒材料の層６８は、約５０ナノメートル（５０nm）から約５００ナノメートル（５００nm）の平均の厚さを有してよい。マスク層７０を、その後、触媒材料の層６８より上に備えてよい。マスク層７０は、例えば、フォトレジスト層、窒化物材料（例えば、Si3N4）の層、または酸化物材料（例えばSiO2）の層を含んでよい。マスク層７０は、その後、導電性パッド２８を覆う触媒材料の層６８の表面上のマスク材料の不連続領域７２を形成するために、選択的にパターニングされてよい。限定ではなく例としては、マスク材料の不連続領域７２は、略円形をしてよく、約２０ナノメートル（２０nm）から約１００ナノメートル（１００nm）の平均直径を有してよい。
【００５９】
図６Ｃを参照すると、その後異方性乾式反応性イオン（すなわち、プラズマ）エッチング工程を、触媒構造体７６を形成するように、マスク材料の不連続領域７２により保護されていない触媒材料の層６８の領域を除去するために使用してよい。言い換えれば、マスク材料の不連続領域７２の垂直下の触媒材料の層６８の部分のみが、異方性エッチング工程後に残されてよい。前述したように、マスク材料の不連続領域７２は、例えば、略円形でよく、得られた触媒構造体７６は、略円筒形状でよく、マスク材料の不連続領域７２の平均直径と実質的に同様の平均直径を有してよい。触媒構造体７６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して、触媒構造体７６の端部から除去してよい。
【００６０】
図６Ｄを参照すると、導電性パッド２８の反対側の触媒構造体７６の端部７７を、その端部７７に近い触媒構造体７６の断面積を減らすように削ってよい。限定ではなく例としては、触媒構造体７６の端部７７は、異方性反応性イオン（すなわち、プラズマ）エッチング工程、スパッタリング工程、および酸化工程の少なくとも一つを使用して削ってよい。例えば、異方性反応性イオンエッチング工程は、触媒構造体７６の端部７７付近の相対的に鋭い端ではエッチング速度が増大することにより、触媒構造体７６の端部７７を削ってよい。別の実施例では、触媒構造体７６を、イオンまたは他の粒子（例えば、アルゴン原子）と触媒構造体７６の端部７７を衝突させることによるスパッタリング工程を使用して削ってよい。さらに別の実施例では、触媒構造体７６を、触媒構造体７６の外面を酸化させ、続いて触媒構造体７６の外面に形成した酸化層を除去することによる酸化工程を使用して削ってよい。
【００６１】
図６Ｅを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体７６の周りに堆積させてよい。実質的にコンフォーマルな誘電性材料の層５４は、触媒構造体７６が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。この構造では、触媒構造体７６は、誘電性材料５４内に実質的に埋め込まれてよい。
【００６２】
図６Ｆに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通して触媒構造体７６の端部７７上の先端７８の選択した部分を露出させるために使用してよい。図６Ｇに示すように、触媒構造体７６の端部７７上の露出した先端７８を、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００６３】
図６Ｈを参照すると、誘電性材料の別の層５６を、その後、ワークピースより上方で、かつ、ナノワイヤ２２の周りに堆積させてよく、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図６Ｉに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００６４】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第６の実施形態を、図７Ａから図７Ｉを参照して以下に記述する。図７Ａを参照すると、基板１１および導電性パッド２８を含むワークピースが備えられてよい。触媒材料の層６８を基板１１より上方に堆積させてよい。限定ではなく例としては、触媒材料の層６８を、物理気相成長（PVD）工程（例えば、スパッタリングまたは熱蒸発）、化学気相成長（CVD）工程、無電解析出工程、または電気めっき工程が後に続くシード層を形成するための無電解析出工程を使用して堆積させてよい。触媒材料の層６８は、約３０ナノメートル（３０nm）から約２００ナノメートル（２００nm）の平均の厚さを有してよい。マスク層７０を、その後、触媒材料の層６８より上方に備えてよい。マスク層７０は、例えば、窒化物材料（例えばSi3N4）の層、または酸化物材料（例えばSiO2）の層を含んでよい。マスク層７０を、その後、導電性パッド２８より上方の触媒材料の層６８の表面上のマスク材料の不連続領域７２を備えるために選択的にパターニングしてよい。限定ではなく例としては、マスク材料の不連続領域７２は、略円形であってよく、約３０ナノメートル（３０nm）から約１００ナノメートル（１００nm）の平均直径を有してよい。
【００６５】
図７Ｃを参照すると、部分的な等方性エッチング工程（例えば、湿式化学エッチングまたは部分的な等方性反応性イオンエッチング（RIE））を、その後、触媒構造体８６を形成するように、マスク材料の不連続領域７２により覆われていない、または別の方法で保護されていない、触媒材料の層６８の領域を除去するために使用してよい。言い換えれば、マスク材料の不連続領域７２の垂直下の触媒材料の層６８の部分のみが、その部分的な等方性エッチング工程後も残されてよい。部分的な等方性エッチング工程は、マスク材料の不連続領域７２より下の触媒材料の層の下を切除する結果をもたらしてよく、残っている触媒材料６８の横方向の側壁は、図７Ｃに示すように、実質的に垂直であることとは対照的に、略曲面の截頭円錐状（frustoconical）を有してよい。前述したように、マスク材料の不連続領域７２は略円形であってよく、得られた触媒構造体８６は、円錐形の部分と類似する略截頭円錐形状を有してよい。触媒構造体８６の上端部８７は、マスク材料の不連続領域７２の平均直径よりも小さい平均直径を有する略円形の断面形状を有してよい。
【００６６】
図７Ｄに示すように、任意的に、触媒構造体８６の外面を、その中に酸化層９０を形成するために酸化させてよく、これは触媒構造体８６の断面積を効果的に減らしうる。触媒構造体８６の外面は、例えば、酸化雰囲気でワークピースを加熱することにより、酸化層９０を形成するために酸化させてよい。触媒構造体８６の外面を所定の深度まで酸化させ、そして酸化層９０の所定の厚さをもたらすように、酸化工程を選択的に制御することにより、触媒構造体８６の元の断面積よりも少ない触媒構造体８６の選択された有効断面積をもたらしうる。さらに、触媒構造体８６の有効断面積を、その上に単一のナノワイヤ２２の成長を促進するように選択してよい。
【００６７】
図７Ｅを参照すると、触媒構造体８６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して、触媒構造体８６の端部から除去してよい。実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体８６の周りに堆積させてよい。誘電性材料の層５４は、図７Ｅに示すように、触媒構造体８６が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。
【００６８】
図７Ｆに示すように、化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通して触媒構造体８６の端部８７上の先端８８の選択された部分を露出させるために使用してよい。図７Ｇに示すように、触媒構造体８６の端部８７上の露出した先端８８は、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００６９】
図７Ｈを参照すると、誘電性材料の別の層５６を、ワークピースより上方で、かつ、ナノワイヤ２２の周りに堆積させてよく、化学機械研磨（CMP）工程を、誘電性材料の層５６を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。図７Ｉに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４より上方に形成してよい。
【００７０】
図１Ａに示したようなメモリデバイス１０を形成するために使用しうる方法の第７の実施形態を、図８Ａから図８Ｅを参照して以下に記述する。図８Ａを参照すると、図７Ｄに示したものと実質的に同様のワークピースが備えられてよく、触媒構造体８６の断面積を効果的に減らすための酸化層９０を中に有する触媒構造体８６を含む。マスク材料の不連続領域７２を、前述したように触媒構造体８６より上方に残してよい。
【００７１】
図８Ｂを参照すると、触媒構造体８６の端部上に残るマスク材料の不連続領域７２は、例えば、湿式化学エッチング工程を使用して触媒構造体８６の端部から除去してよい。図８Ｃに示すように、触媒構造体８６の端部上の露出した先端８８を、その後、図２Ｇに関連して前述したように、その上に単一のナノワイヤ２２の形成または成長を触媒するために使用してよい。
【００７２】
図８Ｄを参照すると、実質的にコンフォーマルな誘電性材料の層５４を、その後、ワークピースより上方で、かつ、触媒構造体８６およびナノワイヤ２２の周りに堆積させてよい。誘電性材料の層５４は、触媒構造体８６およびナノワイヤ２２が導電性パッド２８および基板１１の表面から伸びる距離よりも大きい平均の厚さを有してよい。化学機械研磨（CMP）工程を、誘電性材料の層５４の表面を平坦化し、それを通してナノワイヤ２２の第１の端部２４を露出させるために使用してよい。
【００７３】
図８Ｅに示すように、一定量の可変抵抗材料２０および第２の電極１８を、その後、図２Ｇから図２Ｉに関連して前述した方法で、ワークピース上でナノワイヤ２２の第１の端部２４（図８Ｄ）より上方に形成してよい。
【００７４】
図１Ａに示したようなメモリデバイスは、本発明の電子システムの実施形態で使用しうる。例えば、図９は、本発明に従った実例の電子システム１００のブロック図である。電子システム１００は、例えば、コンピュータまたはコンピュータのハードウェアコンポーネント、サーバまたはその他のネットワークハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯端末（PDAs）、携帯型メディア（例えば、音楽）プレーヤーなどを含んでよい。電子システム１００は、図１Ａに示したメモリデバイス１０の実施形態など、少なくとも一つの本発明のメモリデバイスを含む。システム１００は、さらに、少なくとも一つの電子信号処理デバイス１０２（しばしば、「マイクロプロセッサー」と称される）を含んでよい。電子システム１００は、任意に、例えばマウスもしくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、またはコントロールパネルといった、ユーザにより電子システム１００に情報を入力するための一つ以上の入力デバイスをさらに含んでよい。電子システム１００は、例えば、モニター、ディスプレイ、プリンタ、スピーカーなどの、ユーザに情報を出力（例えば、映像または音の出力）するための一つ以上の出力デバイス１０６をさらに含んでよい。一つ以上の入力デバイス１０４および出力デバイス１０６は、メモリデバイス１０および電子信号処理デバイス１０２の少なくとも一つと電気的に通信してよい。
【００７５】
本発明は、一部の図で示した実施形態およびそれらの変形に関して記述しているが、当業者であれば本発明を限定するものではないと理解および評価されよう。むしろ、図に示した実施形態への付加、削除、および変更は、次の特許請求の範囲で定める本発明の精神と範囲から逸脱することなくなされてもよい。
【特許請求の範囲】
【請求項１】
アノードと、カソードと、前記アノードと前記カソードの間に配置された一定量の可変抵抗材料とを有する、少なくとも一つのメモリセルを含み、
前記アノードおよび前記カソードの少なくとも一つは、前記可変抵抗材料と電気 的に接触する第１の端部を有する単一のナノワイヤを含む、
メモリデバイス。
【請求項２】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、導電性パッドをさらに含み、
前記ナノワイヤは、前記一定量の可変抵抗材料と前記導電性パッドの間に電気接点を備える、
ことを特徴とする、請求項１のメモリデバイス。
【請求項３】
前記ナノワイヤは、少なくとも一重の壁を有するカーボンナノチューブを含むことを特徴とする、請求項１のメモリデバイス。
【請求項４】
前記ナノワイヤは、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、II−VI型半導体材料、および金属の少なくとも一つを含むこと特徴とする、請求項１のメモリデバイス。
【請求項５】
前記ナノワイヤは、超格子構造およびPN接合の少なくとも一つを含むことを特徴とする、請求項１のメモリデバイス。
【請求項６】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１のメモリデバイス。
【請求項７】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、触媒材料を含む導電性触媒構造体をさらに含むことを特徴とする、請求項１のメモリデバイス。
【請求項８】
前記触媒材料は、アルミニウム、コバルト、ガリウム、金、インジウム、鉄、モリブデン、ニッケル、パラジウム、プラチナ、銀、タンタル、および亜鉛の少なくとも一つを含むことを特徴とする、請求項７のメモリデバイス。
【請求項９】
前記導電性触媒構造体は、略円錐形の構造体を含み、
前記略円錐形の構造体は、
導電性パッドと電気的に接触する基底と、
前記可変抵抗材料と電気的に接触する端部とは反対側の前記単一のナノワイヤの 第２の端部と電気的に接触する先端とを有する、
ことを特徴とする、請求項７のメモリデバイス。
【請求項１０】
前記先端は、約３００平方ナノメートルよりも小さい最小断面積を有することを特徴とする、請求項９のメモリデバイス。
【請求項１１】
前記導電性触媒構造体の外面の少なくとも一部の上に誘電性材料の層をさらに含む、請求項７のメモリデバイス。
【請求項１２】
アノードとカソードの間に配置された可変抵抗材料を含む、少なくとも一つのメモリセルを有し、
前記アノードおよび前記カソードの少なくとも一つは、導電性パッドと前記可変 抵抗材料の間に電気接点を備えるナノワイヤを含み、
前記メモリセルは、前記アノードと前記カソードの間の印加電圧に応じて、少な くとも主として前記ナノワイヤを通って前記アノードと前記カソードの間に電流フ ローを生じるように設定される、
ことを特徴とする、メモリデバイス。
【請求項１３】
前記ナノワイヤは、前記メモリセル内に、前記可変抵抗材料と前記導電性パッドの間に唯一の低抵抗電気経路の少なくとも一部を備えることを特徴とする、請求項１２のメモリデバイス。
【請求項１４】
前記ナノワイヤは、少なくとも一重の壁を有するカーボンナノチューブを含むことを特徴とする、請求項１２のメモリデバイス。
【請求項１５】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１２のメモリデバイス。
【請求項１６】
前記メモリデバイスは、前記導電性パッドと前記ナノワイヤの間に配置された導電性触媒構造体をさらに含み、
前記導電性触媒構造体は、前記ナノワイヤを形成するための触媒材料を含む、
ことを特徴とする、請求項１２のメモリデバイス。
【請求項１７】
前記導電性触媒構造体は、前記導電性パッドと電気的に結合した基底と、前記ナノワイヤと電気的に結合した先端とを有する、略円錐形の構造体を含むことを特徴とする、請求項１６のメモリデバイス。
【請求項１８】
前記導電性触媒構造体の外面の少なくとも一部の上に誘電性材料をさらに含む、請求項１７のメモリデバイス。
【請求項１９】
少なくとも一つの電子信号処理装置と、
前記少なくとも一つの電子信号処理装置と電気的に通信するように設定される、少なくとも一つのメモリデバイスであって、
アノードと、カソードと、前記アノードと前記カソードの間に配置された一定量 の可変抵抗材料とを有する、少なくとも一つのメモリセルを含み、
前記アノードおよび前記カソードの少なくとも一つは、前記可変抵抗材料 と電気的に接触する第1の端部を有する単一のナノワイヤを含む、
前記少なくとも一つのメモリデバイスと、
前記少なくとも一つの電子信号処理装置と電気的に通信するように設定される、入力デバイスおよび出力デバイスのうちの少なくとも一つと、
を含む電子システム。
【請求項２０】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、導電性パッドをさらに含み、
前記ナノワイヤは、前記一定量の可変抵抗材料と前記導電性パッドの間に電気接点を備える、
ことを特徴とする、請求項１９の電子システム。
【請求項２１】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１９の電子システム。
【請求項２２】
前記メモリデバイスは、前記導電性パッドと前記単一のナノワイヤの間に配置された、触媒材料を含む導電性触媒構造体をさらに含むことを特徴とする、請求項１９の電子システム。
【請求項２３】
前記触媒材料は、アルミニウム、コバルト、ガリウム、金、インジウム、鉄、モリブデン、ニッケル、パラジウム、プラチナ、銀、タンタル、および亜鉛の少なくとも一つを含むことを特徴とする、請求項２２のメモリデバイス。
【請求項２４】
前記導電性触媒構造体は、前記導電性パッドと電気的に結合した基底と、前記可変抵抗材料とは反対側の前記単一のナノワイヤの端部と電気的に結合した先端とを有する、略円錐形の構造体を含むことを特徴とする、請求項２２の電子システム。
【請求項２５】
メモリデバイスを形成する方法であって、
基板上に少なくとも一つの導電性パッドを形成するステップと、
前記導電性パッドより上方に単一のナノワイヤを形成するステップと、前記単一 のナノワイヤを前記導電性パッドから略 外側へ伸長させるステップと、
を含む、第１の電極を形成するステップと、
前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の可変抵抗材料の間に電気接点を設置するステップと、
前記一定量の可変抵抗材料と電気的に接触する前記単一のナノワイヤの前記端部とは反対側の側面上に、前記一定量の可変抵抗材料と電気的に接触する第２の電極を形成するステップと、
を含む、方法。
【請求項２６】
前記単一のナノワイヤを少なくとも主として通って、前記一定量の可変抵抗材料と前記導電性パッドの間に電気通信を可能にするステップをさらに含む、請求項２５の方法。
【請求項２７】
前記単一のナノワイヤを形成するステップは、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、II−VI型半導体材料、および金属の少なくとも一つを含む単一のナノワイヤを形成するステップを含むことを特徴とする、請求項２５の方法。
【請求項２８】
前記単一のナノワイヤに超格子構造およびPN接合の少なくとも一つを形成するステップをさらに含む、請求項２５の方法。
【請求項２９】
前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の可変抵抗材料の間に電気接点を設置するステップは、前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の相変化材料の間に電気接点を設置するステップを含むこと特徴とする、請求項２５の方法。
【請求項３０】
前記第１の電極を形成するステップは、
前記導電性パッド上に導電性触媒構造体を形成するステップと、
前記導電性触媒構造体を用いて前記単一のナノワイヤの形成を触媒するステップと、
をさらに含むことを特徴とする、請求項２５の方法。
【請求項３１】
前記導電性触媒構造体を形成するステップは、略円錐形の構造体を形成するステップと、前記導電性パッドに直接に前記略円錐形の構造体の基底を電気的に結合するステップとを含むことを特徴とする、請求項３０の方法。
【請求項３２】
前記略円錐形の構造体を形成するステップは、
マスクの開口部を通して前記導電性パッド上に触媒材料を堆積させるステップを含み、
前記触媒材料を堆積させるステップは、
前記触媒材料の流れの略方向に対してある角度に向けた平面に前記基板を向ける ステップと、
前記平面において前記基板を回転軸の周りに回転させるステップと、
を含む、
ことを特徴とする、請求項３１の方法。
【請求項３３】
前記略円錐形の構造体を形成するステップは、
略円筒形の構造体を形成するステップと、前記導電性パッドに前記略円筒形の構造体の基底を電気的に結合するステップと、
前記導電性パッドとは反対側の前記略円筒形の構造体の端部を研磨するステップと、
を含むことを特徴とする、請求項３１の方法。
【請求項３４】
前記略円筒形の構造体の端部を研磨するステップは、異方性エッチング工程、スパッタリング工程、酸化工程の少なくとも一つを用いることを含むことを特徴とする、請求項３３の方法。
【請求項３５】
前記導電性パッド上に導電性触媒構造体を形成するステップは、
前記導電性パッドより上方に触媒材料の層を形成するステップと、
前記導電性パッドより上方の前記触媒材料の層の露出した表面上に、不連続な一定量のマスク材料を形成するステップと、
前記一定量のマスク材料を横方向に包囲する触媒材料と、前記一定量のマスク材料に覆われた前記触媒材料の部分とを除去するために選択された時間の間、前記触媒材料の層をエッチング液にさらすステップと、
を含むことを特徴とする、請求項３０の方法。
【請求項３６】
メモリデバイスの形成方法であって、
基板上に少なくとも一つの導電性パッドを形成するステップと、
前記導電性パッドから離れた位置に単一のナノワイヤを加工するステップと、
前記導電性パッドより上方に前記単一のナノワイヤを配置するステップと、
前記単一のナノワイヤの第１の端部と前記導電性パッドの間に電気接点を備える ステップと、
前記単一のナノワイヤを前記導電性パッドから略 外側に伸張させるステップと 、
を含む、第１の電極を形成するステップと、
前記単一のナノワイヤの第２の端部と一定量の可変抵抗材料の間に電気接点を備えるステップと、
前記単一のナノワイヤの前記第２の端部とは反対側の側面上に、前記一定量の可変抵抗材料と電気的に接触する第２の電極を形成するステップと、
を含む、方法。
【請求項１】
アノードと、カソードと、前記アノードと前記カソードの間に配置された一定量の可変抵抗材料とを有する、少なくとも一つのメモリセルを含み、
前記アノードおよび前記カソードの少なくとも一つは、前記可変抵抗材料と電気 的に接触する第１の端部を有する単一のナノワイヤを含む、
メモリデバイス。
【請求項２】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、導電性パッドをさらに含み、
前記ナノワイヤは、前記一定量の可変抵抗材料と前記導電性パッドの間に電気接点を備える、
ことを特徴とする、請求項１のメモリデバイス。
【請求項３】
前記ナノワイヤは、少なくとも一重の壁を有するカーボンナノチューブを含むことを特徴とする、請求項１のメモリデバイス。
【請求項４】
前記ナノワイヤは、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、II−VI型半導体材料、および金属の少なくとも一つを含むこと特徴とする、請求項１のメモリデバイス。
【請求項５】
前記ナノワイヤは、超格子構造およびPN接合の少なくとも一つを含むことを特徴とする、請求項１のメモリデバイス。
【請求項６】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１のメモリデバイス。
【請求項７】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、触媒材料を含む導電性触媒構造体をさらに含むことを特徴とする、請求項１のメモリデバイス。
【請求項８】
前記触媒材料は、アルミニウム、コバルト、ガリウム、金、インジウム、鉄、モリブデン、ニッケル、パラジウム、プラチナ、銀、タンタル、および亜鉛の少なくとも一つを含むことを特徴とする、請求項７のメモリデバイス。
【請求項９】
前記導電性触媒構造体は、略円錐形の構造体を含み、
前記略円錐形の構造体は、
導電性パッドと電気的に接触する基底と、
前記可変抵抗材料と電気的に接触する端部とは反対側の前記単一のナノワイヤの 第２の端部と電気的に接触する先端とを有する、
ことを特徴とする、請求項７のメモリデバイス。
【請求項１０】
前記先端は、約３００平方ナノメートルよりも小さい最小断面積を有することを特徴とする、請求項９のメモリデバイス。
【請求項１１】
前記導電性触媒構造体の外面の少なくとも一部の上に誘電性材料の層をさらに含む、請求項７のメモリデバイス。
【請求項１２】
アノードとカソードの間に配置された可変抵抗材料を含む、少なくとも一つのメモリセルを有し、
前記アノードおよび前記カソードの少なくとも一つは、導電性パッドと前記可変 抵抗材料の間に電気接点を備えるナノワイヤを含み、
前記メモリセルは、前記アノードと前記カソードの間の印加電圧に応じて、少な くとも主として前記ナノワイヤを通って前記アノードと前記カソードの間に電流フ ローを生じるように設定される、
ことを特徴とする、メモリデバイス。
【請求項１３】
前記ナノワイヤは、前記メモリセル内に、前記可変抵抗材料と前記導電性パッドの間に唯一の低抵抗電気経路の少なくとも一部を備えることを特徴とする、請求項１２のメモリデバイス。
【請求項１４】
前記ナノワイヤは、少なくとも一重の壁を有するカーボンナノチューブを含むことを特徴とする、請求項１２のメモリデバイス。
【請求項１５】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１２のメモリデバイス。
【請求項１６】
前記メモリデバイスは、前記導電性パッドと前記ナノワイヤの間に配置された導電性触媒構造体をさらに含み、
前記導電性触媒構造体は、前記ナノワイヤを形成するための触媒材料を含む、
ことを特徴とする、請求項１２のメモリデバイス。
【請求項１７】
前記導電性触媒構造体は、前記導電性パッドと電気的に結合した基底と、前記ナノワイヤと電気的に結合した先端とを有する、略円錐形の構造体を含むことを特徴とする、請求項１６のメモリデバイス。
【請求項１８】
前記導電性触媒構造体の外面の少なくとも一部の上に誘電性材料をさらに含む、請求項１７のメモリデバイス。
【請求項１９】
少なくとも一つの電子信号処理装置と、
前記少なくとも一つの電子信号処理装置と電気的に通信するように設定される、少なくとも一つのメモリデバイスであって、
アノードと、カソードと、前記アノードと前記カソードの間に配置された一定量 の可変抵抗材料とを有する、少なくとも一つのメモリセルを含み、
前記アノードおよび前記カソードの少なくとも一つは、前記可変抵抗材料 と電気的に接触する第1の端部を有する単一のナノワイヤを含む、
前記少なくとも一つのメモリデバイスと、
前記少なくとも一つの電子信号処理装置と電気的に通信するように設定される、入力デバイスおよび出力デバイスのうちの少なくとも一つと、
を含む電子システム。
【請求項２０】
前記単一のナノワイヤを含む、前記アノードおよび前記カソードの前記少なくとも一つは、導電性パッドをさらに含み、
前記ナノワイヤは、前記一定量の可変抵抗材料と前記導電性パッドの間に電気接点を備える、
ことを特徴とする、請求項１９の電子システム。
【請求項２１】
前記可変抵抗材料は、相変化材料を含むことを特徴とする、請求項１９の電子システム。
【請求項２２】
前記メモリデバイスは、前記導電性パッドと前記単一のナノワイヤの間に配置された、触媒材料を含む導電性触媒構造体をさらに含むことを特徴とする、請求項１９の電子システム。
【請求項２３】
前記触媒材料は、アルミニウム、コバルト、ガリウム、金、インジウム、鉄、モリブデン、ニッケル、パラジウム、プラチナ、銀、タンタル、および亜鉛の少なくとも一つを含むことを特徴とする、請求項２２のメモリデバイス。
【請求項２４】
前記導電性触媒構造体は、前記導電性パッドと電気的に結合した基底と、前記可変抵抗材料とは反対側の前記単一のナノワイヤの端部と電気的に結合した先端とを有する、略円錐形の構造体を含むことを特徴とする、請求項２２の電子システム。
【請求項２５】
メモリデバイスを形成する方法であって、
基板上に少なくとも一つの導電性パッドを形成するステップと、
前記導電性パッドより上方に単一のナノワイヤを形成するステップと、前記単一 のナノワイヤを前記導電性パッドから略 外側へ伸長させるステップと、
を含む、第１の電極を形成するステップと、
前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の可変抵抗材料の間に電気接点を設置するステップと、
前記一定量の可変抵抗材料と電気的に接触する前記単一のナノワイヤの前記端部とは反対側の側面上に、前記一定量の可変抵抗材料と電気的に接触する第２の電極を形成するステップと、
を含む、方法。
【請求項２６】
前記単一のナノワイヤを少なくとも主として通って、前記一定量の可変抵抗材料と前記導電性パッドの間に電気通信を可能にするステップをさらに含む、請求項２５の方法。
【請求項２７】
前記単一のナノワイヤを形成するステップは、シリコン、ゲルマニウム、ガリウム、III−V型半導体材料、II−VI型半導体材料、および金属の少なくとも一つを含む単一のナノワイヤを形成するステップを含むことを特徴とする、請求項２５の方法。
【請求項２８】
前記単一のナノワイヤに超格子構造およびPN接合の少なくとも一つを形成するステップをさらに含む、請求項２５の方法。
【請求項２９】
前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の可変抵抗材料の間に電気接点を設置するステップは、前記導電性パッドから離れた前記単一のナノワイヤの端部と一定量の相変化材料の間に電気接点を設置するステップを含むこと特徴とする、請求項２５の方法。
【請求項３０】
前記第１の電極を形成するステップは、
前記導電性パッド上に導電性触媒構造体を形成するステップと、
前記導電性触媒構造体を用いて前記単一のナノワイヤの形成を触媒するステップと、
をさらに含むことを特徴とする、請求項２５の方法。
【請求項３１】
前記導電性触媒構造体を形成するステップは、略円錐形の構造体を形成するステップと、前記導電性パッドに直接に前記略円錐形の構造体の基底を電気的に結合するステップとを含むことを特徴とする、請求項３０の方法。
【請求項３２】
前記略円錐形の構造体を形成するステップは、
マスクの開口部を通して前記導電性パッド上に触媒材料を堆積させるステップを含み、
前記触媒材料を堆積させるステップは、
前記触媒材料の流れの略方向に対してある角度に向けた平面に前記基板を向ける ステップと、
前記平面において前記基板を回転軸の周りに回転させるステップと、
を含む、
ことを特徴とする、請求項３１の方法。
【請求項３３】
前記略円錐形の構造体を形成するステップは、
略円筒形の構造体を形成するステップと、前記導電性パッドに前記略円筒形の構造体の基底を電気的に結合するステップと、
前記導電性パッドとは反対側の前記略円筒形の構造体の端部を研磨するステップと、
を含むことを特徴とする、請求項３１の方法。
【請求項３４】
前記略円筒形の構造体の端部を研磨するステップは、異方性エッチング工程、スパッタリング工程、酸化工程の少なくとも一つを用いることを含むことを特徴とする、請求項３３の方法。
【請求項３５】
前記導電性パッド上に導電性触媒構造体を形成するステップは、
前記導電性パッドより上方に触媒材料の層を形成するステップと、
前記導電性パッドより上方の前記触媒材料の層の露出した表面上に、不連続な一定量のマスク材料を形成するステップと、
前記一定量のマスク材料を横方向に包囲する触媒材料と、前記一定量のマスク材料に覆われた前記触媒材料の部分とを除去するために選択された時間の間、前記触媒材料の層をエッチング液にさらすステップと、
を含むことを特徴とする、請求項３０の方法。
【請求項３６】
メモリデバイスの形成方法であって、
基板上に少なくとも一つの導電性パッドを形成するステップと、
前記導電性パッドから離れた位置に単一のナノワイヤを加工するステップと、
前記導電性パッドより上方に前記単一のナノワイヤを配置するステップと、
前記単一のナノワイヤの第１の端部と前記導電性パッドの間に電気接点を備える ステップと、
前記単一のナノワイヤを前記導電性パッドから略 外側に伸張させるステップと 、
を含む、第１の電極を形成するステップと、
前記単一のナノワイヤの第２の端部と一定量の可変抵抗材料の間に電気接点を備えるステップと、
前記単一のナノワイヤの前記第２の端部とは反対側の側面上に、前記一定量の可変抵抗材料と電気的に接触する第２の電極を形成するステップと、
を含む、方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９】
【公表番号】特表２０１０−５２４２３８（Ｐ２０１０−５２４２３８Ａ）
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２０１０−５０２２０７（Ｐ２０１０−５０２２０７）
【出願日】平成２０年３月２７日（２００８．３．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５８４８５
【国際公開番号】ＷＯ２００８／１２４３２８
【国際公開日】平成２０年１０月１６日（２００８．１０．１６）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年３月２７日（２００８．３．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５８４８５
【国際公開番号】ＷＯ２００８／１２４３２８
【国際公開日】平成２０年１０月１６日（２００８．１０．１６）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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