【課題】閾値電圧（Ｖ_th）のばらつきの発生を抑制した、ゲートリセスの形成方法、ノーマリオフ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供する。
【解決手段】光電気化学エッチングにより、バンドギャップエネルギーが、ゲート開口部１９から層方向に変化する半導体層の表面から前記半導体層内の所定の半導体層のバンドギャップエネルギーに相当するエネルギーを有するＵＶ光を照射しながら、ＳｉＮ表面保護層１７の前記ゲート開口部から前記半導体層内の所定のバンドギャップエネルギーの半導体層をエッチングすることを特徴とするゲートリセス２０の形成方法。 （もっと読む）

【課題】異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、ＧａＮ系半導体と異なる物質からなる基板１１と、基板１１上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口１２ａを有する成長マスク１２と、成長マスク１２を用いて基板１１上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層１３とを有する。成長マスク１２のストライプ状の開口１２ａはＧａＮ系半導体層１３の〈１−１００〉方向に平行な方向に延在している。 （もっと読む）

【課題】ゲート電極からチャネル層までの距離のばらつきが低減されたＨＥＭＴ半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、リセスエッチング工程後に酸化膜形成工程を行う。リセスエッチングを行った後に、ＨＥＭＴ構造基板の加熱や過酸化水素への浸漬によって、強制的に酸化膜６’’及び７’’を形成する。このような酸化膜６’’及び７’’は、面内均一性に優れ、かつ、ある厚さで安定するため、大気中に暴露してもそれ以上酸化は進まない。酸化膜６’’及び７’’は、例えば、濃度３％の過酸化水素水にＨＥＭＴ構造基板を３分間浸漬させることや、１２０℃のホットプレート上で２分間ＨＥＭＴ構造基板を加熱させることにより形成することができる。 （もっと読む）

【課題】ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制する。
【解決手段】半導体基板（１）と、半導体基板（１）に形成されたＳＴＩ（Shallow Trench Isolation）構造（２）と、半導体基板（１）に形成され、ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して拡散領域（１２）とＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、拡散領域（１２）の側面と拡散領域（１２）の下の半導体基板（１）の側面に形成され、接続コンタクト（２０）と拡散領域（１２）の側面とを電気的に絶縁し、かつ、接続コンタクト（２０）と半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。 （もっと読む）

【課題】本発明は、ウエハが反るのを防止できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、互いに対向する第１及び第２の主面を有するＧａＡｓ基板と、前記ＧａＡｓ基板の前記第１の主面上に形成され、Ｐｄ、Ｔａ、Ｍｏの少なくとも１つから構成された第１の金属層と、前記第１の金属層上に形成され、Ｎｉ系合金又はＮｉから構成された第２の金属層と、を備えることを特徴とする。 （もっと読む）

【課題】機械的強度やチップ・クラックによる歩留の低下を抑制し、オン抵抗やパッケージ実装状態における熱抵抗が低い半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の主面上に形成された半導体層３と、半導体基板１の裏面上に形成されたオーミック電極１２と、オーミック電極１２を介して半導体基板１の裏面上に形成され、半導体基板１よりも熱伝導率の高い金属材料からなる裏面電極１３とを備え、半導体基板１の裏面の一部には凹部１ａが形成され、裏面電極１３は、オーミック電極１２を介して、半導体基板１の裏面における凹部１ａの内部を埋め、半導体基板１の裏面において凹部１ａ以外の領域の少なくとも一部を覆っている。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】ゲート電極にバイアス方向バイアスを印加した際におけるゲートリーク電流を低減した窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１の上に順次形成された第１の窒化物半導体層１０４及び第２の窒化物半導体層１０５を含む半導体層積層体１０３を有している。半導体層積層体１０３の上には、ｐ型の第３の窒化物半導体層１０８が選択的に形成されており、第３の窒化物半導体層１０８の上にはゲート電極１０９が形成されている。半導体層積層体１０３の上における第３の窒化物半導体層１０８の両側方には、それぞれ第１のオーミック電極１０６及び第２のオーミック電極１０７が形成されている。第１のゲート電極１０９は第３の窒化物半導体１０８とショットキー接触している。 （もっと読む）

少なくとも１つのＭＯＳ電界効果トランジスタとダイオードとを含んでいる半導体デバイスであって、前記ダイオードはトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）であり、モノリシックに組み込まれている構造体としてＭＯＳ電界効果トランジスタとトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）を備えた構造が実現される。前記ＭＯＳ電界効果トランジスタおよび前記トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）のアバランシェ電圧は、前記ＭＯＳ電界効果トランジスタがアバランシェにおいて動作可能であるように選択されている。
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ＩＩＩ族窒化物トランジスタ・デバイスを形成する方法は、ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、ＩＩＩ族窒化物半導体の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。この方法はさらに、マスキングゲートを注入マスクとして用いて、ＩＩＩ族窒化物層内にソース／ドレイン領域を注入するステップを含む。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】過電圧に伴う破壊を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、互いに並列に接続され、ゲート電極１０、ソース電極９及びドレイン電極１５を備えた複数の縦型トランジスタ３２と、前記複数の縦型トランジスタ３２を個別に取り囲むダイオード３１と、が設けられている。前記ソース電極９に前記ダイオード３１のアノード１１が接続され、前記ドレイン電極１５に前記ダイオードのカソード１が接続されている。 （もっと読む）

【課題】III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減しながらデバイスの特性を向上できるようにする。
【解決手段】半導体装置（ＨＦＥＴ）は、ＳｉＣ基板１１上にバッファ層１２を介在させて形成された第１の窒化物半導体層１３と、該第１の窒化物半導体層１３の上に形成され、該第１の窒化物半導体層１３の上部に２次元電子ガス層を生成する第２の窒化物半導体層１４と、該第２の窒化物半導体層１４の上に選択的に形成されたオーム性を持つ電極１６、１７とを有している。第２の窒化物半導体層１４は、底面又は壁面が基板面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを有し、オーム性を持つ電極１６、１７はコンタクト部１４ａに形成されている。 （もっと読む）

実施形態には、これに限定されないが、第１バリア層と、該第１バリア層上の窒化ガリウムチャネル層と、該窒化ガリウムチャネル層上に存在し、第１サブレイヤーと第２サブレイヤーと第３サブレイヤーとを備える第２バリア層と、を有するヘテロ構造を備える装置とシステムが含まれる。該第１バリア層、第１サブレイヤーおよび第３サブレイヤーは各々アルミニウムを含んでいてもよい。他の実施形態も、本明細書に記載され特許請求される。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。 （もっと読む）

【課題】逆方向バイアス印加時のリーク電流を増加させることなく、順方向バイアス印加時の定常損失を低減するショットキーダイオードを有する半導体装置を提供する。
【解決手段】第１の半導体３は基板２の主表面に形成されている。第２の半導体層４は第１の半導体層３の表面に形成され、第１の半導体層３と同じ導電型を有し、第１の半導体層３よりも高い不純物濃度を有している。逆方向バイアスとなるように電圧を印加した場合に、ショットキー金属層５と第２の半導体層４との界面で生じる空乏層７が第２の半導体層４の厚み方向に延びて第１の半導体層３に達する程度に第２の半導体層４は薄い厚みを有している。第２の半導体層４の表面に凹凸が形成されており、ショットキー金属層５が第２の半導体層４内に形成された凹凸の凹部および凸部との双方にショットキー接触している。 （もっと読む）

【課題】半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、効率良くホールを引き抜くことができるようにする。
【解決手段】半導体装置を、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層４と、基板１と窒化物半導体層４との間に部分的に設けられた（０００１）面形成層２と、（０００１）面を有する窒化物半導体層４上に設けられたソース電極５、ドレイン電極６及びゲート電極７と、（０００−１）面を有する窒化物半導体層４上に設けられたホール引き抜き電極８とを備えるものとする。 （もっと読む）

【課題】精度良く加工された窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１の上に形成された第１の窒化物半導体層１０７と、第１の窒化物半導体層１０７の上に形成された欠陥導入層１０８と、欠陥導入層１０８の上に接して形成され、欠陥導入層１０８を露出する開口部を有する第２の窒化物半導体層１０９とを備えている。欠陥導入層１０８は、第１の窒化物半導体層１０７及び第２の窒化物半導体層１０９と比べて結晶欠陥密度が大きい。 （もっと読む）

【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。 （もっと読む）

【課題】消費電流及び抗折強度に優れる半導体装置の製造方法を実現する。
【解決手段】
半導体装置の製造方法は、第１面の表面部に設けられた拡散領域１２を備える半導体基板１１を準備する工程（ａ）と、半導体基板１１の第１面上に第１金属配線１４ａ及び１４ｂを形成する工程（ｂ）と、半導体基板１１を厚さ方向に貫通する貫通孔１５を形成する工程（ｃ）と、貫通孔１５内に、第１金属配線１４ｂの裏面から半導体基板１１の第２面にまで延びる貫通電極１６を形成する工程（ｄ）と、半導体基板１１の第２面に凹部１７を形成する工程（ｅ）と、凹部１７内に、貫通電極１６と電気的に接続された第２金属配線１８を形成する工程（ｆ）とを備える。 （もっと読む）