【課題】ソース電極とドレイン電極との間のオン抵抗をより低減させる。
【解決手段】半導体装置は、第１導電形のドリフト層の表面側から内部にかけて選択的に設けられた第２導電形のベース領域と、前記ベース領域の表面側から内部にかけて選択的に設けられた第１導電形のソース領域と、前記ドリフト層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト層にまで到達するゲート電極と、前記ソース領域および前記ドリフト層の少なくともいずれかに隣接して設けられたトレンチと、トレンチの側面に接続された複数のカーボンナノチューブと、を備える。 （もっと読む）

【課題】トレンチゲート構成のパワートランジスタを有する半導体装置のオン抵抗を低減する。
【解決手段】トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱにおいて、ソース用の半導体領域３の上面の層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（溝１６の外周の位置Ｐ２）との間の長さをａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さ（位置Ｐ１から溝５ａの外周の位置Ｐ３までの長さ）をｂとすると、０≦ｂ≦ａとする。これにより、ソースパッドＳＰとソース用の半導体領域３の上面との接触面積が増大する上、ソースパッドＳＰとチャネル形成用の半導体領域４との距離を短くすることができるので、トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱのオン抵抗を下げることができる。 （もっと読む）

【課題】 ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ること。
【解決手段】 本半導体装置は、基板１０と、基板１０上に形成された半導体層１２と、半導体層上１２に形成されたソースまたはドレイン電極を構成するオーミック電極２０と、を備え、基板１０及び半導体層１２には、基板１０及び半導体層１２を貫通するビアホール３０が形成され、ビアホール３０は、少なくとも半導体層を貫通する第１ビアホール３２と、第１ビアホール３２下の基板１０に形成された、第１ビアホール３２より開口断面積が大きい第２ビアホール３４と、を含み、オーミック電極２０は、第１ビアホール３２の上に設けられている。 （もっと読む）

【課題】素子面積の増大を抑制しつつ、信頼性に優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、化合物半導体基板１２と、化合物半導体基板１２に埋め込まれた埋込電極と、を備え、化合物半導体基板１２の主面に溝２２、２４が設けられており、少なくとも溝２２、２４の側壁上に設けられた第一の金属膜１０ａ、１０ｂと、少なくとも溝２２、２４の底面上に設けられており、第一の金属膜１０ａ、１０ｂと異種材料で構成される第二の金属膜９ａ、９ｂと、を含む積層体により溝２２、２４を埋め込むことで、上記埋込電極が構成されており、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なり、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なる。 （もっと読む）

【課題】コンタクト抵抗率を低く抑えることが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、Ａｌ組成比が０．２以上のＡｌＧａＮ層をエッチングして、ＲＭＳ粗さが０．３ｎｍ未満の底面を有する凹部を形成する工程と、前記凹部の底面に接して、４ｎｍから８ｎｍの厚さの第１Ｔａ層を形成する工程と、前記第１Ｔａ層に熱処理を施して、前記ＡｌＧａＮ層にオーミック接触させる工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】小さなチップサイズでもショットキ接合面の面積を大きくすることができるショットキバリアダイオードを提供すること。
【解決手段】ショットキバリアダイオード１は、表面から掘り下げた複数のトレンチ７が形成され、隣接するトレンチ７の間にメサ部８が形成されたエピタキシャル層４と、トレンチ７の内壁面を含むエピタキシャル層４の表面に接するように形成されたショットキメタル１１とを含む。 （もっと読む）

【課題】ＦＥＴの閾値電圧のばらつきのない半導体トランジスタおよびその製造方法を提供する。
【解決手段】半導体トランジスタ１００は、基板１と、基板１の上方に形成された第１化合物半導体層１０３と、第１化合物半導体層１０３上に形成され、第１化合物半導体層１０３よりもバンドギャップの大きい第２化合物半導体層１０４と、第２化合物半導体層１０４内の少なくとも一部に、酸素がドープされた酸素ドープ領域１０５と、第２化合物半導体層１０４上に形成された第３化合物半導体層１０６と、第１化合物半導体層１０３に電気的に接続されたソース電極１０７およびドレイン電極１０９と、酸素ドープ領域１０５の上方に、酸素ドープ領域１０５に接するように形成されたゲート電極１０８とを有する。 （もっと読む）

【課題】歩留りの低下を抑制する。
【解決手段】開口部１２１．１の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分の少なくとも一部には、絶縁体１３０．１が形成される。開口部１２１．１には、絶縁体１３０．１を覆うようにソース電極Ｓ１０が形成される。ソース電極Ｓ１０は、第１の半導体層１１０と前記第２の半導体層１２０との界面と接するように形成される。 （もっと読む）

【課題】活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えた窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、活性領域１０２Ａを有する窒化物半導体層積層体１０２と、活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極１３１及び第２の電極１３２とを備えている。第１の電極の上に接して第１の電極配線１５１が形成され、第２の電極の上に第２の電極配線１５２が接して形成されている。第１の電極配線及び第２の電極配線を覆うように第２の絶縁膜が形成され、第２の絶縁膜の上に第１の金属層１６１が形成されている。第１の金属層は、第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続されている。 （もっと読む）

【課題】本発明は、ソース電極およびドレイン電極の熱耐久性を向上させて、かつ製造過程においてオーミック性に与える不安定要因を取り除き信頼性および量産性の高いＧａＮ系ＨＥＭＴを提供する。
【解決手段】ＧａＮ系ＨＥＭＴは、基板と、窒化ガリウム系半導体と、融点が３０００℃と高融点金属のタンタルと低融点金属のアルミニウムが前記窒化ガリウム系半導体上に積層されてなる前記ソースおよび前記ドレイン電極を備えている。前記ソース電極および前記ドレイン電極は、前記タンタルと前記アルミニウムの積層膜厚の比（前記アルミニウム膜厚／前記タンタル膜厚）を１０以上にし、積層後のアニール処理温度が５１０℃以上、６００℃未満で処理されて成る。 （もっと読む）

【課題】バリア金属層に電極金属層からの引っ張り応力等の応力が作用した場合においても、この応力がバリア金属層に局部的に集中するのを緩和することができ、逆方向電流（ＩＲ）を小さくすることができるショットキーバリアダイオード及びその製造方法を提供する。
【解決手段】本発明のショットキーバリアダイオード（ＳＢＤ）１１は、シリコン基板２の表面２ａにトレンチ３が形成され、このトレンチ３の内面に絶縁膜１２が形成され、この絶縁膜１２が形成されたトレンチ３内に導電体１３が埋め込まれ、シリコン基板２、絶縁膜１２及び導電体１３を覆うようにバリア金属層１４が形成され、バリア金属層１４のうち導電体１３の凹面１３ａの周縁部近傍上の領域に緩衝層１５が形成されている。 （もっと読む）

【課題】バリア金属層のカバレッジを向上させることができ、さらに、トレンチ内に埋め込まれた導電体に応力が集中する虞がなく、逆方向電流（ＩＲ）を抑制することができるショットキーバリアダイオード（ＳＢＤ）及びその製造方法を提供する。
【解決手段】本発明のＳＢＤ１１は、シリコン基板２の表面２ａにトレンチ３が形成され、トレンチ３の内面に最上面１２ａが傾斜面２２とされた絶縁膜１２が形成され、このトレンチ３内には、最上端部２１ａがトレンチ３の側壁上面３ａより下方に位置するように導電体１３が埋め込まれ、シリコン基板２の表面２ａ、絶縁膜１２及び導電体１３を覆うようにバリア金属層１４及び電極金属層１５が積層されている。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−Ｇａ２Ｏ３の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】 １μｍ以上の開口径を有する高アスペクト比のＴＳＶホールＨがパターニング形成された処理対象物に対して、被覆性よく成膜できるスパッタリング方法を提供する。
【解決手段】 真空チャンバ１内に処理対象物と、処理対象物に形成しようとする金属膜に応じて作製されたターゲット２とを対向配置し、処理対象物の全面に亘って垂直な磁場が作用するように垂直磁場を発生させ、この真空チャンバ内にスパッタガスを導入し、ターゲットに所定の電力を投入して真空チャンバ内にプラズマを形成してターゲットをスパッタリングし、処理対象物に高周波バイアス電力を投入してターゲットからのスパッタ粒子やプラズマ中で電子で電離したイオンを引き込むようにしたものにおいて、前記バイアス電力を、２００〜６００Ｗの範囲とする。 （もっと読む）

【課題】ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する。
【解決手段】ＧａＮからなる化合物半導体層１００上に形成されたゲート電極１０２において、ＧａＮからなる化合物半導体層１００上でショットキー接合してなるＴｉ_xＷ_1-xＮ層（０＜ｘ＜１）４３と、Ｔｉ_xＷ_1-xＮ層４３の上方に形成され、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる低抵抗金属層４２を設けるようにする。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する。
【解決手段】ＧａＮからなる化合物半導体層１００上に形成されたゲート電極１０３において、ＧａＮからなる化合物半導体層１００上でショットキー接合してなるＮｉ層４１と、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる低抵抗金属層４２と、Ｎｉ層４１と低抵抗金属層４２との間に形成されたＰｄ層４４を設けるようにする。 （もっと読む）

【課題】ノーマリオフ特性を有する低オン抵抗で高耐圧の窒化物半導体素子を提供する。
【解決手段】基板上に設けられた第１導電型の窒化物半導体からなる第１半導体層５と、前記第１半導体層の上に設けられ、前記第１半導体層のシートキャリア濃度と同量のシートキャリア濃度を有する第２導電型の窒化物半導体からなる第２半導体層６と、を備える。前記第２半導体層の上には、前記第２半導体層よりも禁制帯幅が広い窒化物半導体からなる第３半導体層７が設けられる。前記第２半導体層に電気的に接続された第１主電極１０と、前記第１主電極と離間して設けられ、前記第２半導体層に電気的に接続された第２主電極２０と、をさらに備え、前記第１主電極と前記第２主電極との間において、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達する第１のトレンチの内部に絶縁膜３３を介して設けられた制御電極３０を備える。 （もっと読む）

【課題】低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置を提供する。
【解決手段】ｎ型のドレイン層１１と、ドレイン層１１の主面に配設され、ドレイン層１１よりも不純物濃度が低いｎ型のドリフト層１２と、ドリフト層１２上に配設されたｐ型のベース層１３と、ベース層１３の表面領域に配設され、ドリフト層１２よりも不純物濃度が高いｎ型のソース層１４と、ソース層１４及びベース層１３を貫通し、ドリフト層１２に達する深さを有して配設されたストライプ状のゲートトレンチ１６と、ゲートトレンチ１６を形成する側面及び底面に沿って配設されたトレンチ形状のゲート絶縁膜１７と、ゲート絶縁膜１７の開口幅の狭い対向する側面に設けられた触媒層１８と、トレンチ形状のゲート絶縁膜１７内に、触媒層１８に接続されたカーボンナノチューブ１９が配設されたゲート電極２１とを備える。 （もっと読む）

【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。 （もっと読む）