半導体装置
【課題】シリコン基板裏面をソース電極として使用するLDMOSFETにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からP型エピタキシ層を貫通してP型基板に至るP型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。
【解決手段】本願発明は、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー系半導体装置(または、これを含む半導体集積回路装置)におけるデバイス技術等に適用して有効な技術に関する。
【背景技術】
【0002】
日本特表2005−522052号公報(特許文献1)または、これに対応する国際公開第2003/085722号パンフレット(特許文献2)には、縦型パワーMOSFET(Vertical Power MOSFET)において、ソースドレインオン抵抗(Source Drain On−Resistance)を下げるため、N型エピタキシ層にPボディ領域を延長する形で、P型のストライプ状領域を隣接するゲート電極間に挿入したデバイス構造が開示されている。
【0003】
日本特開平5−90397号公報(特許文献3)には、エアギャップ(Air Gap)を絶縁層とするSOI(Silicon On Insulator)構造において、エア絶縁層の上下を繋ぐ導電プラグを兼ねた支柱(Pillar)として、基板に到達しないポリシリコンプラグ(Polysilicon Plug)を利用するデバイス構造が開示されている。
【0004】
日本特開2007−53124号公報(特許文献4)には、LDMOSFET(Laterally diffused MOSFET)において、ソース不純物ドープ領域からP型エピタキシ層を貫通してP型基板に至るP型ポリシリコンプラグが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2005−522052号公報
【特許文献2】国際公開第2003/085722号パンフレット
【特許文献3】特開平5−90397号公報
【特許文献4】特開2007−53124号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
シリコン基板裏面をソース電極として使用するLDMOSFETにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からP型エピタキシ層を貫通してP型基板内部に至るP型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【0007】
本願発明は、これらの課題を解決するためになされたものである。
【0008】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【0009】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0011】
すなわち、本願の一つの発明は、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の近傍のエピタキシ層上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。
【発明の効果】
【0012】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0013】
すなわち、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有するようにしたので、不所望な応力の発生を防止することができる。
【図面の簡単な説明】
【0014】
【図1】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(ゲート電極上面までが見えるもの)である。
【図2】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(半導体基板上面の拡散構造が見えるも)である。
【図3】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(プリメタル絶縁膜中のタングステンプラグまでが見えるも)である。
【図4】チップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。
【図5】本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。
【図6】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜形成工程)における図4に対応するデバイス断面図である。
【図7】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜加工工程)における図4に対応するデバイス断面図である。
【図8】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜エッチング工程)における図4に対応するデバイス断面図である。
【図9】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝エッチング工程)における図4に対応するデバイス断面図である。
【図10】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜除去工程)における図4に対応するデバイス断面図である。
【図11】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜除去工程)における図4に対応するデバイス断面図である。
【図12】本願の第1の実施の形態の半導体装置の製造プロセス(埋め込み用ポリシリコン膜成膜工程)における図4に対応するデバイス断面図である。
【図13】本願の第1の実施の形態の半導体装置の製造プロセス(表面平坦化工程)における図4に対応するデバイス断面図である。
【図14】本願の第1の実施の形態の半導体装置の製造プロセス(各種不純物ドープ領域及びゲート電極構造形成工程)における図4に対応するデバイス断面図である。
【図15】本願の第1の実施の形態の半導体装置の製造プロセス(プリメタル絶縁膜及び下層配線層形成工程)における図4に対応するデバイス断面図である。
【図16】本願の第1の実施の形態の半導体装置の製造プロセス(上層配線層および裏面メタル電極形成工程)における図4に対応するデバイス断面図である。
【図17】本願の第2の実施の形態の半導体装置の製造プロセス(プラグ下高濃度ドープ領域導入工程)における図4に対応するデバイス断面図である。
【図18】本願の第2の実施の形態の半導体装置のチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。
【図19】図2とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。
【図20】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。
【図21】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その1)である。
【図22】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その2)である。
【図23】本願の第1の実施の形態の非貫通プラグ(具体例1)に対応する非ラウンド形状のプラグ埋め込み溝のSEM写真である。
【図24】本願の第1の実施の形態の非貫通プラグ(具体例2)に対応するラウンド形状のプラグ埋め込み溝のSEM写真である。
【発明を実施するための形態】
【0015】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【0016】
1.以下を含む半導体装置:
(a)第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第2の主面側の第1導電型のシリコン系単結晶基板層を有する半導体基板;
(b)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMISFETのゲート電極;
(c)前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMISFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;
(d)前記LDMISFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【0017】
2.前記1項の半導体装置において、前記シリコン系導電プラグは、第1導電型不純物がドープされている。
【0018】
3.前記2項の半導体装置において、前記第1導電型不純物は、ボロンである。
【0019】
4.前記1から3項のいずれか一つの半導体装置において、更に、以下を含む:
(e)前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【0020】
5.前記1から4項のいずれか一つの半導体装置において、更に、以下を含む:
(f)前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第1の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第1導電型不純物がドープされたプラグコンタクト領域。
【0021】
6.前記1から5項のいずれか一つの半導体装置において、前記シリコン系単結晶基板層は、P型シリコン単結晶基板である。
【0022】
7.前記1から6項のいずれか一つの半導体装置において、前記シリコン系エピタキシ半導体層は、P型シリコンエピタキシ半導体層である。
【0023】
8.前記1から7項のいずれか一つの半導体装置において、前記LDMISFETは、Nチャネル型LDMISFETである。
【0024】
9.前記1から8項のいずれか一つの半導体装置において、更に、以下を含む:
(g)前記半導体基板の前記第2の主面に設けられた裏面メタルソース電極。
【0025】
10.前記1から9項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【0026】
11.前記1から10項のいずれか一つの半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【0027】
12.前記1から11項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、81度以上、88以下程度の下方に向けて細くなるテーパ角を有する。
【0028】
13.前記1から12項のいずれか一つの半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【0029】
14.前記1から13項の半導体装置において、更に、以下を含む:
(h)前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第1導電型のプラグ下高濃度ドープ領域。
【0030】
15.前記14項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【0031】
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0032】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。
【0033】
今日の半導体集積回路装置、すなわち、LSI(Large Scale Integration)のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル(Premetal)工程(M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程)あたりまでのFEOL(Front End of Line)工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで(ウエハレベルパッケージプロセスにおいては、当該プロセスも含む)のBEOL(Back End of Line)工程に大別できる。
【0034】
また、「パワー系半導体装置」または「パワー系半導体集積回路装置」というときは、たとえば、5ワット以上の電力を扱うことができる素子又は回路部分を有することを示す。本願の実施の形態の例は、これに属すると考えられる。
【0035】
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【0036】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。
【0037】
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【0038】
窒化シリコン膜は、SAC(Self−Aligned Contact)技術におけるエッチストップ膜として、多用されるほか、SMT(Stress Memorization Technique)における応力付与膜としても使用される。
【0039】
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【0040】
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0041】
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【0042】
6.「LDMISFET(Laterally diffused MISFET)」または「LDMOSFET」は、一般に、ゲート電極のソース側からの横方向の2重拡散を利用して形成した横型MISFETの一種であり、高濃度半導体基板がソース電極(半導体基板の下面)となることが第1の特徴であり、多段のドレイン領域によって高耐圧を実現しているのが第2の特徴である。縦型MISFETと比較して、オン抵抗は若干高いが、ゲートの寄生容量が小さく、低インピーダンスで回路効率のよい回路(たとえば、高周波アンプ等)が構成できる外、CMOS型集積回路等と相性もよく、同一基板に集積しやすい等のメリットを有する。
【0043】
なお、LDMISFET等の高濃度ソース不純物領域は、半導体基板上面のメタル電極等(相互接続メタル配線)によって基板(基板表面上の高濃度領域)とショートされている。本願の各実施の形態においては、上面ソース領域と下面ソース電極との抵抗を下げるために、ウエル領域(ボディ領域)の表面から高濃度基板領域の近傍に至る高濃度にドープされた埋め込みシリコンプラグ(シリコン系プラグ)が設けられている。
【0044】
本願において、「相互接続メタル配線」というときは、以下の実施の形態に示すような、タングステンプラグと下層配線を組み合わせたものの外、相互接続すべき両表面領域に渡って形成された一体の電極等を含む。なお、前記高濃度ソース不純物領域とのショート又は相互接続は、シリコン系プラグとの間で行われても良い。ここで、相互接続メタル配線の構成要素には、TaN,TiN等の金属窒化物の薄膜や各種の金属シリサイド(たとえば、サリサイドプロセス等のソース上シリサイデーション膜等)の薄膜を含み得る。
【0045】
また、「ポリシリコン(Poly−Silicon)」、「多結晶シリコン」等というときは、特に、そうでない旨明示したとき、および、明らかにそうでない場合を除き、通常の多結晶(Poly−Crystaline)シリコン系部材の外、アモルファスシリコン系部材も含むものとする。これは、多結晶状態とアモルファス状態の境目は、必ずしも明確ではないからである。
【0046】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0047】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【0048】
なお、LDMOSFETのシリコン系埋め込みプラグについて開示した先行特許出願としては、たとえば日本特願第2009−153254号(日本出願日2009年6月29日)がある。
【0049】
1.本願の第1の実施の形態の半導体装置のデバイス構造等の説明(主に図1から図4、および図19)
本願においては、主にNチャネル型LDMOSFETについて、具体的に説明するが、本願発明は、Pチャネル型LDMOSFETにも同様に適用できることは言うまでもない。その場合には、原則として、全ての不純物領域(ポリシリコン領域等を含む)について、PN反転操作を行えばよい。また、以下では、オフセット構造(サイドウォール構造に由来する)を伴うソース不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。更に、以下の実施の形態においては、2段のオフセットドレイン構造(たとえば、1段でも3段でも良い)を伴うドレイン不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。
【0050】
図1は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(ゲート電極上面までが見えるもの)である。図2は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(半導体基板上面の拡散構造が見えるも)である。図3は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(プリメタル絶縁膜中のタングステンプラグまでが見えるも)である。なお、図1から図3においては、図示の都合上、平面的寸法のうち、縦方向(ゲート幅方向)を縮小している。因みに、図2において、埋め込みプラグの平面的長さLは、ゲート幅と同程度であり、一例としては、たとえば、200マイクロメートル程度である。図4はチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。図19は図2とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。これらに基づいて、本願の第1の実施の形態の半導体装置のデバイス構造等を説明する。
【0051】
図1から図4に示すように、Nチャネル型LDMISFET(Q)の主要部は、主として、たとえば、高濃度P型シリコン単結晶基板2上の比較的低濃度のP型シリコンエピタキシ層1eの上面1a及びその内部に形成されており、半導体チップ2の裏面1bには、裏面メタルソース電極5が設けられている。P型シリコンエピタキシ層1eの上面1a上には、ゲート絶縁膜4(たとえば、厚さ11nm程度のシリコン酸化膜等)を介して、たとえば、ポリシリコン系ゲート電極24(たとえば、厚さ250nm程度、幅すなわちゲート長220nm程度)が設けられており、その両側には、サイドウォール絶縁膜25が設けられている。P型シリコンエピタキシ層1eの上面1aの表面領域の内、ポリシリコン系ゲート電極24のドレイン側には、N−型ドレイン不純物ドープ領域22(イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ40keV程度、濃度8x1012/cm3程度)、N型ドレイン不純物ドープ領域21(イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ40keV程度、濃度8x1012/cm3程度)およびN+型ドレイン不純物ドープ領域18(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ70keV程度、濃度8x1015/cm3程度)が設けられており、ポリシリコン系ゲート電極24のソース側には、N+型ソース不純物ドープ領域17、P+型プラグコンタクト領域16(イオン注入条件としては、以下を例示することができる。イオン種BF2、打ち込みエネルギ70keV程度、濃度2x1015/cm3程度)、N−型ソース不純物ドープ領域15(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ15keV程度、濃度3x1015/cm3程度)、およびP型非対称チャネル不純物ドープ領域19(イオン注入条件としては、以下を例示することができる。イオン種はボロン、打ち込みエネルギ15keV程度、濃度7x1015/cm3程度)が設けられている。ここで、チャネル領域は、ゲート電極構造のソースサイドから導入されたP型ウエル領域3(いわゆるPボディ領域であり、ボロン注入条件としては、以下を例示することができる。第1ステップ:打ち込みエネルギ200keV程度、濃度2x1013/cm3程度;第2ステップ:打ち込みエネルギ50keV程度、濃度5x1012/cm3程度)によって構成されており、P+型プラグコンタクト領域16の表面を上端として、ソース不純物ドープ領域(N+型ソース不純物ドープ領域17(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ70keV程度、濃度8x1015/cm3程度)、N−型ソース不純物ドープ領域15)の近傍の半導体基板2の第1の主面1aから第2の主面1bに向けてシリコン系単結晶基板層1sの近傍まで下方へ延び、シリコン系エピタキシ半導体層1e内にその下端があるシリコン系導電プラグ7(主に高濃度ボロンドープポリシリコン部材等からなるが、全部又は一部が単結晶化している場合もある)が設けられている。すなわち、シリコン系導電プラグ7は、第1導電型不純物の一例であるボロンが高濃度にドープされている。
【0052】
更に半導体基板2の上面1a上には、プリメタル絶縁膜6(たとえば、厚さ750nm程度)が設けられており、その中にはタングステンプラグ8(周辺には薄膜のチタン、チタンナイトライド等のバリアメタル層が設けられている)が設けられている。プリメタル絶縁膜6上には、たとえば、タングステン配線等の下層メタル配線9(たとえば、厚さ100nm程度)が設けられており、たとえば、タングステンプラグ8と下層メタル配線9とでN+型ソース不純物ドープ領域17とP+型プラグコンタクト領域16の間の相互接続メタル配線を構成している。この下層メタル配線9上には、層間絶縁膜20等を介して、上層メタル配線10が形成されており、更にその上には、ボンディングパッド12、ファイナルパッシベーション膜13等が設けられている。
【0053】
なお、アクティブ領域の周りには、図1から図3に示すように、STI(Shallow Trench Isolation)等の酸化シリコン膜アイソレーション領域14が設けられている。
【0054】
次に、シリコン系埋め込み導電プラグ7の詳細構造および高濃度半導体基板部1eとの関係を図19に示す。図19(実線)に示すように、本願の各実施の形態のシリコン系埋め込み導電プラグ7の具体例2は、埋め込みプラグの上端幅Wが下端近傍幅wよりも広い下方に向けて比較的大きめで、ほぼ一定の傾きのテーパを有する形状をしており、先端部分は曲率半径Rのラウンド形状を呈している。また、埋め込みプラグの埋め込み深さ(全長)Dは、エピタキシ層厚さTより小さいことが特徴(具体例1,2に共通、具体例1は図19に破線で示す)となっており、埋め込みプラグ先端と高濃度基板の距離Gは、(エピタキシ層厚さTにほぼ独立に)たとえば、0.2マイクロメートル程度から0.8マイクロメートル程度(更に望ましくは、0.3マイクロメートル程度から0.7マイクロメートル程度)が好適と考えられる。テーパ角度θについては、埋め込み特性の向上の観点からは、比較的大きい方がよいが、埋め込みプラグの上端幅Wと下端近傍幅wの差を0.2マイクロメートル程度から0.1マイクロメートル程度とする必要から、81度から88度程度の範囲が好適と考えられる。
【0055】
2.本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置等の説明(主に図5、図23および24)
ここで説明するエッチング装置及び同プロセスは、一例であり、本願発明は、これらの特定の装置およびプロセスに限定されないことはいうまでもない。
【0056】
図5は本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。図23は本願の第1の実施の形態の非貫通プラグ(具体例1)に対応する非ラウンド形状のプラグ埋め込み溝のSEM写真である。図24は本願の第1の実施の形態の非貫通プラグ(具体例2)に対応するラウンド形状のプラグ埋め込み溝のSEM写真である。これらに基づいて、本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置51(図5)等を説明する。
【0057】
図5に各実施の形態のプラグ埋め込み溝34(図9参照)の形成に用いた日立ハイテクニロジーズ社のマイクロ波ECR(Electron Cyclotron Resonance)型のドライエチング装置(型式M511)の模式断面図を示す。図5に示すように、処理チャンバ52の下半部にはウエハステージ53が設けられており、処理時には、この上にウエハ1がその第1の主面1a(ゲート電極24がある面)を上に向けて於かれている。処理チャンバ52の上半部には、プラズマ励起部61が設けられており、その周りには磁気発生コイル59が設けられている。このプラズマ励起部61には、マイクロ波導波管62を介して、マイクロ波58が導入され、そこでプラズマ60が励起される。処理中は処理チャンバ52に設けられたガス導入口55から反応ガス54が供給され、処理後のガスは真空排気系56により、ガス排気口57から排気される。
【0058】
この装置によるプラグ埋め込み溝34形成の結果(具体例2)のSEM(Scanning Electron Microscope)写真を図24(ラウンド形状プラグ埋め込み溝)に示す。なお、別のエッチング装置を用いた具体例1のSEMの写真を図23(非ラウンド形状プラグ埋め込み溝)に示す。
【0059】
ここで、ラウンド形状プラグ埋め込み溝の形成条件の一例を示すと、使用装置:日立ハイテクニロジーズ(Hitachi High Technologies)社M511、ガス種:SF6/O2,ステージ温度:摂氏100度、処理圧力:2パスカル、マイクロ波パワー:600ワット(2.45GHz)、RFパワー(下部電極に印加される高周波バイアス):30ワット(13.56MHz)である。
【0060】
一方、非ラウンド形状プラグ埋め込み溝(具体例1)の形成条件の一例を示すと、使用装置:アプライドマテリアルズ(Applied Materials)社Centura MXP(マグネトロンRIE型装置)、ガス種:HBr/He/O2/SF6,ステージ温度:摂氏45度、処理圧力:13.3パスカル、RFパワー(下部電極に印加される高周波バイアス):600ワット(13.56MHz)である。
【0061】
図23からわかるように、非ラウンド形状プラグ埋め込み溝(具体例1:Dは1.5マイクロメートル程度、Wは0.5マイクロメートル程度、wは0.36マイクロメートル程度、Rは0.82マイクロメートル程度)では、孔底が角ばっており、側壁の傾きも上反部はほぼ垂直で、下端近くでカーブして、若干テーパ(平均としてのθは約87度)を持っている。一方、図24からわかるように、ラウンド形状プラグ埋め込み溝(具体例2:Dは1.5マイクロメートル程度、Wは0.56マイクロメートル程度、wは0.43マイクロメートル程度、Rは0.41マイクロメートル程度)では、孔底がほぼ一定の曲率半径Rを有するラウンド形状をしており、側壁もやや大きめで全長に渡りほぼ一定の角度のテーパ形状(θは約87.5度)を呈している。
【0062】
3.本願の第1の実施の形態の半導体装置の要部製造プロセスの説明(主に図6から図16)
図6は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜形成工程)における図4に対応するデバイス断面図である。図7は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜加工工程)における図4に対応するデバイス断面図である。図8は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜エッチング工程)における図4に対応するデバイス断面図である。図9は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝エッチング工程)における図4に対応するデバイス断面図である。図10は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜除去工程)における図4に対応するデバイス断面図である。図11は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜除去工程)における図4に対応するデバイス断面図である。図12は本願の第1の実施の形態の半導体装置の製造プロセス(埋め込み用ポリシリコン膜成膜工程)における図4に対応するデバイス断面図である。図13は本願の第1の実施の形態の半導体装置の製造プロセス(表面平坦化工程)における図4に対応するデバイス断面図である。図14は本願の第1の実施の形態の半導体装置の製造プロセス(各種不純物ドープ領域及びゲート電極構造形成工程)における図4に対応するデバイス断面図である。図15は本願の第1の実施の形態の半導体装置の製造プロセス(プリメタル絶縁膜及び下層配線層形成工程)における図4に対応するデバイス断面図である。図16は本願の第1の実施の形態の半導体装置の製造プロセス(上層配線層および裏面メタル電極形成工程)における図4に対応するデバイス断面図である。これらに基づいて、本願の第1の実施の形態の半導体装置の要部製造プロセスを説明する。
【0063】
スターティングウエハとして、たとえば、P型の200φのシリコン単結晶エピタキシャルウエハ1(シリコン系単結晶半導体基板)を準備する(なお、必要に応じて、300φウエハでも450φウエハでもよい。また、エピタキシャルウエハではないウエハでもよい。更に、必要があるときは、N型のウエハでもよい)。エピタキシャルウエハ1は、下方のP+型単結晶シリコン基板層1s(厚さは、たとえば、700マイクロメートル程度、範囲としては、たとえば、500から1000マイクロメートル)と、その第1の主面1a(裏面1bの反対側の主面)側にP型ウエハのエピタキシャル層1e(厚さは、たとえば、2マイクロメートル程度、範囲としては、たとえば、1から20マイクロメートル)等から構成される。ここで、シリコン基板層1sとエピタキシャル層1eは、境を接している。シリコン基板層1sの不純物濃度(ボロン濃度)としては、たとえば、5.7X1019/cm3を例示することができる。一方、エピタキシャル層1eの不純物濃度(ボロン濃度)としては、たとえば、6.7X1014/cm3を例示することができる。シリコン基板層1sの不純物濃度は、オン抵抗を下げるため、できるだけ高いことが要求され、エピタキシャル層1eの不純物濃度の方は、チャネル部の特性および耐圧等の確保の観点から比較的低いことが要求されている。従って、通常、シリコン基板層1sの不純物濃度は、エピタキシャル層1eの不純物濃度より高く、具体的にはエピタキシャル層1eの不純物濃度より1000倍(望ましくは10000倍)以上、高濃度である。なお、埋め込みプラグ7のボロン濃度は、通常、シリコン基板層1sの不純物濃度よりも更に高く、7X1020/cm3程度が一般的である。
【0064】
次に、図6に示すように、プラグ埋め込み孔形成用ハードマスク膜31を形成する。ハードマスク膜31としては、たとえば、熱CVD(Chemical Vapor Deposition)法(たとえば、処理温度は摂氏680度程度)による150nm程度の厚さのTEOS(Tetra−Ethyl−Ortho−Silicate)SiO2等を例示することができる。
【0065】
次に、図7に示すように、ウエハ1のほぼ全面に、プラグ埋め込み孔形成用レジスト膜32を塗布する。続いて、通常のリソグラフィにより、レジスト膜32にプラグ埋め込み孔形成用開口33を開口する。
【0066】
次に、図8に示すように、レジスト膜32を対エッチングマスクとして、ドライエッチング(エッチングガス雰囲気としては、たとえば、フルオロカーボンガス−O2系等を例示することができる)により開口33をハードマスク膜31まで延長する。
【0067】
次に、図9に示すように、不要になったレジスト膜32を除去する。
【0068】
次に、図10に示すように、ハードマスク膜31を対エッチングマスクとして、ドライエッチング(エッチングガス雰囲気としては、たとえば、Cl2−HBr−He−O2系等を例示することができる)により開口33に対応するウエハ1のデバイス面1aにエピタキシャル層1eを貫通せず、エピタキシャル層1e内に留まり、その下端がシリコン基板層1sに近接する(近傍まで至る)プラグ埋め込み孔34を形成する(プラグ埋め込み孔34の深さは、エピタキシャル層1eの厚さを2マイクロメートルとして、1.7マイクロメートル程度である)。
【0069】
次に、図11に示すように、不要になったハードマスク膜31を除去する。
【0070】
次に、図12に示すように、ポリシリコンプラグ埋め込みのためのポリシリコンCVD工程を実施することにより、プラグ埋め込み孔34およびウエハ1のデバイス面1aのほぼ全面にポリシリコン膜37を形成する。この工程は、たとえば、次の2段階で実施することができる。すなわち、ボロンドープポリシリコン膜(たとえば、処理温度摂氏400度程度、膜厚400nm程度)を形成し、続いて、ノンドープポリシリコン膜(たとえば、処理温度摂氏530度程度、膜厚100nm程度)を形成する。
【0071】
次に、図13に示すように、ドライエッチング(エッチングガスは、たとえばSF6,ステージ温度は、たとえば摂氏5度程度)によりポリシリコン膜37のエッチバック(エッチング量500nm程度)を実行する。これにより、埋め込みプラグ7が形成される。
【0072】
次に、熱酸化により、表面酸化を実行し、STI(Shallow Trench Isolation)形成用のパッド酸化シリコン膜を形成する。この酸化条件としては、酸化摂氏800度程度、ウエット雰囲気、処理時間10分、膜厚10nm程度を例示することができる。次に、パッド酸化シリコン膜上に、CVDにより、STI窒化シリコン膜を形成する(処理温度摂氏780度程度、膜厚120nm程度)。次に、通常のリソグラフィにより、STI形成用レジスト膜をパターニングする。続いて、このレジスト膜をマスクとして、下地のパッド酸化シリコン膜および窒化シリコン膜を一括して、パターニングする。次に、レジスト膜、パッド酸化シリコン膜および窒化シリコン膜がある状態で、ドライエッチングにより、エピタキシャル層1eにSTI用溝(溝深さは、たとえば385nm程度)を形成する。ここで、不要になったSTI形成用レジスト膜を除去する。次に、STIライナ酸化を実行して、STI用溝内に、熱酸化のより、STIライナ酸化シリコン膜を形成(処理温度摂氏1000度程度、処理時間27分程度、膜厚30nm程度)する。なお、これらの摂氏800度以上の熱処理により、主に、埋め込みプラグ7の固相エピタキシャル領域が形成される(埋め込み当初は、アモルファスや多結晶シリコン状態)。続いて、ウエハ1のデバイス面1aのほぼ全面に埋め込み用の酸化シリコン膜を形成する。この酸化シリコン膜としては、たとえば、モノシラン、アルゴン、酸素等を含有するガス雰囲気を用いたHDP−CVD(High Density Plasma−Chemical Vapor Deposition)による膜厚370nm程度の酸化シリコン膜を例示することができる。次に、CMP(Chemical Mechanical Planarization)等により、不要な酸化シリコン膜、パッド酸化シリコン膜8および窒化シリコン膜を除去すると、STI用溝11内にSTI埋め込み絶縁膜14が残る。
【0073】
次に、図14に示すように、順次、LDMOSFET(Q)を構成する主要な拡散領域(不純物ドープ領域)およびゲート電極構造(ゲート絶縁膜4、その上に形成されたポリシリコンまたはポリサイド等のゲート電極24、これらの両側に形成されたサイドウォールスペーサ絶縁膜25等からなる)等を形成する。ゲート絶縁膜4の下方のP型エピタキシャル層1eの内部には、P型ウエル領域3が形成されており、埋め込みプラグ7周辺のP型エピタキシャル層1eの表面領域には、P+型コンタクト領域16が形成されている。ゲート電極構造のソース側には、N+型ソース領域17(N+型ソース不純物ドープ領域)、N−型オフセットソース領域15(N−型ソース不純物ドープ領域)およびP型非対称チャネル不純物ドープ領域19が設けられており、同ドレイン側には、N+型ドレイン領域18(N+型ドレイン不純物ドープ領域)、N型オフセットドレイン領域21(N型ドレイン不純物ドープ領域)およびN−型オフセットドレイン領域22(N−型ドレイン不純物ドープ領域)が設けられている。
【0074】
次に、図15に示すように、ウエハ1のデバイス面1a上には、プリメタル絶縁膜6が形成され、その中にタングステンプラグ8が埋め込まれている。プリメタル絶縁膜8上には、第1層タングステン配線膜9が形成される。
【0075】
次に、図16に示すように、配線層間絶縁膜20、上層メタル配線10、ボンディングパッド12、ファイナルパッシベーション膜13、パッド開口38等が形成される。続いて、バックグラインディングにより、シリコン基板層1sの厚さは、たとえば、200から20マイクロメートル程度とされ、裏面1bにスパッタリング成膜等により、裏面メタルソース電極5(ソースメタル電極)が形成される。裏面メタル電極膜5としては、具体的には、たとえば、形成順に、ニッケル膜、チタン膜、ニッケル膜、および金膜から成る多層金属膜を例示することができる。
【0076】
4.本願の第2の実施の形態の半導体装置のデバイス構造および要部製造プロセスの説明(主に図17および図18)
この例の製造プロセスは、セクション3に説明したところと、ほとんど同じであるので、このセクションでは、セクション3で説明した部分と異なる部分のみを説明する。この例と第1の実施の形態の相違は、図10の状態で、以下に示すイオン注入領域(プラグ下高濃度ドープ領域)35を形成するためのイオン注入工程を実施するか否かのみである。これにより、オン抵抗を更に下げることができる。
【0077】
図17は本願の第2の実施の形態の半導体装置の製造プロセス(プラグ下高濃度ドープ領域導入工程)における図4に対応するデバイス断面図である。図18は本願の第2の実施の形態の半導体装置のチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。これらに基づいて、本願の第2の実施の形態の半導体装置のデバイス構造および要部製造プロセスを説明する。
【0078】
図17に示すように、セクション3における図10の状態で、プラグ埋め込み溝34の底と高濃度半導体基板部34の上方界面との間に、高濃度半導体基板部34と同程度またはそれ以上の濃度のP型不純物をイオン注入することにより、図18に示すように、シリコン系埋め込み導電プラグ7の下端と高濃度半導体基板部1sの上方界面との間にプラグ下高濃度ドープ領域35を形成する。
【0079】
5.本願の各実施の形態に対する考察並びに補足的説明(主に図20から図22、および図19、図23、図24等を参照)
図20は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。図21は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その1)である。図22は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その2)である。なお、図21及び図22の比較例は、図19に実線で示すラウンド形状のもの同士を比較したものである。これらに基づいて、本願の各実施の形態に対する考察並びに補足的説明を行う。
【0080】
図4のような構造において、シリコン系埋め込み導電プラグ7が高濃度半導体基板部1sに到達している(言い換えると、低濃度エピタキシ層1eを貫通している)貫通プラグである場合と、シリコン系埋め込み導電プラグ7が高濃度半導体基板部1sに到達していない(言い換えると、低濃度エピタキシ層1eを貫通していない)非貫通プラグである場合とで、ドレインリーク不良の発生率を比較すると、図20のようになる。ここで、横軸は、埋め込みシリコンプラグ7の深さである。これより、埋め込みシリコンプラグ7の深さが浅いほど不良率が低いことがわかる。これは、埋め込みシリコンプラグ7の深さが、エピタキシ層の深さよりも深いと、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面に、シリコンプラグ7が存在することになり、その界面周辺から結晶欠陥が発生するからである。すなわち、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面においては、不純物ドープ量の相違により、応力が発生している。一方、シリコンプラグ7は当初は、アモルファスや多結晶状態であるが、熱処理により結晶化する際に収縮し、応力を発生する。従って、貫通プラグの周辺の高濃度半導体基板部1sと低濃度エピタキシ層1eの界面では、3方向からの応力が集中することなり、結晶欠陥の発生に至る。これに対して、図19に実線または破線で示すような非貫通プラグでは、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面に埋め込みプラグがないので、そこに応力が集中することを回避することができる。
【0081】
しかし、そのようにして、高濃度半導体基板部1sに到達しないプラグでは、抵抗値が急激に上昇するのではないかとの懸念があるが、その点については、以下に説明する。
【0082】
図21及び図22は、標準抵抗値の異なる2種類の製品について、図20に対応する各埋め込みシリコンプラグ7の深さのサンプルにおけるプラグ部分の抵抗値をプロットしたものである。これより、低濃度エピタキシ層1eの厚さTが2マイクロメートル程度のとき、各埋め込みシリコンプラグ7の深さDが1.3マイクロメートル程度以上であれば、非貫通プラグと貫通プラグの間で、実効的な抵抗値の差はないことがわかる。
【0083】
このように、非貫通プラグ(プラグの深さ1.5マイクロメートル前後)と貫通プラグ(プラグの深さ12.7マイクロメートル前後)で、ほとんど抵抗値に変化がないのは、高濃度半導体基板部1sと低濃度エピタキシ層1eの間の不純物濃度の大きな相違によって、高濃度半導体基板部1s内の不純物が、相当程度、低濃度エピタキシ層1e内に湧きあがっているためと考えられる。これを言い換えると、不純物濃度上の実効的基板&エピタキシ界面42は、結晶学的基板&エピタキシ界面41よりも、相当程度、上にあるということと推定できる。
【0084】
なお、ラウンド形状の非貫通プラグと非ラウンド形状の非貫通プラグでは、抵抗値に関しては、ほぼ同様の結果を示すが、リーク不良率に関しては、ラウンド形状の非貫通プラグの方が、若干、低い傾向を示す。これは、図23のような孔底が角ばっている場合には、結晶化による応力が当該部分に集中しやすいからと考えられる。
【0085】
以上説明したように、第1の実施の形態(具体例1,2)および第2の実施の形態の埋め込みプラグは、第一義的には、高濃度半導体基板部1sと低濃度エピタキシ層1eの結晶学的界面41に到達していないが、抵抗値が上昇しない程度に近接していることによって、導通プラグとしてのパフォーマンスを低下させることなく、結晶欠陥の低減の効果を達成している。従って、その他の特徴、すなわち、プラグ下高濃度ドープ領域、テーパ形状、ラウンド形状等は、副次的であり、必須の特徴ではない。
【0086】
6.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0087】
例えば、前記実施の形態では、第1層配線として、タングステン配線を使用した例を具体的に説明したが、本願発明はそれに限定されるものではなく、タングステン配線の代わりに、銅その他のダマシン配線(埋め込み配線)やアルミニウム系非埋め込み配線を使用してもよい。また、LDMISFETまたはLDMOSFETを集積回路の一部の要素として使用する例を具体的に説明したが、単体デバイスとして使用してもよい。
【0088】
更に、前記実施の形態では、シリコンやシリコンゲルマニウム等のシリコン系半導体(Silicon base semiconductor)を基体(基板)として素子を形成する例を具体的に説明したが、本願発明はそれに限定されるものではなく、SiC,GaN,GaAs等を基体(基板)として素子を形成するものにも適用できることは言うまでもない。
【符号の説明】
【0089】
1 半導体基板(ウエハ)
1a (ウエハ又はチップの)第1の主面(表側主面)
1b (ウエハ又はチップの)第2の主面(裏側主面)
1e (ウエハ又はチップの)低濃度エピタキシ層
1s (ウエハ又はチップの)高濃度半導体基板部
2 デバイスチップ(半導体チップ)
3 P型ウエル領域(Pボディ領域)
4 ゲート絶縁膜
5 裏面メタルソース電極
6 プリメタル絶縁膜
7 シリコン系埋め込み導電プラグ
8 タングステンプラグ
9 下層メタル配線
10 上層メタル配線
11 チャネル領域
12 ボンディングパッド
13 ファイナルパッシベーション膜
14 酸化シリコン膜アイソレーション領域
15 N−型ソース不純物ドープ領域
16 P+型プラグコンタクト領域
17 N+型ソース不純物ドープ領域
18 N+型ドレイン不純物ドープ領域
19 P型非対称チャネル不純物ドープ領域
20 層間絶縁膜
21 N型ドレイン不純物ドープ領域
22 N−型ドレイン不純物ドープ領域
24 ポリシリコン系ゲート電極
25 サイドウォール絶縁膜
31 プラグ埋め込み溝形成用ハードマスク膜
32 プラグ埋め込み溝形成用レジスト膜
33 開口
34 プラグ埋め込み溝
35 イオン注入領域(プラグ下高濃度ドープ領域)
37 埋め込み用ポリシリコン膜
38 パッド開口
41 結晶学的基板&エピタキシ界面
42 不純物濃度上の実効的基板&エピタキシ界面
51 ドライエッチング装置
52 処理チャンバ
53 ウエハステージ
54 反応ガス
55 ガス導入口
56 真空排気系
57 ガス排気口
58 マイクロ波
59 磁気発生コイル
60 プラズマ
61 プラズマ励起部
62 マイクロ波導波管
D 埋め込みプラグの埋め込み深さ(全長)
G 埋め込みプラグ先端と高濃度基板の距離
L 埋め込みプラグの平面的長さ
Q LDMOSFET
R 埋め込みプラグの下端ラウンド部の曲率半径
T エピタキシ層厚さ
W 埋め込みプラグの上端幅
w 埋め込みプラグの下端近傍幅
θ 埋め込みプラグのテーパ角度
【技術分野】
【0001】
本発明は、パワー系半導体装置(または、これを含む半導体集積回路装置)におけるデバイス技術等に適用して有効な技術に関する。
【背景技術】
【0002】
日本特表2005−522052号公報(特許文献1)または、これに対応する国際公開第2003/085722号パンフレット(特許文献2)には、縦型パワーMOSFET(Vertical Power MOSFET)において、ソースドレインオン抵抗(Source Drain On−Resistance)を下げるため、N型エピタキシ層にPボディ領域を延長する形で、P型のストライプ状領域を隣接するゲート電極間に挿入したデバイス構造が開示されている。
【0003】
日本特開平5−90397号公報(特許文献3)には、エアギャップ(Air Gap)を絶縁層とするSOI(Silicon On Insulator)構造において、エア絶縁層の上下を繋ぐ導電プラグを兼ねた支柱(Pillar)として、基板に到達しないポリシリコンプラグ(Polysilicon Plug)を利用するデバイス構造が開示されている。
【0004】
日本特開2007−53124号公報(特許文献4)には、LDMOSFET(Laterally diffused MOSFET)において、ソース不純物ドープ領域からP型エピタキシ層を貫通してP型基板に至るP型ポリシリコンプラグが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2005−522052号公報
【特許文献2】国際公開第2003/085722号パンフレット
【特許文献3】特開平5−90397号公報
【特許文献4】特開2007−53124号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
シリコン基板裏面をソース電極として使用するLDMOSFETにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からP型エピタキシ層を貫通してP型基板内部に至るP型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【0007】
本願発明は、これらの課題を解決するためになされたものである。
【0008】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【0009】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0011】
すなわち、本願の一つの発明は、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の近傍のエピタキシ層上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。
【発明の効果】
【0012】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0013】
すなわち、LDMOSFETを含む半導体装置であって、LDMOSFETのソース不純物ドープ領域の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有するようにしたので、不所望な応力の発生を防止することができる。
【図面の簡単な説明】
【0014】
【図1】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(ゲート電極上面までが見えるもの)である。
【図2】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(半導体基板上面の拡散構造が見えるも)である。
【図3】本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(プリメタル絶縁膜中のタングステンプラグまでが見えるも)である。
【図4】チップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。
【図5】本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。
【図6】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜形成工程)における図4に対応するデバイス断面図である。
【図7】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜加工工程)における図4に対応するデバイス断面図である。
【図8】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜エッチング工程)における図4に対応するデバイス断面図である。
【図9】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝エッチング工程)における図4に対応するデバイス断面図である。
【図10】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜除去工程)における図4に対応するデバイス断面図である。
【図11】本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜除去工程)における図4に対応するデバイス断面図である。
【図12】本願の第1の実施の形態の半導体装置の製造プロセス(埋め込み用ポリシリコン膜成膜工程)における図4に対応するデバイス断面図である。
【図13】本願の第1の実施の形態の半導体装置の製造プロセス(表面平坦化工程)における図4に対応するデバイス断面図である。
【図14】本願の第1の実施の形態の半導体装置の製造プロセス(各種不純物ドープ領域及びゲート電極構造形成工程)における図4に対応するデバイス断面図である。
【図15】本願の第1の実施の形態の半導体装置の製造プロセス(プリメタル絶縁膜及び下層配線層形成工程)における図4に対応するデバイス断面図である。
【図16】本願の第1の実施の形態の半導体装置の製造プロセス(上層配線層および裏面メタル電極形成工程)における図4に対応するデバイス断面図である。
【図17】本願の第2の実施の形態の半導体装置の製造プロセス(プラグ下高濃度ドープ領域導入工程)における図4に対応するデバイス断面図である。
【図18】本願の第2の実施の形態の半導体装置のチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。
【図19】図2とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。
【図20】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。
【図21】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その1)である。
【図22】本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その2)である。
【図23】本願の第1の実施の形態の非貫通プラグ(具体例1)に対応する非ラウンド形状のプラグ埋め込み溝のSEM写真である。
【図24】本願の第1の実施の形態の非貫通プラグ(具体例2)に対応するラウンド形状のプラグ埋め込み溝のSEM写真である。
【発明を実施するための形態】
【0015】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【0016】
1.以下を含む半導体装置:
(a)第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第2の主面側の第1導電型のシリコン系単結晶基板層を有する半導体基板;
(b)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMISFETのゲート電極;
(c)前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMISFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;
(d)前記LDMISFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【0017】
2.前記1項の半導体装置において、前記シリコン系導電プラグは、第1導電型不純物がドープされている。
【0018】
3.前記2項の半導体装置において、前記第1導電型不純物は、ボロンである。
【0019】
4.前記1から3項のいずれか一つの半導体装置において、更に、以下を含む:
(e)前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【0020】
5.前記1から4項のいずれか一つの半導体装置において、更に、以下を含む:
(f)前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第1の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第1導電型不純物がドープされたプラグコンタクト領域。
【0021】
6.前記1から5項のいずれか一つの半導体装置において、前記シリコン系単結晶基板層は、P型シリコン単結晶基板である。
【0022】
7.前記1から6項のいずれか一つの半導体装置において、前記シリコン系エピタキシ半導体層は、P型シリコンエピタキシ半導体層である。
【0023】
8.前記1から7項のいずれか一つの半導体装置において、前記LDMISFETは、Nチャネル型LDMISFETである。
【0024】
9.前記1から8項のいずれか一つの半導体装置において、更に、以下を含む:
(g)前記半導体基板の前記第2の主面に設けられた裏面メタルソース電極。
【0025】
10.前記1から9項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【0026】
11.前記1から10項のいずれか一つの半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【0027】
12.前記1から11項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、81度以上、88以下程度の下方に向けて細くなるテーパ角を有する。
【0028】
13.前記1から12項のいずれか一つの半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【0029】
14.前記1から13項の半導体装置において、更に、以下を含む:
(h)前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第1導電型のプラグ下高濃度ドープ領域。
【0030】
15.前記14項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【0031】
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0032】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。
【0033】
今日の半導体集積回路装置、すなわち、LSI(Large Scale Integration)のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル(Premetal)工程(M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程)あたりまでのFEOL(Front End of Line)工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで(ウエハレベルパッケージプロセスにおいては、当該プロセスも含む)のBEOL(Back End of Line)工程に大別できる。
【0034】
また、「パワー系半導体装置」または「パワー系半導体集積回路装置」というときは、たとえば、5ワット以上の電力を扱うことができる素子又は回路部分を有することを示す。本願の実施の形態の例は、これに属すると考えられる。
【0035】
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【0036】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。
【0037】
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【0038】
窒化シリコン膜は、SAC(Self−Aligned Contact)技術におけるエッチストップ膜として、多用されるほか、SMT(Stress Memorization Technique)における応力付与膜としても使用される。
【0039】
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【0040】
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0041】
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【0042】
6.「LDMISFET(Laterally diffused MISFET)」または「LDMOSFET」は、一般に、ゲート電極のソース側からの横方向の2重拡散を利用して形成した横型MISFETの一種であり、高濃度半導体基板がソース電極(半導体基板の下面)となることが第1の特徴であり、多段のドレイン領域によって高耐圧を実現しているのが第2の特徴である。縦型MISFETと比較して、オン抵抗は若干高いが、ゲートの寄生容量が小さく、低インピーダンスで回路効率のよい回路(たとえば、高周波アンプ等)が構成できる外、CMOS型集積回路等と相性もよく、同一基板に集積しやすい等のメリットを有する。
【0043】
なお、LDMISFET等の高濃度ソース不純物領域は、半導体基板上面のメタル電極等(相互接続メタル配線)によって基板(基板表面上の高濃度領域)とショートされている。本願の各実施の形態においては、上面ソース領域と下面ソース電極との抵抗を下げるために、ウエル領域(ボディ領域)の表面から高濃度基板領域の近傍に至る高濃度にドープされた埋め込みシリコンプラグ(シリコン系プラグ)が設けられている。
【0044】
本願において、「相互接続メタル配線」というときは、以下の実施の形態に示すような、タングステンプラグと下層配線を組み合わせたものの外、相互接続すべき両表面領域に渡って形成された一体の電極等を含む。なお、前記高濃度ソース不純物領域とのショート又は相互接続は、シリコン系プラグとの間で行われても良い。ここで、相互接続メタル配線の構成要素には、TaN,TiN等の金属窒化物の薄膜や各種の金属シリサイド(たとえば、サリサイドプロセス等のソース上シリサイデーション膜等)の薄膜を含み得る。
【0045】
また、「ポリシリコン(Poly−Silicon)」、「多結晶シリコン」等というときは、特に、そうでない旨明示したとき、および、明らかにそうでない場合を除き、通常の多結晶(Poly−Crystaline)シリコン系部材の外、アモルファスシリコン系部材も含むものとする。これは、多結晶状態とアモルファス状態の境目は、必ずしも明確ではないからである。
【0046】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0047】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【0048】
なお、LDMOSFETのシリコン系埋め込みプラグについて開示した先行特許出願としては、たとえば日本特願第2009−153254号(日本出願日2009年6月29日)がある。
【0049】
1.本願の第1の実施の形態の半導体装置のデバイス構造等の説明(主に図1から図4、および図19)
本願においては、主にNチャネル型LDMOSFETについて、具体的に説明するが、本願発明は、Pチャネル型LDMOSFETにも同様に適用できることは言うまでもない。その場合には、原則として、全ての不純物領域(ポリシリコン領域等を含む)について、PN反転操作を行えばよい。また、以下では、オフセット構造(サイドウォール構造に由来する)を伴うソース不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。更に、以下の実施の形態においては、2段のオフセットドレイン構造(たとえば、1段でも3段でも良い)を伴うドレイン不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。
【0050】
図1は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(ゲート電極上面までが見えるもの)である。図2は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(半導体基板上面の拡散構造が見えるも)である。図3は本願の第1の実施の形態の半導体装置のデバイスの一例であるLDMISFETを内蔵する半導体集積回路装置におけるLDMISFETの周辺構造を示すデバイス上面図(プリメタル絶縁膜中のタングステンプラグまでが見えるも)である。なお、図1から図3においては、図示の都合上、平面的寸法のうち、縦方向(ゲート幅方向)を縮小している。因みに、図2において、埋め込みプラグの平面的長さLは、ゲート幅と同程度であり、一例としては、たとえば、200マイクロメートル程度である。図4はチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。図19は図2とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。これらに基づいて、本願の第1の実施の形態の半導体装置のデバイス構造等を説明する。
【0051】
図1から図4に示すように、Nチャネル型LDMISFET(Q)の主要部は、主として、たとえば、高濃度P型シリコン単結晶基板2上の比較的低濃度のP型シリコンエピタキシ層1eの上面1a及びその内部に形成されており、半導体チップ2の裏面1bには、裏面メタルソース電極5が設けられている。P型シリコンエピタキシ層1eの上面1a上には、ゲート絶縁膜4(たとえば、厚さ11nm程度のシリコン酸化膜等)を介して、たとえば、ポリシリコン系ゲート電極24(たとえば、厚さ250nm程度、幅すなわちゲート長220nm程度)が設けられており、その両側には、サイドウォール絶縁膜25が設けられている。P型シリコンエピタキシ層1eの上面1aの表面領域の内、ポリシリコン系ゲート電極24のドレイン側には、N−型ドレイン不純物ドープ領域22(イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ40keV程度、濃度8x1012/cm3程度)、N型ドレイン不純物ドープ領域21(イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ40keV程度、濃度8x1012/cm3程度)およびN+型ドレイン不純物ドープ領域18(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ70keV程度、濃度8x1015/cm3程度)が設けられており、ポリシリコン系ゲート電極24のソース側には、N+型ソース不純物ドープ領域17、P+型プラグコンタクト領域16(イオン注入条件としては、以下を例示することができる。イオン種BF2、打ち込みエネルギ70keV程度、濃度2x1015/cm3程度)、N−型ソース不純物ドープ領域15(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ15keV程度、濃度3x1015/cm3程度)、およびP型非対称チャネル不純物ドープ領域19(イオン注入条件としては、以下を例示することができる。イオン種はボロン、打ち込みエネルギ15keV程度、濃度7x1015/cm3程度)が設けられている。ここで、チャネル領域は、ゲート電極構造のソースサイドから導入されたP型ウエル領域3(いわゆるPボディ領域であり、ボロン注入条件としては、以下を例示することができる。第1ステップ:打ち込みエネルギ200keV程度、濃度2x1013/cm3程度;第2ステップ:打ち込みエネルギ50keV程度、濃度5x1012/cm3程度)によって構成されており、P+型プラグコンタクト領域16の表面を上端として、ソース不純物ドープ領域(N+型ソース不純物ドープ領域17(イオン注入条件としては、以下を例示することができる。イオン種As、打ち込みエネルギ70keV程度、濃度8x1015/cm3程度)、N−型ソース不純物ドープ領域15)の近傍の半導体基板2の第1の主面1aから第2の主面1bに向けてシリコン系単結晶基板層1sの近傍まで下方へ延び、シリコン系エピタキシ半導体層1e内にその下端があるシリコン系導電プラグ7(主に高濃度ボロンドープポリシリコン部材等からなるが、全部又は一部が単結晶化している場合もある)が設けられている。すなわち、シリコン系導電プラグ7は、第1導電型不純物の一例であるボロンが高濃度にドープされている。
【0052】
更に半導体基板2の上面1a上には、プリメタル絶縁膜6(たとえば、厚さ750nm程度)が設けられており、その中にはタングステンプラグ8(周辺には薄膜のチタン、チタンナイトライド等のバリアメタル層が設けられている)が設けられている。プリメタル絶縁膜6上には、たとえば、タングステン配線等の下層メタル配線9(たとえば、厚さ100nm程度)が設けられており、たとえば、タングステンプラグ8と下層メタル配線9とでN+型ソース不純物ドープ領域17とP+型プラグコンタクト領域16の間の相互接続メタル配線を構成している。この下層メタル配線9上には、層間絶縁膜20等を介して、上層メタル配線10が形成されており、更にその上には、ボンディングパッド12、ファイナルパッシベーション膜13等が設けられている。
【0053】
なお、アクティブ領域の周りには、図1から図3に示すように、STI(Shallow Trench Isolation)等の酸化シリコン膜アイソレーション領域14が設けられている。
【0054】
次に、シリコン系埋め込み導電プラグ7の詳細構造および高濃度半導体基板部1eとの関係を図19に示す。図19(実線)に示すように、本願の各実施の形態のシリコン系埋め込み導電プラグ7の具体例2は、埋め込みプラグの上端幅Wが下端近傍幅wよりも広い下方に向けて比較的大きめで、ほぼ一定の傾きのテーパを有する形状をしており、先端部分は曲率半径Rのラウンド形状を呈している。また、埋め込みプラグの埋め込み深さ(全長)Dは、エピタキシ層厚さTより小さいことが特徴(具体例1,2に共通、具体例1は図19に破線で示す)となっており、埋め込みプラグ先端と高濃度基板の距離Gは、(エピタキシ層厚さTにほぼ独立に)たとえば、0.2マイクロメートル程度から0.8マイクロメートル程度(更に望ましくは、0.3マイクロメートル程度から0.7マイクロメートル程度)が好適と考えられる。テーパ角度θについては、埋め込み特性の向上の観点からは、比較的大きい方がよいが、埋め込みプラグの上端幅Wと下端近傍幅wの差を0.2マイクロメートル程度から0.1マイクロメートル程度とする必要から、81度から88度程度の範囲が好適と考えられる。
【0055】
2.本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置等の説明(主に図5、図23および24)
ここで説明するエッチング装置及び同プロセスは、一例であり、本願発明は、これらの特定の装置およびプロセスに限定されないことはいうまでもない。
【0056】
図5は本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。図23は本願の第1の実施の形態の非貫通プラグ(具体例1)に対応する非ラウンド形状のプラグ埋め込み溝のSEM写真である。図24は本願の第1の実施の形態の非貫通プラグ(具体例2)に対応するラウンド形状のプラグ埋め込み溝のSEM写真である。これらに基づいて、本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置51(図5)等を説明する。
【0057】
図5に各実施の形態のプラグ埋め込み溝34(図9参照)の形成に用いた日立ハイテクニロジーズ社のマイクロ波ECR(Electron Cyclotron Resonance)型のドライエチング装置(型式M511)の模式断面図を示す。図5に示すように、処理チャンバ52の下半部にはウエハステージ53が設けられており、処理時には、この上にウエハ1がその第1の主面1a(ゲート電極24がある面)を上に向けて於かれている。処理チャンバ52の上半部には、プラズマ励起部61が設けられており、その周りには磁気発生コイル59が設けられている。このプラズマ励起部61には、マイクロ波導波管62を介して、マイクロ波58が導入され、そこでプラズマ60が励起される。処理中は処理チャンバ52に設けられたガス導入口55から反応ガス54が供給され、処理後のガスは真空排気系56により、ガス排気口57から排気される。
【0058】
この装置によるプラグ埋め込み溝34形成の結果(具体例2)のSEM(Scanning Electron Microscope)写真を図24(ラウンド形状プラグ埋め込み溝)に示す。なお、別のエッチング装置を用いた具体例1のSEMの写真を図23(非ラウンド形状プラグ埋め込み溝)に示す。
【0059】
ここで、ラウンド形状プラグ埋め込み溝の形成条件の一例を示すと、使用装置:日立ハイテクニロジーズ(Hitachi High Technologies)社M511、ガス種:SF6/O2,ステージ温度:摂氏100度、処理圧力:2パスカル、マイクロ波パワー:600ワット(2.45GHz)、RFパワー(下部電極に印加される高周波バイアス):30ワット(13.56MHz)である。
【0060】
一方、非ラウンド形状プラグ埋め込み溝(具体例1)の形成条件の一例を示すと、使用装置:アプライドマテリアルズ(Applied Materials)社Centura MXP(マグネトロンRIE型装置)、ガス種:HBr/He/O2/SF6,ステージ温度:摂氏45度、処理圧力:13.3パスカル、RFパワー(下部電極に印加される高周波バイアス):600ワット(13.56MHz)である。
【0061】
図23からわかるように、非ラウンド形状プラグ埋め込み溝(具体例1:Dは1.5マイクロメートル程度、Wは0.5マイクロメートル程度、wは0.36マイクロメートル程度、Rは0.82マイクロメートル程度)では、孔底が角ばっており、側壁の傾きも上反部はほぼ垂直で、下端近くでカーブして、若干テーパ(平均としてのθは約87度)を持っている。一方、図24からわかるように、ラウンド形状プラグ埋め込み溝(具体例2:Dは1.5マイクロメートル程度、Wは0.56マイクロメートル程度、wは0.43マイクロメートル程度、Rは0.41マイクロメートル程度)では、孔底がほぼ一定の曲率半径Rを有するラウンド形状をしており、側壁もやや大きめで全長に渡りほぼ一定の角度のテーパ形状(θは約87.5度)を呈している。
【0062】
3.本願の第1の実施の形態の半導体装置の要部製造プロセスの説明(主に図6から図16)
図6は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜形成工程)における図4に対応するデバイス断面図である。図7は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜加工工程)における図4に対応するデバイス断面図である。図8は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜エッチング工程)における図4に対応するデバイス断面図である。図9は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝エッチング工程)における図4に対応するデバイス断面図である。図10は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用レジスト膜除去工程)における図4に対応するデバイス断面図である。図11は本願の第1の実施の形態の半導体装置の製造プロセス(プラグ埋め込み溝形成用ハードマスク膜除去工程)における図4に対応するデバイス断面図である。図12は本願の第1の実施の形態の半導体装置の製造プロセス(埋め込み用ポリシリコン膜成膜工程)における図4に対応するデバイス断面図である。図13は本願の第1の実施の形態の半導体装置の製造プロセス(表面平坦化工程)における図4に対応するデバイス断面図である。図14は本願の第1の実施の形態の半導体装置の製造プロセス(各種不純物ドープ領域及びゲート電極構造形成工程)における図4に対応するデバイス断面図である。図15は本願の第1の実施の形態の半導体装置の製造プロセス(プリメタル絶縁膜及び下層配線層形成工程)における図4に対応するデバイス断面図である。図16は本願の第1の実施の形態の半導体装置の製造プロセス(上層配線層および裏面メタル電極形成工程)における図4に対応するデバイス断面図である。これらに基づいて、本願の第1の実施の形態の半導体装置の要部製造プロセスを説明する。
【0063】
スターティングウエハとして、たとえば、P型の200φのシリコン単結晶エピタキシャルウエハ1(シリコン系単結晶半導体基板)を準備する(なお、必要に応じて、300φウエハでも450φウエハでもよい。また、エピタキシャルウエハではないウエハでもよい。更に、必要があるときは、N型のウエハでもよい)。エピタキシャルウエハ1は、下方のP+型単結晶シリコン基板層1s(厚さは、たとえば、700マイクロメートル程度、範囲としては、たとえば、500から1000マイクロメートル)と、その第1の主面1a(裏面1bの反対側の主面)側にP型ウエハのエピタキシャル層1e(厚さは、たとえば、2マイクロメートル程度、範囲としては、たとえば、1から20マイクロメートル)等から構成される。ここで、シリコン基板層1sとエピタキシャル層1eは、境を接している。シリコン基板層1sの不純物濃度(ボロン濃度)としては、たとえば、5.7X1019/cm3を例示することができる。一方、エピタキシャル層1eの不純物濃度(ボロン濃度)としては、たとえば、6.7X1014/cm3を例示することができる。シリコン基板層1sの不純物濃度は、オン抵抗を下げるため、できるだけ高いことが要求され、エピタキシャル層1eの不純物濃度の方は、チャネル部の特性および耐圧等の確保の観点から比較的低いことが要求されている。従って、通常、シリコン基板層1sの不純物濃度は、エピタキシャル層1eの不純物濃度より高く、具体的にはエピタキシャル層1eの不純物濃度より1000倍(望ましくは10000倍)以上、高濃度である。なお、埋め込みプラグ7のボロン濃度は、通常、シリコン基板層1sの不純物濃度よりも更に高く、7X1020/cm3程度が一般的である。
【0064】
次に、図6に示すように、プラグ埋め込み孔形成用ハードマスク膜31を形成する。ハードマスク膜31としては、たとえば、熱CVD(Chemical Vapor Deposition)法(たとえば、処理温度は摂氏680度程度)による150nm程度の厚さのTEOS(Tetra−Ethyl−Ortho−Silicate)SiO2等を例示することができる。
【0065】
次に、図7に示すように、ウエハ1のほぼ全面に、プラグ埋め込み孔形成用レジスト膜32を塗布する。続いて、通常のリソグラフィにより、レジスト膜32にプラグ埋め込み孔形成用開口33を開口する。
【0066】
次に、図8に示すように、レジスト膜32を対エッチングマスクとして、ドライエッチング(エッチングガス雰囲気としては、たとえば、フルオロカーボンガス−O2系等を例示することができる)により開口33をハードマスク膜31まで延長する。
【0067】
次に、図9に示すように、不要になったレジスト膜32を除去する。
【0068】
次に、図10に示すように、ハードマスク膜31を対エッチングマスクとして、ドライエッチング(エッチングガス雰囲気としては、たとえば、Cl2−HBr−He−O2系等を例示することができる)により開口33に対応するウエハ1のデバイス面1aにエピタキシャル層1eを貫通せず、エピタキシャル層1e内に留まり、その下端がシリコン基板層1sに近接する(近傍まで至る)プラグ埋め込み孔34を形成する(プラグ埋め込み孔34の深さは、エピタキシャル層1eの厚さを2マイクロメートルとして、1.7マイクロメートル程度である)。
【0069】
次に、図11に示すように、不要になったハードマスク膜31を除去する。
【0070】
次に、図12に示すように、ポリシリコンプラグ埋め込みのためのポリシリコンCVD工程を実施することにより、プラグ埋め込み孔34およびウエハ1のデバイス面1aのほぼ全面にポリシリコン膜37を形成する。この工程は、たとえば、次の2段階で実施することができる。すなわち、ボロンドープポリシリコン膜(たとえば、処理温度摂氏400度程度、膜厚400nm程度)を形成し、続いて、ノンドープポリシリコン膜(たとえば、処理温度摂氏530度程度、膜厚100nm程度)を形成する。
【0071】
次に、図13に示すように、ドライエッチング(エッチングガスは、たとえばSF6,ステージ温度は、たとえば摂氏5度程度)によりポリシリコン膜37のエッチバック(エッチング量500nm程度)を実行する。これにより、埋め込みプラグ7が形成される。
【0072】
次に、熱酸化により、表面酸化を実行し、STI(Shallow Trench Isolation)形成用のパッド酸化シリコン膜を形成する。この酸化条件としては、酸化摂氏800度程度、ウエット雰囲気、処理時間10分、膜厚10nm程度を例示することができる。次に、パッド酸化シリコン膜上に、CVDにより、STI窒化シリコン膜を形成する(処理温度摂氏780度程度、膜厚120nm程度)。次に、通常のリソグラフィにより、STI形成用レジスト膜をパターニングする。続いて、このレジスト膜をマスクとして、下地のパッド酸化シリコン膜および窒化シリコン膜を一括して、パターニングする。次に、レジスト膜、パッド酸化シリコン膜および窒化シリコン膜がある状態で、ドライエッチングにより、エピタキシャル層1eにSTI用溝(溝深さは、たとえば385nm程度)を形成する。ここで、不要になったSTI形成用レジスト膜を除去する。次に、STIライナ酸化を実行して、STI用溝内に、熱酸化のより、STIライナ酸化シリコン膜を形成(処理温度摂氏1000度程度、処理時間27分程度、膜厚30nm程度)する。なお、これらの摂氏800度以上の熱処理により、主に、埋め込みプラグ7の固相エピタキシャル領域が形成される(埋め込み当初は、アモルファスや多結晶シリコン状態)。続いて、ウエハ1のデバイス面1aのほぼ全面に埋め込み用の酸化シリコン膜を形成する。この酸化シリコン膜としては、たとえば、モノシラン、アルゴン、酸素等を含有するガス雰囲気を用いたHDP−CVD(High Density Plasma−Chemical Vapor Deposition)による膜厚370nm程度の酸化シリコン膜を例示することができる。次に、CMP(Chemical Mechanical Planarization)等により、不要な酸化シリコン膜、パッド酸化シリコン膜8および窒化シリコン膜を除去すると、STI用溝11内にSTI埋め込み絶縁膜14が残る。
【0073】
次に、図14に示すように、順次、LDMOSFET(Q)を構成する主要な拡散領域(不純物ドープ領域)およびゲート電極構造(ゲート絶縁膜4、その上に形成されたポリシリコンまたはポリサイド等のゲート電極24、これらの両側に形成されたサイドウォールスペーサ絶縁膜25等からなる)等を形成する。ゲート絶縁膜4の下方のP型エピタキシャル層1eの内部には、P型ウエル領域3が形成されており、埋め込みプラグ7周辺のP型エピタキシャル層1eの表面領域には、P+型コンタクト領域16が形成されている。ゲート電極構造のソース側には、N+型ソース領域17(N+型ソース不純物ドープ領域)、N−型オフセットソース領域15(N−型ソース不純物ドープ領域)およびP型非対称チャネル不純物ドープ領域19が設けられており、同ドレイン側には、N+型ドレイン領域18(N+型ドレイン不純物ドープ領域)、N型オフセットドレイン領域21(N型ドレイン不純物ドープ領域)およびN−型オフセットドレイン領域22(N−型ドレイン不純物ドープ領域)が設けられている。
【0074】
次に、図15に示すように、ウエハ1のデバイス面1a上には、プリメタル絶縁膜6が形成され、その中にタングステンプラグ8が埋め込まれている。プリメタル絶縁膜8上には、第1層タングステン配線膜9が形成される。
【0075】
次に、図16に示すように、配線層間絶縁膜20、上層メタル配線10、ボンディングパッド12、ファイナルパッシベーション膜13、パッド開口38等が形成される。続いて、バックグラインディングにより、シリコン基板層1sの厚さは、たとえば、200から20マイクロメートル程度とされ、裏面1bにスパッタリング成膜等により、裏面メタルソース電極5(ソースメタル電極)が形成される。裏面メタル電極膜5としては、具体的には、たとえば、形成順に、ニッケル膜、チタン膜、ニッケル膜、および金膜から成る多層金属膜を例示することができる。
【0076】
4.本願の第2の実施の形態の半導体装置のデバイス構造および要部製造プロセスの説明(主に図17および図18)
この例の製造プロセスは、セクション3に説明したところと、ほとんど同じであるので、このセクションでは、セクション3で説明した部分と異なる部分のみを説明する。この例と第1の実施の形態の相違は、図10の状態で、以下に示すイオン注入領域(プラグ下高濃度ドープ領域)35を形成するためのイオン注入工程を実施するか否かのみである。これにより、オン抵抗を更に下げることができる。
【0077】
図17は本願の第2の実施の形態の半導体装置の製造プロセス(プラグ下高濃度ドープ領域導入工程)における図4に対応するデバイス断面図である。図18は本願の第2の実施の形態の半導体装置のチップ化された時点の図1から図3のX−X’断面(ただし、両端の素子分離部分は省略している)に対応するデバイス模式断面図である。これらに基づいて、本願の第2の実施の形態の半導体装置のデバイス構造および要部製造プロセスを説明する。
【0078】
図17に示すように、セクション3における図10の状態で、プラグ埋め込み溝34の底と高濃度半導体基板部34の上方界面との間に、高濃度半導体基板部34と同程度またはそれ以上の濃度のP型不純物をイオン注入することにより、図18に示すように、シリコン系埋め込み導電プラグ7の下端と高濃度半導体基板部1sの上方界面との間にプラグ下高濃度ドープ領域35を形成する。
【0079】
5.本願の各実施の形態に対する考察並びに補足的説明(主に図20から図22、および図19、図23、図24等を参照)
図20は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。図21は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その1)である。図22は本願の第1の実施の形態の非貫通プラグと比較例1の貫通プラグ間での抵抗値データの比較を示すデータプロット図(その2)である。なお、図21及び図22の比較例は、図19に実線で示すラウンド形状のもの同士を比較したものである。これらに基づいて、本願の各実施の形態に対する考察並びに補足的説明を行う。
【0080】
図4のような構造において、シリコン系埋め込み導電プラグ7が高濃度半導体基板部1sに到達している(言い換えると、低濃度エピタキシ層1eを貫通している)貫通プラグである場合と、シリコン系埋め込み導電プラグ7が高濃度半導体基板部1sに到達していない(言い換えると、低濃度エピタキシ層1eを貫通していない)非貫通プラグである場合とで、ドレインリーク不良の発生率を比較すると、図20のようになる。ここで、横軸は、埋め込みシリコンプラグ7の深さである。これより、埋め込みシリコンプラグ7の深さが浅いほど不良率が低いことがわかる。これは、埋め込みシリコンプラグ7の深さが、エピタキシ層の深さよりも深いと、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面に、シリコンプラグ7が存在することになり、その界面周辺から結晶欠陥が発生するからである。すなわち、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面においては、不純物ドープ量の相違により、応力が発生している。一方、シリコンプラグ7は当初は、アモルファスや多結晶状態であるが、熱処理により結晶化する際に収縮し、応力を発生する。従って、貫通プラグの周辺の高濃度半導体基板部1sと低濃度エピタキシ層1eの界面では、3方向からの応力が集中することなり、結晶欠陥の発生に至る。これに対して、図19に実線または破線で示すような非貫通プラグでは、高濃度半導体基板部1sと低濃度エピタキシ層1eの界面に埋め込みプラグがないので、そこに応力が集中することを回避することができる。
【0081】
しかし、そのようにして、高濃度半導体基板部1sに到達しないプラグでは、抵抗値が急激に上昇するのではないかとの懸念があるが、その点については、以下に説明する。
【0082】
図21及び図22は、標準抵抗値の異なる2種類の製品について、図20に対応する各埋め込みシリコンプラグ7の深さのサンプルにおけるプラグ部分の抵抗値をプロットしたものである。これより、低濃度エピタキシ層1eの厚さTが2マイクロメートル程度のとき、各埋め込みシリコンプラグ7の深さDが1.3マイクロメートル程度以上であれば、非貫通プラグと貫通プラグの間で、実効的な抵抗値の差はないことがわかる。
【0083】
このように、非貫通プラグ(プラグの深さ1.5マイクロメートル前後)と貫通プラグ(プラグの深さ12.7マイクロメートル前後)で、ほとんど抵抗値に変化がないのは、高濃度半導体基板部1sと低濃度エピタキシ層1eの間の不純物濃度の大きな相違によって、高濃度半導体基板部1s内の不純物が、相当程度、低濃度エピタキシ層1e内に湧きあがっているためと考えられる。これを言い換えると、不純物濃度上の実効的基板&エピタキシ界面42は、結晶学的基板&エピタキシ界面41よりも、相当程度、上にあるということと推定できる。
【0084】
なお、ラウンド形状の非貫通プラグと非ラウンド形状の非貫通プラグでは、抵抗値に関しては、ほぼ同様の結果を示すが、リーク不良率に関しては、ラウンド形状の非貫通プラグの方が、若干、低い傾向を示す。これは、図23のような孔底が角ばっている場合には、結晶化による応力が当該部分に集中しやすいからと考えられる。
【0085】
以上説明したように、第1の実施の形態(具体例1,2)および第2の実施の形態の埋め込みプラグは、第一義的には、高濃度半導体基板部1sと低濃度エピタキシ層1eの結晶学的界面41に到達していないが、抵抗値が上昇しない程度に近接していることによって、導通プラグとしてのパフォーマンスを低下させることなく、結晶欠陥の低減の効果を達成している。従って、その他の特徴、すなわち、プラグ下高濃度ドープ領域、テーパ形状、ラウンド形状等は、副次的であり、必須の特徴ではない。
【0086】
6.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0087】
例えば、前記実施の形態では、第1層配線として、タングステン配線を使用した例を具体的に説明したが、本願発明はそれに限定されるものではなく、タングステン配線の代わりに、銅その他のダマシン配線(埋め込み配線)やアルミニウム系非埋め込み配線を使用してもよい。また、LDMISFETまたはLDMOSFETを集積回路の一部の要素として使用する例を具体的に説明したが、単体デバイスとして使用してもよい。
【0088】
更に、前記実施の形態では、シリコンやシリコンゲルマニウム等のシリコン系半導体(Silicon base semiconductor)を基体(基板)として素子を形成する例を具体的に説明したが、本願発明はそれに限定されるものではなく、SiC,GaN,GaAs等を基体(基板)として素子を形成するものにも適用できることは言うまでもない。
【符号の説明】
【0089】
1 半導体基板(ウエハ)
1a (ウエハ又はチップの)第1の主面(表側主面)
1b (ウエハ又はチップの)第2の主面(裏側主面)
1e (ウエハ又はチップの)低濃度エピタキシ層
1s (ウエハ又はチップの)高濃度半導体基板部
2 デバイスチップ(半導体チップ)
3 P型ウエル領域(Pボディ領域)
4 ゲート絶縁膜
5 裏面メタルソース電極
6 プリメタル絶縁膜
7 シリコン系埋め込み導電プラグ
8 タングステンプラグ
9 下層メタル配線
10 上層メタル配線
11 チャネル領域
12 ボンディングパッド
13 ファイナルパッシベーション膜
14 酸化シリコン膜アイソレーション領域
15 N−型ソース不純物ドープ領域
16 P+型プラグコンタクト領域
17 N+型ソース不純物ドープ領域
18 N+型ドレイン不純物ドープ領域
19 P型非対称チャネル不純物ドープ領域
20 層間絶縁膜
21 N型ドレイン不純物ドープ領域
22 N−型ドレイン不純物ドープ領域
24 ポリシリコン系ゲート電極
25 サイドウォール絶縁膜
31 プラグ埋め込み溝形成用ハードマスク膜
32 プラグ埋め込み溝形成用レジスト膜
33 開口
34 プラグ埋め込み溝
35 イオン注入領域(プラグ下高濃度ドープ領域)
37 埋め込み用ポリシリコン膜
38 パッド開口
41 結晶学的基板&エピタキシ界面
42 不純物濃度上の実効的基板&エピタキシ界面
51 ドライエッチング装置
52 処理チャンバ
53 ウエハステージ
54 反応ガス
55 ガス導入口
56 真空排気系
57 ガス排気口
58 マイクロ波
59 磁気発生コイル
60 プラズマ
61 プラズマ励起部
62 マイクロ波導波管
D 埋め込みプラグの埋め込み深さ(全長)
G 埋め込みプラグ先端と高濃度基板の距離
L 埋め込みプラグの平面的長さ
Q LDMOSFET
R 埋め込みプラグの下端ラウンド部の曲率半径
T エピタキシ層厚さ
W 埋め込みプラグの上端幅
w 埋め込みプラグの下端近傍幅
θ 埋め込みプラグのテーパ角度
【特許請求の範囲】
【請求項1】
以下を含む半導体装置:
(a)第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第2の主面側の第1導電型のシリコン系単結晶基板層を有する半導体基板;
(b)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMISFETのゲート電極;
(c)前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMISFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;
(d)前記LDMISFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【請求項2】
前記1項の半導体装置において、前記シリコン系導電プラグは、第1導電型不純物がドープされている。
【請求項3】
前記2項の半導体装置において、前記第1導電型不純物は、ボロンである。
【請求項4】
前記3項の半導体装置において、更に、以下を含む:
(e)前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【請求項5】
前記4項の半導体装置において、更に、以下を含む:
(f)前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第1の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第1導電型不純物がドープされたプラグコンタクト領域。
【請求項6】
前記5項の半導体装置において、前記シリコン系単結晶基板層は、P型シリコン単結晶基板である。
【請求項7】
前記6項の半導体装置において、前記シリコン系エピタキシ半導体層は、P型シリコンエピタキシ半導体層である。
【請求項8】
前記7項の半導体装置において、前記LDMISFETは、Nチャネル型LDMISFETである。
【請求項9】
前記8項の半導体装置において、更に、以下を含む:
(g)前記半導体基板の前記第2の主面に設けられた裏面メタルソース電極。
【請求項10】
前記9項の半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【請求項11】
前記10項の半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【請求項12】
前記11項の半導体装置において、前記シリコン系導電プラグは、81度以上、88以下程度の下方に向けて細くなるテーパ角を有する。
【請求項13】
前記12項の半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【請求項14】
前記1項の半導体装置において、更に、以下を含む:
(h)前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第1導電型のプラグ下高濃度ドープ領域。
【請求項15】
前記14項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【請求項1】
以下を含む半導体装置:
(a)第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第2の主面側の第1導電型のシリコン系単結晶基板層を有する半導体基板;
(b)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMISFETのゲート電極;
(c)前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMISFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;
(d)前記LDMISFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【請求項2】
前記1項の半導体装置において、前記シリコン系導電プラグは、第1導電型不純物がドープされている。
【請求項3】
前記2項の半導体装置において、前記第1導電型不純物は、ボロンである。
【請求項4】
前記3項の半導体装置において、更に、以下を含む:
(e)前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【請求項5】
前記4項の半導体装置において、更に、以下を含む:
(f)前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第1の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第1導電型不純物がドープされたプラグコンタクト領域。
【請求項6】
前記5項の半導体装置において、前記シリコン系単結晶基板層は、P型シリコン単結晶基板である。
【請求項7】
前記6項の半導体装置において、前記シリコン系エピタキシ半導体層は、P型シリコンエピタキシ半導体層である。
【請求項8】
前記7項の半導体装置において、前記LDMISFETは、Nチャネル型LDMISFETである。
【請求項9】
前記8項の半導体装置において、更に、以下を含む:
(g)前記半導体基板の前記第2の主面に設けられた裏面メタルソース電極。
【請求項10】
前記9項の半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【請求項11】
前記10項の半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【請求項12】
前記11項の半導体装置において、前記シリコン系導電プラグは、81度以上、88以下程度の下方に向けて細くなるテーパ角を有する。
【請求項13】
前記12項の半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【請求項14】
前記1項の半導体装置において、更に、以下を含む:
(h)前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第1導電型のプラグ下高濃度ドープ領域。
【請求項15】
前記14項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2011−249721(P2011−249721A)
【公開日】平成23年12月8日(2011.12.8)
【国際特許分類】
【出願番号】特願2010−124117(P2010−124117)
【出願日】平成22年5月31日(2010.5.31)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年12月8日(2011.12.8)
【国際特許分類】
【出願日】平成22年5月31日(2010.5.31)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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