半導体装置およびその製造方法
【課題】ゲート電極からチャネル層までの距離のばらつきが低減されたＨＥＭＴ半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、リセスエッチング工程後に酸化膜形成工程を行う。リセスエッチングを行った後に、ＨＥＭＴ構造基板の加熱や過酸化水素への浸漬によって、強制的に酸化膜６’’及び７’’を形成する。このような酸化膜６’’及び７’’は、面内均一性に優れ、かつ、ある厚さで安定するため、大気中に暴露してもそれ以上酸化は進まない。酸化膜６’’及び７’’は、例えば、濃度３％の過酸化水素水にＨＥＭＴ構造基板を３分間浸漬させることや、１２０℃のホットプレート上で２分間ＨＥＭＴ構造基板を加熱させることにより形成することができる。
【解決手段】半導体装置の製造方法は、リセスエッチング工程後に酸化膜形成工程を行う。リセスエッチングを行った後に、ＨＥＭＴ構造基板の加熱や過酸化水素への浸漬によって、強制的に酸化膜６’’及び７’’を形成する。このような酸化膜６’’及び７’’は、面内均一性に優れ、かつ、ある厚さで安定するため、大気中に暴露してもそれ以上酸化は進まない。酸化膜６’’及び７’’は、例えば、濃度３％の過酸化水素水にＨＥＭＴ構造基板を３分間浸漬させることや、１２０℃のホットプレート上で２分間ＨＥＭＴ構造基板を加熱させることにより形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、衛星放送の送受信用増幅素子等に代表されるＧＨｚ帯の高周波素子として、ＨＥＭＴが知られている。代表的なものには、ＧａＡｓ基板上のＧａＡｓ層やＩｎＰ基板上のＩｎ0.53Ｇａ0.47Ａｓ層をチャネル層として用いたものなどがあり、これらはいずれも、ＧａＡｓとＡｌＧａＡｓ、ＩｎＧａＡｓとＩｎＡｌＡｓ等のヘテロ構造界面に蓄積する２次元電子ガス層を利用したものである。
【０００３】
ＨＥＭＴを用いて十数ＧＨｚ帯の電波の送受信が可能な素子を得るためには、０．２μｍ以下の極めて短いゲート長が必要になる。このような長さのゲート電極の形成には光リソグラフイーや電子ビーム描画機が用いられるが、高度の技術が必要になり安定的な生産が容易でない。
【０００４】
図１（ａ）〜（ｏ）を参照して、基板材料としてＧａＡｓを用いたＨＥＭＴの従来の製造方法を説明する。チャネル層３をＩｎＧａＡｓとした場合、用いられる基板１はＧａＡｓ基板の他に、ＩｎＰ基板、ＧａＰ基板、表面に単結晶のＧａＡｓを成長させたＳｉ基板、サファイア基板等が好適である。以下、ＧａＡｓ基板を例に説明する。
【０００５】
まず、分子線エピタキシー法（ＭＢＥ法）、有機金属気相成長法（ＭＯＣＶＤ法）等を用いて、ＧａＡｓ基板１上に、バッファ層２、チャネル層３、スペーサー層４、電子供給層５、バリア層６、キャップ層７を積層した多層膜構造を作製する（図１（ａ））。以下、この積層構造を有する半導体基板を「ＨＥＭＴ構造基板」と呼ぶ。
【０００６】
次に、ＨＥＭＴ構造基板の表面全体にレジスト８を塗布した後、メサ分離のためのパターニングを施してメサエッチングを行う（図１（ｂ）、（ｃ））。バッファ層２が半絶縁性であるため、バッファ層２が露出すれば素子の絶縁性は保たれる。また、メサエッチングに用いるエッチング溶液は、過酸化水素水と酸の混合液で、酸としてはリン酸、塩酸、硫酸等が一般的に用いられる。これによって、ＨＥＭＴ構造基板は順テーパー形状の積層構造となる。
【０００７】
次に、アセトンやＮ‐メチル‐２‐ピロリドン（ＮＭＰ）などの有機溶剤を用いてレジスト８を除去するか、酸素アッシングなどを用いてレジスト８を灰化させて除去する。その後、ＨＥＭＴ構造基板の表面全体にレジスト９を塗布し、ソース電極およびドレイン電極となるオーミック電極をキャップ層７上に形成するためのパターニングを行う。次いで、ＥＢ蒸着機、スパッタ装置等を用いてオーミック電極１０を堆積させる（図１（ｄ）、（ｅ））。オーミック電極１０は、ＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。
【０００８】
その後、公知のリフトオフ法により、レジストとレジスト上の不要なオーミック電極を除去する。次いで、ＨＥＭＴ構造基板にレジスト１１を塗布し、リセス及びゲート電極を形成するためのパターニングを行う（図１（ｆ）、（ｇ））。
【０００９】
次いで、バリア層６が露出するまでキャップ層７を選択的にエッチングして、リセスを形成する（図１（ｈ）、（ｉ））。この選択エッチャントには、過酸化水素水とクエン酸やコハク酸との混合液を用いるのが一般的である。酸を用いた半導体のウェットエッチング処理は、過酸化水素水などの酸化剤による酸化反応と、酸またはアルカリ溶液による溶解が同時に起こることでエッチングが進行する。リセスエッチング後のレジスト開口部では、バリア層６及びキャップ層７の露出部分が酸化して酸化膜６’及び７’となっている（図１（ｊ））。チャネル層３とキャップ層７の材料が同じ場合、キャップ層７がエッチングされてリセスを形成すると同時に、チャネル層３のサイドエッチングも進行する。
【００１０】
次いで、ＥＢ蒸着機、スパッタ装置等を用いてゲート電極１２を堆積させる。ゲート電極１２は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、レジストとレジスト上の不要なゲート電極を除去し、半導体装置が形成される（図１（ｋ）、（ｌ））。
【００１１】
その後、ＳｉＮ、ＳｉＯ等の保護膜１３をウェハ全面に形成し、オーミック電極１０と半導体層の接合をオーミック接合とするために第１のアニール処理を行う。さらにその後、ＨＥＭＴ構造基板の表面全体にレジストを塗布し、プローブを接触する部分等の不要な保護膜をエッチングするためのパターニングを行い、保護膜をエッチングする。その際、一般的にはＣＦ4（四フッ化炭素）ガスやＳＦ6などを用いたドライエッチング装置で保護膜のエッチングを行う。次に、ＮＭＰなどの有機溶剤を用いてレジストを除去するか、酸素アッシングなどを用いてレジストを灰化させて除去する。
【００１２】
その後、ゲート電極１２のバリア層６への拡散を飽和させる目的で、第２のアニール処理を施す（図１（ｍ）、（ｎ）、（ｏ））。
【００１３】
この例では、メサ分離にウェットエッチング法を用いているが、Ａｒイオンなどを用いてイオンミリングやドライエッチングによりメサ分離を行ってもよい。また、酸素などを用いたイオン注入法により半導体装置間の絶縁性を保ってもよい。また、この例ではアニール処理を保護膜形成後に行っているが、アニール処理はオーミック電極１０を形成した後に行ってもよい。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０９−００８２８４号公報
【非特許文献】
【００１５】
【非特許文献１】“Measurements of thermally induced nanometer-scale diffusion depth of Pt/Ti/Pt/Au gate metallization on InAlAs/InGaAs high-electron-mobility transistors”, APPLIED PHYSICS LETTERS, 87, 232102 (2005)
【発明の概要】
【発明が解決しようとする課題】
【００１６】
前述のように、酸を用いた半導体のウェットエッチング処理は、過酸化水素水等の酸化剤による酸化反応と、酸またはアルカリ溶液による溶解が同時に起こることでエッチングが進行する。従来技術の場合、リセスエッチング後のレジスト開口部においてバリア層６及びキャップ層７の露出部分が酸化して酸化膜６’及び７’となっているが（図１（j））、バリア層６とその酸化膜６’との膜厚の和はプロセスバッチ間で安定しない。エッチングは、リセスエッチャントの混合比や水洗槽中の溶存酸素に依存し、酸化は、リセスエッチングから蒸着までの間の搬送における大気暴露等に依存するからである。
【００１７】
そこで、特許文献１に記載の技術では、このようなゲート電極からチャネル層までの距離のばらつきを抑えることと、リセスエッチング時の残渣を除去することとを目的として、酸化膜ごと残渣を除去することにより、ゲート電極蒸着前のバリア層６の厚さの安定化と、界面にエッチング残渣のない確実なショットキー接合の実現とを両立している。
【００１８】
しかしながら、酸化膜を除去しても、表面に酸化膜の存在しないバリア層６を大気中に暴露する際、結局バリア層６の表面に自然酸化膜が成長することとなる。しかも、その自然酸化膜の膜厚は時間とともに増大し、大気の温湿度によっても増加率は変動する。例えば、酸化膜の除去から蒸着機に仕込むまでの搬送などによる大気暴露の時間やその時の温湿度により自然酸化膜６’の膜厚が異なり、プロセスバッチ間の特性ばらつきを誘発している。
【００１９】
また、非特許文献１にあるように、熱を加えなくても表面酸化膜を突き抜けてゲート金属がバリア層中に拡散し、バリア層中に金属と半導体との新たな界面を形成する。このゲート金属の拡散は半導体装置の特性変動をもたらすため、通常は半導体装置の作製工程であらかじめアニール処理を施してゲート金属の拡散を飽和させる。ゲート電極からチャネル層までの距離のばらつきを抑えるためには、この拡散長も制御しなければならない。こうした観点からも、拡散を阻害する表面酸化膜の厚さばらつきを低減する必要がある。従来の技術においては、前記バリア層６の表面に成長する自然酸化膜６’の膜厚はプロセスバッチ間のばらつきが大きく、例えば０ｎｍ以上２ｎｍ未満であり、トランジスタ特性のばらつきをもたらす原因となっていた。
【００２０】
本発明は、このような問題点に鑑みてなされたもので、その目的は、ゲート電極からチャネル層までの距離のばらつきが低減された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成するために、本発明の第１の態様は、ゲート電極を備える半導体装置の製造方法であって、チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造の前記キャップ層表面の一部を、酸化剤を含む酸またはアルカリ性溶液によって前記バリア層が露出するまでエッチングしてリセスを形成するリセスエッチング工程と、前記リセスエッチング工程とは独立の工程であり、前記リセスの表面に酸化膜を形成する酸化膜形成工程と、前記酸化膜の表面に前記ゲート電極を形成するゲート電極形成工程と、前記ゲート電極を構成する金属を、加熱により前記酸化膜および前記バリア層中に拡散させる拡散工程とを含むことを特徴とする。
【００２２】
また、本発明の第２の態様は、第１の態様において、前記酸化膜形成工程が、前記多層膜構造を酸およびアルカリを含まない過酸化水素水に浸漬させることにより酸化膜を形成する工程を含むことを特徴とする。
【００２３】
また、本発明の第３の態様は、第１の態様において、前記酸化膜形成工程が、前記多層膜構造を加熱することにより酸化膜を形成する工程を含むことを特徴とする。
【００２４】
また、本発明の第４の態様は、チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造と、前記多層膜構造の前記キャップ層の一部を前記バリア層が露出するまでエッチングして形成されたリセスの表面を覆い、酸化膜形成工程により形成された酸化膜と、前記酸化膜上に金属からなるゲート電極とを備え、前記ゲート電極を構成する金属部が前記酸化膜およびバリア層中に拡散していることを特徴とする半導体装置である。
【００２５】
また、本発明の第５の態様は、第４の態様において、前記酸化膜の厚さが２ｎｍ以上５ｎｍ以下であることを特徴とする。
【００２６】
また、本発明の第６の態様は、第４、または第５の態様において、前記酸化膜のうち、前記金属が拡散している部分には、構成元素として少なくともＡｌ、Ｐｔ、Ｏが含まれることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、リセスエッチング後のリセス表面の強制的な酸化により、ゲート電極からチャネル層までの距離のプロセスバッチ間および面内のばらつきが低減された半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】ＨＥＭＴの従来の製造方法を説明するための図である。
【図２】本発明の実施形態によるＨＥＭＴの製造方法を説明するための図である。
【図３】（ａ）及び（ｂ）は、従来の方法で作製したトランジスタと、本発明の方法で作製した実施例１のトランジスタの特性であり、ともにソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性をそれぞれ示す図である。
【図４】本発明の方法で作製した実施例２のトランジスタのソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施形態を詳細に説明する。
実施例１
本発明による半導体装置の製造方法は、図１を参照して説明した従来の製造方法と、リセスエッチング工程（図１（ｈ）〜（ｊ））後に酸化膜形成工程を行う点が相違する。本発明による製造方法では、リセスエッチングを行った後に、ＨＥＭＴ構造基板を過酸化水素に浸漬させることで化学的な反応によって強制的に酸化膜６’’及び７’’を形成し（図２）、それからＰｔ／Ｔｉ／Ｐｔ／Ａｕのゲート電極１２を形成した。このような酸化膜６’’及び７’’は、面内均一性に優れ、かつ、ある厚さで安定するため、大気中に暴露してもそれ以上酸化は進まない。つまり、大気に暴露しても酸化が進まないような酸化膜が表面に存在すれば、酸化膜厚の経時変化および面内分布を抑えることができ、ウェハ面内およびプロセスバッチ間の特性ばらつきは低減する。
【００３０】
過酸化水素への浸漬による酸化膜６’’及び７’’の形成は、濃度１％以上１０％以下の過酸化水素水に１分以上１０分以下の間ＨＥＭＴ構造基板を浸漬させる。濃度が１％以下の場合安定な酸化膜を得るのに時間がかかり、酸化膜の膜厚ばらつきを助長する。また、浸漬時間が１分以下の場合、時間が十分でないために面内の酸化膜厚がばらついてしまう。浸漬時間が１０分あれば酸化膜の増加は飽和するため、それ以上の浸漬はスループットの低下を招く。
【００３１】
また、リセスエッチング後の自然酸化による酸化膜は、これまでの我々の検討の結果、０ｎｍ以上２ｎｍ未満であった。本発明ではさらに酸化膜形成工程において強制的に酸化しているため酸化膜は厚くなっており、その膜厚は２ｎｍ以上５ｎｍ以下である。２ｎｍ未満では酸化膜厚が十分でなく、大気暴露による酸化が進行してしまい、酸化膜厚の面内均一性が低下する。５ｎｍ以上ではゲート金属の拡散が極端に阻害されてしまい、理想的なショットキー障壁を形成することができない。ＧａＡｓやＩｎＧａＡｓをチャネル層としているＨＥＭＴ構造基板では、バリア層６は通常ＡｌＧａＡｓやＩｎＡｌＡｓであるため、ゲート金属のＰｔが拡散した箇所の酸化膜６’’の構成元素には少なくともＡｌとＯとＰｔが含まれている。
【００３２】
図３（ａ）及び（ｂ）は、従来の方法（図１参照）で作製したトランジスタと、本発明の方法で作製したトランジスタの特性であり、ともにソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性をそれぞれ示す図である。トランジスタは４インチウェハの面内９素子を測定した。本発明のトランジスタは、リセスエッチング後に３％の過酸化水素にＨＥＭＴ構造基板を３分間浸漬させてからゲート電極を形成している。このＩ−Ｖ特性から分かるように、過酸化水素に浸漬することによって、ゲート電流は小さく、かつ、そのばらつきは少なく抑えられている。
【００３３】
本実施形態によるトランジスタの遮断周波数のウェハ面内及びプロセスバッチ間の均一性は、従来技術により作製されたトランジスタよりも優れていた。
【００３４】
実施例２
上記実施例１では、リセスエッチング後にＨＥＭＴ構造基板を過酸化水素へ浸漬することにより、大気に暴露しても酸化が進まないようなウェハ面内及びプロセスバッチ間において均一な酸化膜を得た。実施例２の製造方法では、リセスエッチングを行った後に、ＨＥＭＴ構造基板を加熱することで強制的に酸化膜を形成する。
【００３５】
加熱による酸化膜の形成は、空気中で８０℃以上１４０℃以下の温度で、３０秒以上５分以下で処理する。温度が８０℃以下の場合、安定な酸化膜を得るのに時間がかかり、酸化膜の膜厚ばらつきを助長する。温度が１４０℃以上の場合、温度が高すぎるためレジストが固化してしまい、ゲート電極のリフトオフ性が損なわれてしまう。また、加熱時間が３０秒以下の場合、時間が十分でないために面内の酸化膜厚がばらついてしまう。加熱時間が５分以上の場合、５分あれば酸化膜の増加は飽和するため、それ以上の加熱はスループットの低下を招く。
【００３６】
図４に、本発明の方法で作製したトランジスタのソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性を示す。トランジスタは４インチウェハの面内９素子を測定した。本発明のトランジスタは、リセスエッチング後にホットプレートを用いて空気中で１２０℃で２分間加熱してからゲート電極（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）を形成している。加熱処理を行うことにより、ゲート電流のばらつきは改善している。さらに、本実施形態によるトランジスタの遮断周波数のウェハ面内及びプロセスバッチ間の均一性は、従来技術により作製されたトランジスタよりも優れていた。
【００３７】
以上の例では、過酸化水素水への浸漬とホットプレートによる加熱により酸化膜を強制的に成長させているが、オゾン水への浸漬、オゾンや酸素プラズマへの暴露によっても酸化膜６’’及び７’’の形成を行うことができる。
【符号の説明】
【００３８】
１ ＧａＡｓ基板
２ バッファ層
３ チャネル層
４ スペーサー層
５ 電子供給層
６ バリア層
６’ 酸化膜
６’’ 酸化膜
７ キャップ層
７’ 酸化膜
７’’ 酸化膜
８、９、１１ レジスト
１０ オーミック電極
１２ ゲート電極
１３ 保護膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、衛星放送の送受信用増幅素子等に代表されるＧＨｚ帯の高周波素子として、ＨＥＭＴが知られている。代表的なものには、ＧａＡｓ基板上のＧａＡｓ層やＩｎＰ基板上のＩｎ0.53Ｇａ0.47Ａｓ層をチャネル層として用いたものなどがあり、これらはいずれも、ＧａＡｓとＡｌＧａＡｓ、ＩｎＧａＡｓとＩｎＡｌＡｓ等のヘテロ構造界面に蓄積する２次元電子ガス層を利用したものである。
【０００３】
ＨＥＭＴを用いて十数ＧＨｚ帯の電波の送受信が可能な素子を得るためには、０．２μｍ以下の極めて短いゲート長が必要になる。このような長さのゲート電極の形成には光リソグラフイーや電子ビーム描画機が用いられるが、高度の技術が必要になり安定的な生産が容易でない。
【０００４】
図１（ａ）〜（ｏ）を参照して、基板材料としてＧａＡｓを用いたＨＥＭＴの従来の製造方法を説明する。チャネル層３をＩｎＧａＡｓとした場合、用いられる基板１はＧａＡｓ基板の他に、ＩｎＰ基板、ＧａＰ基板、表面に単結晶のＧａＡｓを成長させたＳｉ基板、サファイア基板等が好適である。以下、ＧａＡｓ基板を例に説明する。
【０００５】
まず、分子線エピタキシー法（ＭＢＥ法）、有機金属気相成長法（ＭＯＣＶＤ法）等を用いて、ＧａＡｓ基板１上に、バッファ層２、チャネル層３、スペーサー層４、電子供給層５、バリア層６、キャップ層７を積層した多層膜構造を作製する（図１（ａ））。以下、この積層構造を有する半導体基板を「ＨＥＭＴ構造基板」と呼ぶ。
【０００６】
次に、ＨＥＭＴ構造基板の表面全体にレジスト８を塗布した後、メサ分離のためのパターニングを施してメサエッチングを行う（図１（ｂ）、（ｃ））。バッファ層２が半絶縁性であるため、バッファ層２が露出すれば素子の絶縁性は保たれる。また、メサエッチングに用いるエッチング溶液は、過酸化水素水と酸の混合液で、酸としてはリン酸、塩酸、硫酸等が一般的に用いられる。これによって、ＨＥＭＴ構造基板は順テーパー形状の積層構造となる。
【０００７】
次に、アセトンやＮ‐メチル‐２‐ピロリドン（ＮＭＰ）などの有機溶剤を用いてレジスト８を除去するか、酸素アッシングなどを用いてレジスト８を灰化させて除去する。その後、ＨＥＭＴ構造基板の表面全体にレジスト９を塗布し、ソース電極およびドレイン電極となるオーミック電極をキャップ層７上に形成するためのパターニングを行う。次いで、ＥＢ蒸着機、スパッタ装置等を用いてオーミック電極１０を堆積させる（図１（ｄ）、（ｅ））。オーミック電極１０は、ＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。
【０００８】
その後、公知のリフトオフ法により、レジストとレジスト上の不要なオーミック電極を除去する。次いで、ＨＥＭＴ構造基板にレジスト１１を塗布し、リセス及びゲート電極を形成するためのパターニングを行う（図１（ｆ）、（ｇ））。
【０００９】
次いで、バリア層６が露出するまでキャップ層７を選択的にエッチングして、リセスを形成する（図１（ｈ）、（ｉ））。この選択エッチャントには、過酸化水素水とクエン酸やコハク酸との混合液を用いるのが一般的である。酸を用いた半導体のウェットエッチング処理は、過酸化水素水などの酸化剤による酸化反応と、酸またはアルカリ溶液による溶解が同時に起こることでエッチングが進行する。リセスエッチング後のレジスト開口部では、バリア層６及びキャップ層７の露出部分が酸化して酸化膜６’及び７’となっている（図１（ｊ））。チャネル層３とキャップ層７の材料が同じ場合、キャップ層７がエッチングされてリセスを形成すると同時に、チャネル層３のサイドエッチングも進行する。
【００１０】
次いで、ＥＢ蒸着機、スパッタ装置等を用いてゲート電極１２を堆積させる。ゲート電極１２は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、レジストとレジスト上の不要なゲート電極を除去し、半導体装置が形成される（図１（ｋ）、（ｌ））。
【００１１】
その後、ＳｉＮ、ＳｉＯ等の保護膜１３をウェハ全面に形成し、オーミック電極１０と半導体層の接合をオーミック接合とするために第１のアニール処理を行う。さらにその後、ＨＥＭＴ構造基板の表面全体にレジストを塗布し、プローブを接触する部分等の不要な保護膜をエッチングするためのパターニングを行い、保護膜をエッチングする。その際、一般的にはＣＦ4（四フッ化炭素）ガスやＳＦ6などを用いたドライエッチング装置で保護膜のエッチングを行う。次に、ＮＭＰなどの有機溶剤を用いてレジストを除去するか、酸素アッシングなどを用いてレジストを灰化させて除去する。
【００１２】
その後、ゲート電極１２のバリア層６への拡散を飽和させる目的で、第２のアニール処理を施す（図１（ｍ）、（ｎ）、（ｏ））。
【００１３】
この例では、メサ分離にウェットエッチング法を用いているが、Ａｒイオンなどを用いてイオンミリングやドライエッチングによりメサ分離を行ってもよい。また、酸素などを用いたイオン注入法により半導体装置間の絶縁性を保ってもよい。また、この例ではアニール処理を保護膜形成後に行っているが、アニール処理はオーミック電極１０を形成した後に行ってもよい。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０９−００８２８４号公報
【非特許文献】
【００１５】
【非特許文献１】“Measurements of thermally induced nanometer-scale diffusion depth of Pt/Ti/Pt/Au gate metallization on InAlAs/InGaAs high-electron-mobility transistors”, APPLIED PHYSICS LETTERS, 87, 232102 (2005)
【発明の概要】
【発明が解決しようとする課題】
【００１６】
前述のように、酸を用いた半導体のウェットエッチング処理は、過酸化水素水等の酸化剤による酸化反応と、酸またはアルカリ溶液による溶解が同時に起こることでエッチングが進行する。従来技術の場合、リセスエッチング後のレジスト開口部においてバリア層６及びキャップ層７の露出部分が酸化して酸化膜６’及び７’となっているが（図１（j））、バリア層６とその酸化膜６’との膜厚の和はプロセスバッチ間で安定しない。エッチングは、リセスエッチャントの混合比や水洗槽中の溶存酸素に依存し、酸化は、リセスエッチングから蒸着までの間の搬送における大気暴露等に依存するからである。
【００１７】
そこで、特許文献１に記載の技術では、このようなゲート電極からチャネル層までの距離のばらつきを抑えることと、リセスエッチング時の残渣を除去することとを目的として、酸化膜ごと残渣を除去することにより、ゲート電極蒸着前のバリア層６の厚さの安定化と、界面にエッチング残渣のない確実なショットキー接合の実現とを両立している。
【００１８】
しかしながら、酸化膜を除去しても、表面に酸化膜の存在しないバリア層６を大気中に暴露する際、結局バリア層６の表面に自然酸化膜が成長することとなる。しかも、その自然酸化膜の膜厚は時間とともに増大し、大気の温湿度によっても増加率は変動する。例えば、酸化膜の除去から蒸着機に仕込むまでの搬送などによる大気暴露の時間やその時の温湿度により自然酸化膜６’の膜厚が異なり、プロセスバッチ間の特性ばらつきを誘発している。
【００１９】
また、非特許文献１にあるように、熱を加えなくても表面酸化膜を突き抜けてゲート金属がバリア層中に拡散し、バリア層中に金属と半導体との新たな界面を形成する。このゲート金属の拡散は半導体装置の特性変動をもたらすため、通常は半導体装置の作製工程であらかじめアニール処理を施してゲート金属の拡散を飽和させる。ゲート電極からチャネル層までの距離のばらつきを抑えるためには、この拡散長も制御しなければならない。こうした観点からも、拡散を阻害する表面酸化膜の厚さばらつきを低減する必要がある。従来の技術においては、前記バリア層６の表面に成長する自然酸化膜６’の膜厚はプロセスバッチ間のばらつきが大きく、例えば０ｎｍ以上２ｎｍ未満であり、トランジスタ特性のばらつきをもたらす原因となっていた。
【００２０】
本発明は、このような問題点に鑑みてなされたもので、その目的は、ゲート電極からチャネル層までの距離のばらつきが低減された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成するために、本発明の第１の態様は、ゲート電極を備える半導体装置の製造方法であって、チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造の前記キャップ層表面の一部を、酸化剤を含む酸またはアルカリ性溶液によって前記バリア層が露出するまでエッチングしてリセスを形成するリセスエッチング工程と、前記リセスエッチング工程とは独立の工程であり、前記リセスの表面に酸化膜を形成する酸化膜形成工程と、前記酸化膜の表面に前記ゲート電極を形成するゲート電極形成工程と、前記ゲート電極を構成する金属を、加熱により前記酸化膜および前記バリア層中に拡散させる拡散工程とを含むことを特徴とする。
【００２２】
また、本発明の第２の態様は、第１の態様において、前記酸化膜形成工程が、前記多層膜構造を酸およびアルカリを含まない過酸化水素水に浸漬させることにより酸化膜を形成する工程を含むことを特徴とする。
【００２３】
また、本発明の第３の態様は、第１の態様において、前記酸化膜形成工程が、前記多層膜構造を加熱することにより酸化膜を形成する工程を含むことを特徴とする。
【００２４】
また、本発明の第４の態様は、チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造と、前記多層膜構造の前記キャップ層の一部を前記バリア層が露出するまでエッチングして形成されたリセスの表面を覆い、酸化膜形成工程により形成された酸化膜と、前記酸化膜上に金属からなるゲート電極とを備え、前記ゲート電極を構成する金属部が前記酸化膜およびバリア層中に拡散していることを特徴とする半導体装置である。
【００２５】
また、本発明の第５の態様は、第４の態様において、前記酸化膜の厚さが２ｎｍ以上５ｎｍ以下であることを特徴とする。
【００２６】
また、本発明の第６の態様は、第４、または第５の態様において、前記酸化膜のうち、前記金属が拡散している部分には、構成元素として少なくともＡｌ、Ｐｔ、Ｏが含まれることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、リセスエッチング後のリセス表面の強制的な酸化により、ゲート電極からチャネル層までの距離のプロセスバッチ間および面内のばらつきが低減された半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】ＨＥＭＴの従来の製造方法を説明するための図である。
【図２】本発明の実施形態によるＨＥＭＴの製造方法を説明するための図である。
【図３】（ａ）及び（ｂ）は、従来の方法で作製したトランジスタと、本発明の方法で作製した実施例１のトランジスタの特性であり、ともにソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性をそれぞれ示す図である。
【図４】本発明の方法で作製した実施例２のトランジスタのソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施形態を詳細に説明する。
実施例１
本発明による半導体装置の製造方法は、図１を参照して説明した従来の製造方法と、リセスエッチング工程（図１（ｈ）〜（ｊ））後に酸化膜形成工程を行う点が相違する。本発明による製造方法では、リセスエッチングを行った後に、ＨＥＭＴ構造基板を過酸化水素に浸漬させることで化学的な反応によって強制的に酸化膜６’’及び７’’を形成し（図２）、それからＰｔ／Ｔｉ／Ｐｔ／Ａｕのゲート電極１２を形成した。このような酸化膜６’’及び７’’は、面内均一性に優れ、かつ、ある厚さで安定するため、大気中に暴露してもそれ以上酸化は進まない。つまり、大気に暴露しても酸化が進まないような酸化膜が表面に存在すれば、酸化膜厚の経時変化および面内分布を抑えることができ、ウェハ面内およびプロセスバッチ間の特性ばらつきは低減する。
【００３０】
過酸化水素への浸漬による酸化膜６’’及び７’’の形成は、濃度１％以上１０％以下の過酸化水素水に１分以上１０分以下の間ＨＥＭＴ構造基板を浸漬させる。濃度が１％以下の場合安定な酸化膜を得るのに時間がかかり、酸化膜の膜厚ばらつきを助長する。また、浸漬時間が１分以下の場合、時間が十分でないために面内の酸化膜厚がばらついてしまう。浸漬時間が１０分あれば酸化膜の増加は飽和するため、それ以上の浸漬はスループットの低下を招く。
【００３１】
また、リセスエッチング後の自然酸化による酸化膜は、これまでの我々の検討の結果、０ｎｍ以上２ｎｍ未満であった。本発明ではさらに酸化膜形成工程において強制的に酸化しているため酸化膜は厚くなっており、その膜厚は２ｎｍ以上５ｎｍ以下である。２ｎｍ未満では酸化膜厚が十分でなく、大気暴露による酸化が進行してしまい、酸化膜厚の面内均一性が低下する。５ｎｍ以上ではゲート金属の拡散が極端に阻害されてしまい、理想的なショットキー障壁を形成することができない。ＧａＡｓやＩｎＧａＡｓをチャネル層としているＨＥＭＴ構造基板では、バリア層６は通常ＡｌＧａＡｓやＩｎＡｌＡｓであるため、ゲート金属のＰｔが拡散した箇所の酸化膜６’’の構成元素には少なくともＡｌとＯとＰｔが含まれている。
【００３２】
図３（ａ）及び（ｂ）は、従来の方法（図１参照）で作製したトランジスタと、本発明の方法で作製したトランジスタの特性であり、ともにソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性をそれぞれ示す図である。トランジスタは４インチウェハの面内９素子を測定した。本発明のトランジスタは、リセスエッチング後に３％の過酸化水素にＨＥＭＴ構造基板を３分間浸漬させてからゲート電極を形成している。このＩ−Ｖ特性から分かるように、過酸化水素に浸漬することによって、ゲート電流は小さく、かつ、そのばらつきは少なく抑えられている。
【００３３】
本実施形態によるトランジスタの遮断周波数のウェハ面内及びプロセスバッチ間の均一性は、従来技術により作製されたトランジスタよりも優れていた。
【００３４】
実施例２
上記実施例１では、リセスエッチング後にＨＥＭＴ構造基板を過酸化水素へ浸漬することにより、大気に暴露しても酸化が進まないようなウェハ面内及びプロセスバッチ間において均一な酸化膜を得た。実施例２の製造方法では、リセスエッチングを行った後に、ＨＥＭＴ構造基板を加熱することで強制的に酸化膜を形成する。
【００３５】
加熱による酸化膜の形成は、空気中で８０℃以上１４０℃以下の温度で、３０秒以上５分以下で処理する。温度が８０℃以下の場合、安定な酸化膜を得るのに時間がかかり、酸化膜の膜厚ばらつきを助長する。温度が１４０℃以上の場合、温度が高すぎるためレジストが固化してしまい、ゲート電極のリフトオフ性が損なわれてしまう。また、加熱時間が３０秒以下の場合、時間が十分でないために面内の酸化膜厚がばらついてしまう。加熱時間が５分以上の場合、５分あれば酸化膜の増加は飽和するため、それ以上の加熱はスループットの低下を招く。
【００３６】
図４に、本発明の方法で作製したトランジスタのソース電極とドレイン電極を０Ｖとし、ゲート電極を０Ｖから−１Ｖに掃引した場合のＩ−Ｖ特性を示す。トランジスタは４インチウェハの面内９素子を測定した。本発明のトランジスタは、リセスエッチング後にホットプレートを用いて空気中で１２０℃で２分間加熱してからゲート電極（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）を形成している。加熱処理を行うことにより、ゲート電流のばらつきは改善している。さらに、本実施形態によるトランジスタの遮断周波数のウェハ面内及びプロセスバッチ間の均一性は、従来技術により作製されたトランジスタよりも優れていた。
【００３７】
以上の例では、過酸化水素水への浸漬とホットプレートによる加熱により酸化膜を強制的に成長させているが、オゾン水への浸漬、オゾンや酸素プラズマへの暴露によっても酸化膜６’’及び７’’の形成を行うことができる。
【符号の説明】
【００３８】
１ ＧａＡｓ基板
２ バッファ層
３ チャネル層
４ スペーサー層
５ 電子供給層
６ バリア層
６’ 酸化膜
６’’ 酸化膜
７ キャップ層
７’ 酸化膜
７’’ 酸化膜
８、９、１１ レジスト
１０ オーミック電極
１２ ゲート電極
１３ 保護膜
【特許請求の範囲】
【請求項１】
ゲート電極を備える半導体装置の製造方法であって、
チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造の前記キャップ層表面の一部を、酸化剤を含む酸またはアルカリ性溶液によって前記バリア層が露出するまでエッチングしてリセスを形成するリセスエッチング工程と、
前記リセスエッチング工程とは独立の工程であり、前記リセスの表面に酸化膜を形成する酸化膜形成工程と、
前記酸化膜の表面に前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を構成する金属を、加熱により前記酸化膜および前記バリア層中に拡散させる拡散工程と
を含むことを特徴とする製造方法。
【請求項２】
前記酸化膜形成工程は、前記多層膜構造を酸およびアルカリを含まない過酸化水素水に浸漬させることにより酸化膜を形成する工程を含むことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記酸化膜形成工程は、前記多層膜構造を加熱することにより酸化膜を形成する工程を含むことを特徴とする請求項１に記載の製造方法。
【請求項４】
チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造と、
前記多層膜構造の前記キャップ層の一部を前記バリア層が露出するまでエッチングして形成されたリセスの表面を覆い、酸化膜形成工程により形成された酸化膜と、
前記酸化膜上に金属からなるゲート電極と
を備え、
前記ゲート電極を構成する金属が前記酸化膜およびバリア層中に拡散していることを特徴とする半導体装置。
【請求項５】
前記酸化膜の厚さが２ｎｍ以上５ｎｍ以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記酸化膜のうち、前記金属が拡散している部分には、構成元素として少なくともＡｌ、Ｐｔ、Ｏが含まれることを特徴とする請求項４、または請求項５に記載の半導体装置。
【請求項１】
ゲート電極を備える半導体装置の製造方法であって、
チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造の前記キャップ層表面の一部を、酸化剤を含む酸またはアルカリ性溶液によって前記バリア層が露出するまでエッチングしてリセスを形成するリセスエッチング工程と、
前記リセスエッチング工程とは独立の工程であり、前記リセスの表面に酸化膜を形成する酸化膜形成工程と、
前記酸化膜の表面に前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を構成する金属を、加熱により前記酸化膜および前記バリア層中に拡散させる拡散工程と
を含むことを特徴とする製造方法。
【請求項２】
前記酸化膜形成工程は、前記多層膜構造を酸およびアルカリを含まない過酸化水素水に浸漬させることにより酸化膜を形成する工程を含むことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記酸化膜形成工程は、前記多層膜構造を加熱することにより酸化膜を形成する工程を含むことを特徴とする請求項１に記載の製造方法。
【請求項４】
チャネル層と前記チャネル層の上方のバリア層と前記バリア層に隣接して形成されたキャップ層とを有する多層膜構造と、
前記多層膜構造の前記キャップ層の一部を前記バリア層が露出するまでエッチングして形成されたリセスの表面を覆い、酸化膜形成工程により形成された酸化膜と、
前記酸化膜上に金属からなるゲート電極と
を備え、
前記ゲート電極を構成する金属が前記酸化膜およびバリア層中に拡散していることを特徴とする半導体装置。
【請求項５】
前記酸化膜の厚さが２ｎｍ以上５ｎｍ以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記酸化膜のうち、前記金属が拡散している部分には、構成元素として少なくともＡｌ、Ｐｔ、Ｏが含まれることを特徴とする請求項４、または請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−４９３１４（Ｐ２０１１−４９３１４Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２００９−１９５７８５（Ｐ２００９−１９５７８５）
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
[ Back to top ]