【課題】高集積化、微細化されたパターンにおいて、ビアホール等を良好に埋め込み、かつ電気抵抗率の低い埋め込み型の多層配線構造を提供する。
【解決手段】埋め込み型の多層配線構造の製造方法が、絶縁層に孔部を形成する工程と、孔部の表面に、物理的真空堆積法で、平均膜厚が０．２ｎｍ以上で１０ｎｍ以下である触媒層６、または触媒層の平均膜厚が、触媒層の材料原子の１原子層以上で１０ｎｍ以下である触媒層６、を形成する工程と、触媒層を触媒に用いた無電解めっき法により、孔部の表面に無電解めっき層７を形成する工程と、無電解めっき層をシード層に用いた電解めっき法で、孔部を電解めっき層８で埋め込む工程とを含む。 （もっと読む）

【課題】 ベース抵抗を低減したバイポーラ・トランジスタを提供する。
【解決手段】 高いｆ_Tおよびｆ_maxを有するバイポーラ・トランジスタ（１００）は、エミッタ（１０４）、ベース（１２０）、およびコレクタ（１１６）を含む。エミッタは、下部（１０８）と、この下部を越えて延在する上部（１１２）とを有する。ベースは、真性ベース（１４０）および外部ベース（１４４）を含む。真性ベースは、エミッタの下部とコレクタとの間に位置する。外部ベースは、エミッタの下部からエミッタの上部を越えて延在し、エミッタの上部の下からエミッタの上部の下よりも外側まで延在する連続導体（１４８）を含む。連続導体は、ベース・コンタクト（図示せず）から固有ベースまでの低電気抵抗の経路を提供する。このトランジスタは、第２の導体（１５２）を含むことができ、これは、エミッタの上部の下に延在せず、これによって、外部ベースを介した電気抵抗を更に低減する。 （もっと読む）

窒化タンタル／タンタルバリア層を堆積させるための方法および装置が、集積処理ツールでの使用のために提供される。遠隔発生プラズマによる洗浄ステップの後、窒化タンタルは原子層堆積法で堆積され、タンタルはＰＶＤで堆積される。窒化タンタル／タンタルは、堆積された窒化タンタルの下の導電性材料を露呈するために、誘電体層の部材の底部から除去される。場合によって、さらなるタンタル層が、除去ステップの後に物理気相堆積法で堆積されてもよい。場合によって、窒化タンタル堆積およびタンタル堆積は同一の処理チャンバで生じてもよい。シード層が最後に堆積される。 （もっと読む）

【課題】　配線抵抗による電圧降下の影響や画素への信号の書き込み不良や階調不良などを防止し、より高画質のＥＬ表示装置や液晶表示装置を代表とする表示装置を提供することを課題とする。
【解決手段】　本発明はＥＬ表示装置や液晶表示装置を代表とする表示装置に用いられる電極や配線として、Ｃｕを有する配線を設ける。また、該配線のＣｕを主成分とする導電膜は、マスクを用いたスパッタ法により形成する。このような構成により、電圧降下や信号のなまりを低減することができる。 （もっと読む）

【課題】ゲート長の短いゲート電極を有し、しかも低抵抗で高周波特性が優れている半導体装置およびその製造方法を提供する。
【解決手段】少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層１２と、この上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層１１を含む半導体基板に、上層半導体層表面から上層半導体層への浸入が、下層半導体層で略停止するショットキーゲート電極１５と、このショットキーゲート電極部に接続して第１の電極の抵抗を低減する第２の電極部１６からなるＴ字型ゲート電極を形成する。 （もっと読む）

【課題】 再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成したソース及びドレイン領域１０ａ，１０ｂと、酸化膜３ｂを介して形成したゲート電極５と、前記ソース及びドレイン領域１０ａ，１０ｂとチャネル形成領域３０の間に前記ソース及びドレイン領域１０ａ，１０ｂを取り囲むソース及びドレイン低濃度領域６ａ’，６ｂ’とを有するＭＯＳトランジスタにおいて、前記酸化膜３ｂを介して前記ソース及びドレイン低濃度領域６ａ’，６ｂ’に接する導電性である２つのサイドスペーサ９ａと、前記ゲート電極５及び前記サイドスペーサ９ａ上に形成された導電性薄膜１５とを有する。 （もっと読む）

【課題】 物理的に接着力が向上し、電気的には接触抵抗が良好な特性を有する表示素子用配線及びこれを利用した薄膜トランジスタ基板並びにその製造方法を提供することを目的とする。
【解決手段】 表示素子用配線を、低融点金属の合金元素が少なくとも一つ以上合金されているＡｇ合金で形成する。液晶表示パネルにおいて、このような表示素子用配線を用いてゲート配線２２，２４，２６及びデータ配線６５，６６，６８を形成すれば、接触部で他の導電物質と連結される過程で腐食が発生して素子の特性を低下させるのを防止できる。 （もっと読む）

【課題】 ポリメタル構造を有するゲート電極において、ポリシリコン膜と高融点金属膜との間の界面抵抗を低くする。
【解決手段】 半導体基板１０上にゲート絶縁膜１１を介してポリシリコン膜１２を堆積した後、該ポリシリコン膜１２の上に、第１の窒化チタン膜１４、チタン膜１５及び第２の窒化チタン膜１６からなるバリア膜を形成する。バリア膜の上にタングステン膜１８を堆積して、ポリシリコン膜１２、第１の窒化チタン膜１４、チタン膜１５、第２の窒化チタン膜１６及びタングステン膜１８からなる電極構造体を形成した後、該電極構造体に対して７５０℃以上の熱処理を施す。このようにすると、第１の窒化チタン膜１４中の窒素がチタン膜１５及びポリシリコン膜１２に拡散して、ポリシリコン膜１２とタングステン膜１８との間に新たな窒化チタン膜１９が形成されると共に、ポリシリコン膜１２の表面に窒化シリコンからなり厚さの小さい反応層２０が形成される。 （もっと読む）

【課題】 ソース／ドレイン電極材料に銅を用いた場合の加工時のバリアメタル層のアンダーカットに起因する特性不良を防止し、低抵抗配線が充分に実現できるＴＦＴの構造とその製造方法を提供する。
【解決手段】 本発明のＴＦＴの構造は、ガラス基板２上のゲート電極３と、ゲート絶縁膜４と、ゲート絶縁膜４上にゲート電極３に対向配置された半導体能動層５と、半導体能動層５の両端部上に設けられたオーミックコンタクト層６と、各オーミックコンタクト層６を介して半導体能動層５に電気的に接続されたソース電極７、ドレイン電極８とを有している。そして、ソース電極７およびドレイン電極８が銅で形成され、これらソース電極７、ドレイン電極８の下面のうち、各オーミックコンタクト層６の上面上に位置する領域にのみバリアメタル層９が設けられている。 （もっと読む）

【課題】Ｃｕ（ｈｆａｃ）（ｔｍｖｓ）カクテルを原料としてＣＶＤ法でＣｕ膜を形成するとき、熱安定性を良くし、核発生が良好に誘起され、低温であっても低抵抗でマイクロボイドが発生しにくくする。
【解決手段】Ｃｕ−ＣＶＤプロセス用原料はＣｕ（ｈｆａｃ）（ｔｍｖｓ）に対してｔｍｖｓとＨｈｆａｃ・２Ｈ₂ Ｏを添加して作られる液体原料であり、Ｃｕ（ｈｆａｃ）（ｔｍｖｓ）に対するｔｍｖｓの添加割合が１〜１０ｗｔ％の範囲に含まれ、触媒であるＨｈｆａｃ・２Ｈ₂ Ｏの添加割合が０．１〜０．０１ｗｔ％の範囲に含まれる。好ましくはｔｍｖｓの添加割合が５ｗｔ％であり、Ｈｈｆａｃ・２Ｈ₂ Ｏの添加割合が０．０４ｗｔ％である。 （もっと読む）