【課題】本発明は、特別な装置を用いずに、微細素子の容量を直接測定することができる容量測定回路、半導体装置および容量測定方法を提供する。
【解決手段】本発明に係る容量測定回路１は、少なくとも１つの第１リングオシレータ（測定用リングオシレータ４）と、第１周辺回路部（測定用周辺回路部５）と、第２リングオシレータ（参照用リングオシレータ６）と、第２周辺回路部（参照用周辺回路部７）とを備えている。第１リングオシレータおよび第２リングオシレータに電力を供給する電源と、第１周辺回路部および第２周辺回路部に電力を供給する電源とは異なる。容量測定回路１は、第１出力信号の周波数および第１リングオシレータに流れる電流値より算出した第１容量から、第２出力信号の周波数および第２リングオシレータに流れる電流値より算出した第２容量を差引くことで測定対象の容量を測定することができる。 （もっと読む）

【課題】ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】プローブ検査においても、理想の電源環境を提供する。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成し、補償パルス電流Ｉ_ＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流Ｉ_ＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。 （もっと読む）

【課題】集積回路を有するウェーハの無線試験を行うためのウェーハ上に形成された試験回路を含む装置および方法を提供する。
【解決手段】ウェーハ１６の外部にある試験ユニット１２、および集積回路を含むウェーハ上に製造された少なくとも1つの試験回路１４を含む。試験ユニット１２は、RF信号を送信し、試験回路１４に電力を供給する。試験回路１４は、可変リング発振器を含み、集積回路の公称動作周波数での一連のパラメータ試験を実行し、試験結果を分析のために試験ユニット１２に送信する。 （もっと読む）

【課題】半導体チップのテスト時間を短縮可能な半導体装置の製造方法を提供する。
【解決手段】半導体ウエハ１０ａ，１０ｂに、パッドとを有し、且つパッドが半導体チップ１１ａ，１１ｂの主面に形成されたパッド１６ａ，１６ｂと半導体チップの主面と相対向する半導体ウエハの主面に形成されてパッドと電気的接続されたパッド１７ａ，１７ｂとを有するテスト回路を内蔵した半導体チップを複数、形成する工程と、複数の半導体ウエハを、隣接する半導体ウエハにおける半導体チップの入力パッドの各々を互いに接触させて検査装置４０のステージ上に載置する工程と、載置された複数の半導体ウエハのうち外側の半導体ウエハにおける半導体チップのパッドに検査装置４０のプローブ針４３を接触し、半導体チップの各々を一括でテストする工程とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】短時間でウエハー面内分布などの数多くのパターン変換差に係るデータを収集することができ、適切に半導体装置の製造精度判定或いは管理を行い得る。
【解決手段】複数の異なる面積を有するキャパシタを、半導体素子生成工程においてアクティブエリアに形成し、各キャパシタに電圧を印加して、夫々のキャパシタ電流を検出し、検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、パターン変換差に基づき製造精度を判定する。 （もっと読む）

【課題】実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することである。
【解決手段】本発明にかかる半導体集積回路１０は、カウンタ回路６と、遅延クロック信号５６を生成する遅延素子５と、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。 （もっと読む）

【課題】剥離が発生した段階を知ることのできるテスト方法の提供。
【解決手段】前記複数の剥離補強ブロック２−１，２，３，４の各々は、複数の配線層に形成された配線群と、前記複数の配線層間で前記配線群を電気的に接続する、導体ホールとを備える。前記テスト回路１は、前記複数の剥離補強ブロックに対応して設けられた、複数のデータ保持回路と、前記複数の剥離補強ブロックの各々の一端に、テスト信号を供給する、テスト信号供給端と、前記複数のデータ保持回路に接続された、不揮発性の記憶回路とを備える。前記複数のデータ保持回路の各々は、対応する前記各剥離補強ブロックの他端から前記テスト信号に応じて出力される信号をテスト結果データとして保持する。前記不揮発性の記憶回路は、前記各データ保持回路に保持された前記テスト結果データを、前記各データ保持回路と対応付けて記憶するように、前記各データ保持回路と接続されている。 （もっと読む）

集積回路は、プロセスセンサと温度センサと電圧センサとを含む。プロセスセンサは、集積回路が形成される半導体プロセスを示すプロセスパラメータを検知し検知されたプロセスパラメータに基づいて上記半導体プロセスの特徴をプロセスセンサの出力に与えるように構成される。温度センサは、集積回路の温度の表示を温度センサの出力に与えるように構成され、電圧センサは、集積回路の電源電圧レベルの表示を電圧センサの出力に与えるように構成される。プロセスセンサの出力は、温度センサおよび電圧センサのうち少なくとも一方に結合されて、温度の表示および電源電圧レベルの表示のうち少なくとも一方を補償する。
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【課題】製造マージンの評価や製造マージンの管理を容易にする半導体装置を提供する。
【解決手段】セルアレイを含む半導体装置において、セルアレイの周囲に設けられたダミー領域にセルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。特に、プロセス不良検出回路がセルアレイの周辺部に設けられたダミーパターンとしての機能を備えることによって、プロセス不良検出回路によるチップ面積を抑制できる。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【課題】個々の半導体装置について、試験工程での書き換え回数を信頼性高く管理できるようにした半導体装置の検査方法及び半導体装置を提供する。
【解決手段】データの書き換えが可能なメモリ回路２３を備えるＩＣチップの検査方法であって、メモリ回路２３に、ユーザによって使用される主記憶領域３１と、試験用記憶領域３３とを用意しておき、主記憶領域３１に対してデータの書き換え試験を行う工程と、書き換え試験を行う工程で主記憶領域３１に対して実際に行われたデータの書き換え回数を試験用記憶領域３３に記録する工程と、を含む。このような方法によれば、個々のＩＣチップについて、その出荷前の試験工程で実際に行われたデータの書き換え回数を正確に管理することができる。 （もっと読む）

【課題】ガードリングの外側に発生した損傷を簡単で確実に検出して、半導体チップの実装評価を行うことができるチェックパターン及び実装評価装置を提供する。
【解決手段】ダイシングを行うためのスクライブ領域６からガードリング４の外側領域に、半導体チップ５ａの内側に向かって電気回路２を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部２０と、当該検出部２０に接続され、前記ガードリング４の外側に配設される出力端子３とを備え、電気回路２の断線によるインピーダンスの変化量に基づいて、ガードリング４の外側領域に発生した損傷の状態を解析する。 （もっと読む）

【課題】本発明の課題は、絶縁性能の判定精度の向上を図り得るＴＥＧチップを提供することにある。
【解決手段】本発明の第１の態様は、ＴＥＧパターンを用いたウエハレベルＣＳＰの絶縁性テスト方法において、渦巻き状のＴＥＧパターンを用いたことを特徴とする。また、本発明の第２の態様は、インダクタ素子を有するウエハレベルＣＳＰの絶縁性テストに使用されるＴＥＧパターンにおいて、前記ＴＥＧパターンは、渦巻き状に成形されていることを特徴とする。 （もっと読む）

【課題】大掛かりな装置を付加使用することなく可及的に簡易な構成により半導体チップ単位における試験用針の接触回数を容易且つ確実に把握して管理することができ、ひいては製造コストの削減及び製造時間の短縮化を可能とする。
【解決手段】スクライブ領域３上に、半導体チップ２ごとに対応して、第１の電極パッド１１にプローブ針が接触した接触回数、更には試験回数を記憶する記憶部である複数のヒューズ１３が設けられている。そして、半導体チップ２上で第１の電極パッド１１に隣接して、ヒューズ１３に対して接触回数及び試験回数の読み取り及び書き込みを行うための複数の第２の電極パッド１２が設けられている。 （もっと読む）

【課題】デバイスと高さの異なるモニタが同一ウェハに設けられた半導体装置において、デバイスに成膜された半導体膜を研磨する際に、膜厚のばらつきを抑えること。
【解決手段】シリコン基板であるウェハ１内に、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１を形成し、デバイス形成領域２にエピタキシャル層を形成する際に、ＰＣＭ形成領域３にはエピタキシャル層を形成しない。ついで、エピタキシャル層を所定の厚さにするために、ウェハ１と研磨パッド６とを加圧して研磨する。ついで、デバイス形成領域２に形成されたエピタキシャル層と、ＰＣＭ形成領域３におけるシリコン基板とに、同条件で、同時期に、イオンを注入する。 （もっと読む）

【課題】設備コストを増大させることなくウエハレベルの温度試験を実施すること。
【解決手段】複数の半導体チップ５が形成されたウエハ１が提供される。そのウエハ１は、ウエハ１に埋め込まれ周囲の温度を所定の目標温度に制御する温度制御回路２０と、温度制御回路２０を起動するための起動信号ＳＴが外部から入力されるパッド１０と、を備える。温度制御回路２０は、起動信号ＳＴに応答して起動した後、他の制御信号を受けることなく自動的に温度制御を行う。 （もっと読む）

【課題】出荷後のLSIにおけるエレクトロマイグレーション劣化現象を検知することが可能な半導体集積回路を提供する。
【解決手段】エレクトロマイグレーション現象による配線劣化を検知する劣化検知回路（1）をＮ（但し、Ｎは、２以上の整数）個含んで構成する半導体集積回路であり、劣化検知回路（1）は、クロック信号を入力し、当該クロック信号の２倍の周波数を持つ倍周信号を生成する倍周回路（10）と、クロック信号の半分の周波数をもつ分周信号を生成する分周回路（11）と、分周信号を入力し、配線劣化を検知するテスト回路（17）と、倍周信号を入力し、テスト回路（17）を加熱するヒータ回路（16）と、を有することを特徴とする。 （もっと読む）

【課題】ウエハテスト用パッドとボンディングパッドを兼用していたので、パッドのサイズおよびピッチを縮小することが困難で、チップ面積が大きくなり、かつ高周波特性を改善することができなかったという課題を解決する手段の提供。
【解決手段】差動出力部１１の出力によって操作される選択スイッチを内蔵した状態検出部２０によって差動出力部の出力状態を検出できるようにし、かつウエハテスト用パッド２１とボンディングパッド２２および２３とを分離した。ボンディングパッド２２および２３のサイズとピッチを縮小することができるので、チップ面積を小さくすることができると共に、高周波特性を改善することができる。また、ウエハテスト用パッド２１の配置の自由度が増すので、チップ面積をさらに縮小できる。 （もっと読む）