半導体集積回路及び半導体集積回路の試験方法
【課題】実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することである。
【解決手段】本発明にかかる半導体集積回路１０は、カウンタ回路６と、遅延クロック信号５６を生成する遅延素子５と、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。
【解決手段】本発明にかかる半導体集積回路１０は、カウンタ回路６と、遅延クロック信号５６を生成する遅延素子５と、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及び半導体集積回路の試験方法に関し、特にエレクトロマイグレーション現象を検知することが可能な半導体集積回路及び半導体集積回路の試験方法に関する。
【背景技術】
【０００２】
近年のＬＳＩの高速化により、ＬＳＩ内部の配線のエレクトロマイグレーション（以下、ＥＭともいう）現象が問題となってきている。ＬＳＩ内部の配線におけるエレクトロマイグレーション現象とは、配線を流れる電子流が配線を構成する金属原子を徐々に「押し流し」、配線内部にボイドと呼ばれる金属原子の欠損を生じさせる現象である。エレクトロマイグレーション現象による配線の平均寿命は、Ｂｌａｃｋの経験式により表現され、それは金属原子の種類（配線材料）、電流密度、温度に大きく依存している。ＬＳＩにおける配線材料としては当初Ａｌ（アルミニウム）が大多数であったが、１５０ｎｍから９０ｎｍ世代へプロセステクノロジーが進化するにつれてエレクトロマイグレーションによる劣化現象が大きな問題となった。この問題に対し配線材料をＡｌからＣｕ（銅）へ置き換えることによりエレクトロマイグレーションによる配線の劣化問題は大きく改善した。
【０００３】
また、プロセステクノロジーの進化による配線の微細化と共に、ＭＯＳトランジスタのＯＮ電流が増大し続けており、配線における電流密度の上昇が著しい。すなわちＭＯＳトランジスタのＯＮ電流の上昇と配線の断面積削減（世代毎に面積が約半分に削減）という相乗効果により、世代ごとに配線の単位面積当たりの電流密度が数倍に上昇しており、これがエレクトロマイグレーション問題を悪化させている。抜本的な解決としてはＡｌからＣｕへの置き換えといった配線材料の見直しであるが、現状ではＣｕ以上に性能・コストに優れた材料が発見されておらず、少なくとも今後数世代はＣｕでのＬＳＩ設計を行う必要がある。以上の状況により、前世代のプロセスと比較して相対的に配線のエレクトロマイグレーション耐性（マージン）は減少しており、フィールドでのエレクトロマイグレーション問題の発生の可能性を否定することができない。
【０００４】
以上のようなエレクトロマイグレーションによる劣化現象に対して、ＬＳＩの製品出荷前の検査を主眼において、各種の検査手法が提案されている。特許文献１に記載されている半導体集積回路では、測定対象となるＬＳＩ内の配線に対して外部より直流電流を与え、その抵抗値の変化から配線のエレクトロマイグレーション寿命を測定する構成を採用している。
【０００５】
また、特許文献２に記載されている半導体集積回路では、ＬＳＩ内部にＬＳＩの主機能部分とＩＯ端子を共有するように検査用のパイロット配線を設け、検査時にパイロット配線を選択させてバーンイン試験を行うことで不良ＬＳＩを排除している。また、特許文献３に記載されている半導体集積回路では、加速試験に必要となる熱源を外部に設置するのではなく、試験対象となる内部配線自体に直流及び交流電流を与えることで加熱を促し、試験対象のみで加速試験を実施できるように構成している。
【０００６】
また、特許文献４には半導体集積回路が有する、同一仕様よりなる金属配線の耐エレクトロマイグレーション性を高精度に評価する技術が開示されている。また、特許文献５にはシステムに搭載して実際に稼働させながら、半導体集積回路の特性の劣化を評価することができ、それによりシステム全体の稼働停止を未然に防ぐことが可能な半導体集積回路に関する技術が開示されている。また、特許文献６には出荷後のＬＳＩにおけるエレクトロマイグレーション劣化現象を検知することが可能な半導体集積回路に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−１９１６８４号公報
【特許文献２】特開平１−２３８１３４号公報
【特許文献３】特表２００５−５３６８７１号公報
【特許文献４】特開平１１−６７８６１号公報
【特許文献５】特開平１１−２７１２８号公報
【特許文献６】特開２００９−１７６８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１乃至４に開示されている技術は、エレクトロマイグレーション現象を検知するために外部にテスタなどの試験機器を必要とする。このため、これらの技術は半導体集積回路の出荷前試験にのみ適用可能であり、出荷後の個々の半導体集積回路におけるエレクトロマイグレーションによる配線の劣化現象を検知することができなかった。
【０００９】
また、特許文献５に開示されている技術は配線の劣化検知を行うことを目的として構成されているが、測定対象配線部分のみの提供であり劣化の検知のためにはＬＳＩ外部に抵抗測定装置を接続する必要がある。このため、単一のＬＳＩで劣化検知を行うことができないという問題点があった。加えて、配線のばらつきに対する対策が提供されておらず、ばらつきによる悲観性を排除することができないという問題点があった。
また、特許文献６に開示されている技術は配線の断線検知を行うように構成されているため、予防保守を行うための兆候の検知を行うことができなかった。
【００１０】
よって本発明の目的は、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路及び半導体集積回路の試験方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体集積回路は、クロック信号に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路と、前記カウンタ回路のカウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成する遅延素子と、前記クロック信号に基づき駆動し、当該クロック信号のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップと、前記第１のフリップフロップからの出力信号を入力する配線と、前記遅延クロック信号に基づき駆動し、前記配線からの出力信号を入力する第２のフリップフロップと、前記クロック信号に基づき駆動し、前記第１のフリップフロップからの出力信号を入力する第３のフリップフロップと、前記第２及び第３のフリップフロップからの出力信号をそれぞれ入力し、当該出力信号の排他的論理和を出力する排他的論理和回路と、を有する。
【００１２】
本発明にかかる半導体集積回路の試験方法は、クロック信号に基づき第１のフリップフロップを駆動して、当該クロック信号のクロックサイクル毎にトグルするデータを入力し、前記第１のフリップフロップからの出力信号を配線に入力し、前記クロック信号に基づきカウント値を生成し、当該カウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成し、前記遅延クロック信号に基づき第２のフリップフロップを駆動して、前記配線からの出力信号を入力し、前記クロック信号に基づき第３のフリップフロップを駆動して、前記第１のフリップフロップからの出力信号を入力し、前記第２及び第３のフリップフロップからの出力信号の排他的論理和を出力する。
【発明の効果】
【００１３】
本発明により実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路及び半導体集積回路の試験方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる半導体集積回路を示すブロック図である。
【図２】実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。
【図３】本発明にかかる半導体集積回路の動作原理を説明するための図である。
【図４】実施の形態２にかかる半導体集積回路を示すブロック図である。
【図５】実施の形態３にかかる半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は本発明の実施の形態１にかかる半導体集積回路を示すブロック図である（以下、半導体集積回路をＥＭ劣化センサという場合もある）。図１に示す半導体集積回路１０は、配線４における劣化検知を行なうことが可能な半導体集積回路である。配線４はエレクトロマイグレーションに起因する劣化の検知対象となる配線であり、バッファ８で駆動される。配線４はエレクトロマイグレーション劣化を検知するという目的から、例えばそのプロセス世代のデザインルールで許される最も細い幅でかつ、最も薄い膜厚で設計される。
【００１６】
配線４には、第１のフリップフロップ１を経由してデータ信号５１が印加され、伝達結果は第２のフリップフロップ２によって保持される。第１のフリップフロップ１は半導体集積回路１０に入力されるクロック信号５２に基づき駆動される。また、第２のフリップフロップ２は、半導体集積回路１０に入力されるクロック信号５２を遅延素子５により遅延した遅延クロック信号５６に基づき駆動される。つまり、遅延素子５において所定の遅延値を設定することで、第１のフリップフロップ１を駆動するタイミングに対して所定の時間遅延したタイミングで、第２のフリップフロップ２を駆動することができる。
【００１７】
ここで、設定される遅延値は一定値ではなく、カウンタ回路６によって与えられるカウント値によって増減することができる。カウンタ回路６にはクロック信号５２が入力され、クロック信号５２に同期して増減するデジタル信号を遅延制御回路１１に出力する。遅延制御回路１１は、カウンタ回路６のデジタル信号（カウント値）に応じた遅延値をクロック信号５２に与えるように遅延素子５を制御する。カウンタ回路６で生成されるデジタル信号は、例えばある値までカウントアップすると再び０へリセットされ、再度カウントアップが再開されるような信号とする。
【００１８】
第３のフリップフロップ３は、第１のフリップフロップ１の出力をバッファ９を介して入力する。すなわち、第２のフリップフロップ２が受信するものと同じ論理結果を入力する。ここで、第２のフリップフロップ２は遅延素子５を介した遅延クロック信号５６を受け取るのに対して、第３のフリップフロップ３は第１のフリップフロップ１と同じ位相のクロック信号５２を受信する。第２のフリップフロップ２及び第３のフリップフロップ３の出力は排他的論理和回路７に入力される。排他的論理和回路７は、第２のフリップフロップ２及び第３のフリップフロップ３の出力が一致する場合は"０"を、一致しない場合は"１"を出力する。つまり、第２のフリップフロップ２がデータを正しく受信していれば排他的論理和回路７の出力は常に"０"となることになる。
【００１９】
このように、第１のフリップフロップ１、第２のフリップフロップ２、遅延素子５、カウンタ回路６を組み合わせることで、配線４を経由する伝達信号をキャプチャする第２のフリップフロップ２のタイミングを、クロック信号５２のクロックサイクル毎にずらすことが可能となる。更に遅延素子５で設定する初期の遅延値、及び遅延素子５がクロックサイクル毎に与える遅延の遅延変動幅を適切に設定することにより、カウンタ回路６によって与えられるカウント値の初期においては正しく信号をキャプチャし、漸次カウント値をカウントアップし、あるカウント値においてキャプチャが不可能となるような設定が可能となる。この場合、排他的論理和回路７の出力信号として当初"０"が出力され、あるカウント値から"１"が出力されることになる。これを時系列に整列させると、初期のカウント値で"０"が並ぶことになるが、あるカウント値から反転して"１"が連続するようになる。
【００２０】
このようにして得られた排他的論理和回路７の出力信号は、検知結果メモリ１３へ格納される。検知結果メモリ１３は例えばシフトレジスタで構成され、入力される排他的論理和回路７の出力信号を順次格納する。シフトレジスタの長さはカウンタ回路６のカウント値以上となるように構成され、カウンタ値が０からリセットされるまでのサイクル分の排他的論理和回路７の出力データを保持可能とする。
【００２１】
検知結果メモリ１３に格納された検知結果は、初期値保存メモリ１２に格納された製造初期の検知結果と、比較回路１４において比較される。また、回路の遅延は環境条件により一定の誤差が発生する可能性があるため、その誤差をキャンセルするためにバイアス回路１５を用いて比較回路１４で求められた差分のうち所定の値（バイアス値）以下の差分を同一とみなす。そのバイアス条件はバイアス制御信号５４として外部より入力される。すなわち、判定結果は以下のように算出される。
【００２２】
異常の場合：｜初期の検知結果 − 現在の検知結果｜＞バイアス値
正常の場合：｜初期の検知結果 − 現在の検知結果｜≦バイアス値
【００２３】
このようにして得られた判定結果は結果保持回路１６に保持される。結果保持回路１６は判定結果５５を出力する。異常と判断された場合、これ以降の比較回路１４における比較結果、つまりカウンタ回路６がカウントアップ中の比較結果は正しい結果とはならないため、カウントアップが終了する。そして、リセットされる時点でのデータを保持するために、カウンタ回路６のカウント結果を入力して、カウントアップのタイミングを結果保持回路１６にて検出する。
【００２４】
初期値保存メモリ１２は保存制御回路１７により制御され、製造初期における検知結果を格納する。保存制御回路１７は初期化信号５３及びカウンタ回路６のカウント値を入力する。保存制御回路１７は初期値保存メモリ１２を制御し、製造初期における検知結果メモリ１３の内容を初期値保存メモリ１２へコピーする。その際、検知結果メモリ１３に製造初期における検知結果がそろっている必要があるため、保存制御回路１７はカウンタ回路６のカウント値を入力してそのタイミングを取得する。また、初期値保存メモリ１２は装置の稼動期間中は初期値を保持する必要があるため、電源が供給されない場合でもデータを保持できるように、例えば不揮発性ＲＡＭで構成することができる。
【００２５】
配線のエレクトロマイグレーションによる劣化現象においては、一気に配線が断線に至るのではなく、劣化の初期は配線の抵抗値の上昇という形で劣化が顕在化する。すなわち、回路的にみると遅延値の上昇という形で測定することが可能である。本実施の形態にかかる半導体集積回路（ＥＭ劣化センサ）１０では、初期における配線４の遅延情報を保存しておき、これと現在における配線４の遅延情報とを比較することによって、劣化初期の抵抗値上昇を検出することが可能となる。ここで、配線４の抵抗値の変動幅はプロセスの世代や環境条件によって変動するため、その条件に合わせて遅延素子５で制御する１サイクル毎の遅延変動幅やカウンタ回路６が出力する総カウント数は設計時点で個々の製品に合わせて設定される。このとき、１サイクル毎の遅延変動幅×カウンタ回路６の総カウント数＝遅延素子の変動可能な総遅延時間、となる。
【００２６】
次に、図２を用いて本実施の形態にかかる半導体集積回路１０の動作について説明する。図２は本実施の形態にかかる半導体集積回路１０の動作を説明するためのタイミングチャートである。本実施の形態では説明を簡略化するために、カウンタ回路６の出力を３ビットのデジタル信号とした。また、カウンタ回路６のカウンタ値は最初"０００"からスタートし順次カウントアップする。そして"１１１"まで到達した時点でリセットされ、再び"０００"から順次カウントアップされる。また、図２に示すようにカウンタ回路６の出力はクロック信号５２と同期して出力される。
【００２７】
遅延素子５が出力する遅延クロック信号５６は、クロック信号５２に対して図２の矢印で示した幅（遅延値）だけ遅延している。クロック信号５２に対する遅延クロック信号５６の遅延値はカウント値がカウントアップされるにつれて大きくなる。
【００２８】
また、図２に示すように第１のフリップフロップ１の出力はクロック信号５２と同期して出力される。また、第２のフリップフロップ２の出力は遅延クロック信号５６と同期して出力される。また、第３のフリップフロップ３の出力はクロック信号５２と同期して出力される。
【００２９】
図２に示すように、Ｔ１のタイミングではクロック信号５２と遅延クロック信号５６は同時に立ち上がる。そして、Ｔ１のタイミングで第１のフリップフロップ１からデータ信号"１"（ハイレベル）が出力される。そして、Ｔ２のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。また、Ｔ２のタイミングから所定の時間遅延したＴ２´のタイミングで遅延クロック信号５６が立ち上がる。このＴ２´のタイミングで第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。
【００３０】
このとき、第２のフリップフロップ２から出力されるデータ信号"１"と第３のフリップフロップ３から出力されるデータ信号"１"は一致しているので、排他的論理和回路７の出力は"０"（ローレベル）となる。そして、排他的論理和回路７の出力が"０"であるので、検知結果メモリ１３は「ｘｘｘｘｘｘｘ０」を出力する。
【００３１】
同様に、Ｔ２のタイミングで第１のフリップフロップ１からデータ信号"０"が出力される。そして、Ｔ３のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。また、Ｔ３のタイミングから所定の時間遅延したＴ３´のタイミングで遅延クロック信号５６が立ち上がる。このＴ３´のタイミングで第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。
【００３２】
このとき、第２のフリップフロップ２から出力されるデータ信号"０"と第３のフリップフロップ３から出力されるデータ信号"０"は一致しているので、排他的論理和回路７の出力は"０"となる。そして、排他的論理和回路７の出力が"０"であるので、検知結果メモリ１３は「ｘｘｘｘｘｘ００」を出力する。
以降、第２のフリップフロップ２がデータ信号を正しく受信している限り、排他的論理和回路７の出力は"０"となる。
【００３３】
Ｔ６のタイミングで第１のフリップフロップ１からデータ信号"０"が出力される。そして、Ｔ７のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。一方、Ｔ７のタイミングから所定の時間遅延したＴ７´のタイミングで遅延クロック信号５６が立ち上がる。しかし、この場合はＴ７´のタイミングにおいて第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"０"を正しく受信することができないため、第２のフリップフロップ２から出力されるデータ信号は"１"となる。
【００３４】
このとき、第２のフリップフロップ２から出力されるデータ信号"１"と第３のフリップフロップ３から出力されるデータ信号"０"は一致しないので、排他的論理和回路７の出力は"１"となる。そして、排他的論理和回路７の出力が"１"であるので、検知結果メモリ１３は「ｘｘ０００００１」を出力する。
【００３５】
同様に、Ｔ７のタイミングで第１のフリップフロップ１からデータ信号"１"が出力される。そして、Ｔ８のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。一方、Ｔ８のタイミングから所定の時間遅延したＴ８´のタイミングで遅延クロック信号５６が立ち上がる。しかし、この場合もＴ８´のタイミングにおいて第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"１"を正しく受信することができないため、第２のフリップフロップ２から出力されるデータ信号は"０"となる。
【００３６】
このとき、第２のフリップフロップ２から出力されるデータ信号"０"と第３のフリップフロップ３から出力されるデータ信号"１"は一致しないので、排他的論理和回路７の出力は"１"となる。そして、排他的論理和回路７の出力が"１"であるので、検知結果メモリ１３は「ｘ０００００１１」を出力する。
【００３７】
このように、初期段階では遅延素子５の遅延値が小さいため、第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号を正しく受信できる。よって、排他的論理和回路７の出力は"０"となる。しかし、Ｔ７´のタイミングにおいて第２のフリップフロップ２がデータ信号の受信に失敗し、その結果排他的論和回路７の出力が"１"となる。第２のフリップフロップ２から出力されるデータ信号は、第３のフリップフロップ３から出力されるデータ信号と比べて１サイクルずれることになる。よって、以降は排他的論理和回路７の出力は"１"に固定される。その結果、検知結果メモリ１３には、初期段階では"０"、その後に"１"が並ぶビットパターンが徐々に保持され、８サイクル目でこの結果のビットパターンが保持される。同時に、比較回路１４及びバイアス回路１５によって初期値保存メモリ１２の出力との比較が実行され、カウンタ出力"１１１"のタイミングにおいて結果保持回路１６の内容が書き換えられる。
【００３８】
図３は本実施の形態にかかる半導体集積回路（ＥＭ劣化センサ）１０の動作原理を説明するための図である。図３に示す遅延素子５が出力する遅延クロック５６は、カウンタ回路６のカウント値が増加するにつれて遅延素子５がクロック信号５２に与える遅延値が増加している状態を示している。つまり、図３に示す遅延クロック５６のＴ１´は図２の遅延クロック５６のＴ１´に対応し、図３に示す遅延クロック５６のＴ８´は図２の遅延クロック５６のＴ８´に対応している。
【００３９】
図３に示すように配線４の抵抗値が低い場合（初期の抵抗値）は、配線４の抵抗値が増加した後の場合よりも遅延が小さい。よって、配線４の抵抗値が低い場合、第２のフリップフロップ２はＴ４´のタイミングまでは第１のフリップフロップ１からのデータ信号を正常に受信することができる。しかし、Ｔ５´のタイミング以降では、配線４の遅延が小さいために第１のフリップフロップ１からのデータ信号を正常に受信することができなくなる。このときの、検知結果メモリ１３の出力は「００００１１１１」となる。
【００４０】
一方、配線４の抵抗値が増加した後の場合、第２のフリップフロップ２はＴ６´のタイミングまでは第１のフリップフロップ１からのデータ信号を正常に受信することができる。しかし、Ｔ７´のタイミング以降では、第１のフリップフロップ１からのデータ信号を正常に受信することができなくなる。このときの、検知結果メモリ１３の出力は「００００００１１」となる。
【００４１】
このように、配線４の抵抗値が増加するにつれて配線４の遅延が増加し、この遅延の増加を遅延クロック信号５６の遅延量を用いて検出することで配線４の劣化状態を検知することができる。つまり、配線４の初期状態（抵抗値が低い状態）における検知結果メモリ１３の出力（「００００１１１１」）を初期値保存メモリに保存しておき、この値と配線４の抵抗値が増加した後における検知結果メモリ１３の出力（「００００００１１」）とを比較回路１４で比較することで、配線４の劣化状態を検知することができる。
【００４２】
以上で説明した本実施の形態にかかる半導体集積回路により、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することが可能となる。つまり、半導体集積回路の製造初期における配線４の抵抗と、現在の配線４の抵抗とを動作時に比較する手法を組み入れることで、エレクトロマイグレーションによる配線劣化の兆候である抵抗値の変動を検知することができる。
【００４３】
特許文献１乃至４に開示されている技術は、エレクトロマイグレーション現象を検知するために外部にテスタなどの試験機器を必要とする。このため、これらの技術は半導体集積回路の出荷前試験にのみ適用可能であり、出荷後の個々の半導体集積回路におけるエレクトロマイグレーション劣化現象を検知することができなかった。また、特許文献５、６に開示されている技術は断線検知のみ行うように構成されているため、予防保守を行うための兆候の検知を行うことができなかった。しかし、本実施の形態にかかる半導体集積回路では、半導体集積回路の製造初期における配線４の抵抗と、現在の配線４の抵抗とを動作時に比較する手法を組み入れている。よって、出荷後の個々の半導体集積回路におけるエレクトロマイグレーション劣化現象を検知することができ、また配線劣化の兆候である抵抗値の変動を検知することができる。
【００４４】
また、本実施の形態にかかる半導体集積回路の試験方法は、次の工程を有する。
クロック信号５２に基づき第１のフリップフロップ１を駆動して、当該クロック信号５２のクロックサイクル毎にトグルするデータを入力する工程。第１のフリップフロップ１からの出力信号を配線４に入力する工程。クロック信号５２に基づきカウント値を生成し、当該カウント値に応じてクロック信号を遅延させた遅延クロック信号５６を生成する工程。遅延クロック信号５６に基づき第２のフリップフロップ２を駆動して、配線４からの出力信号を入力する工程。クロック信号５２に基づき第３のフリップフロップ３を駆動して、第１のフリップフロップ１からの出力信号を入力する工程。第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する工程。
【００４５】
なお、本実施の形態にかかる半導体集積回路の試験方法は、次の工程を備えていてもよい。排他的論理和の出力を保持する工程。排他的論理和の出力と配線４の製造初期における排他的論理和の出力とを比較して配線４の劣化を判定する工程。
【００４６】
本実施の形態にかかる半導体集積回路の試験方法においても、上記の半導体集積回路と同様の効果を得ることができる。
【００４７】
実施の形態２
以下、本発明の実施の形態２について説明する。図４は本実施の形態にかかる半導体集積回路２０を説明するためのブロック図である。本実施の形態にかかる半導体集積回路２０は複数のＥＭ劣化センサ１０_１〜１０_ｎを備える（ｎは正の整数）。データ信号５１、クロック信号５２、初期化信号５３は各ＥＭ劣化センサ１０_１〜１０_ｎに供給される。ここで、各ＥＭ劣化センサ１０_１〜１０_ｎに供給されるデータ信号５１、クロック信号５２、初期化信号５３は同じ信号である。
【００４８】
一方、バイアス制御信号５４はＥＭ劣化センサ１０_１〜１０_ｎごとに異なる値が与えられる。また、各ＥＭ劣化センサ１０_１〜１０_ｎの検知結果は集計回路２１へ出力される。集計回路２１は、ＥＭ劣化センサ１０_１〜１０_ｎから出力された判定結果をカウントし、この判定結果に基づいてエラー信号を出力する。例えば、集計回路２１は、異常である判定結果が正常である判定結果よりも多い場合にエラー信号５７を出力する。なお、本実施の形態にかかる半導体集積回路２０に用いられるＥＭ劣化センサ１０_１〜１０_ｎは、実施の形態１にかかる半導体集積回路（ＥＭ劣化センサ）１０と同様の構成であるので詳細な説明は省略する。
【００４９】
本実施の形態にかかる半導体集積回路２０では、同一構成の複数のＥＭ劣化センサ１０_１〜１０_ｎを備え、その判定結果を集計回路２１で集計し、多数決にて最終的なエラーを判定することができる。このような構成をとることで、一部のＥＭ劣化センサが誤動作したとしても、その影響を排除することが可能となる。
【００５０】
近年の半導体プロセスにおいては、配線の幅及び膜厚のばらつきが増加する傾向にある。従って、実施の形態１にかかるＥＭ劣化センサ１０を１組しか備えなかった場合、検知対象である配線４の配線幅や配線４の膜厚にばらつきがあると、他の配線全てが十分な寿命を保っていたとしても、期待される寿命よりも早く故障を検知することになる。これに対して本実施の形態にかかる半導体集積回路２０では、複数のＥＭ劣化センサ１０_１〜１０_ｎを備えており、各ＥＭ劣化センサ１０_１〜１０_ｎの判定結果から多数決により最終的なエラー信号５７を生成している。このため、検知対象である配線４の配線幅や配線４の膜厚にばらつきがあった場合でも、配線にばらつきがあるＥＭ劣化センサの検知結果を排除することができるので、より正確に配線の劣化を検知することができる。
【００５１】
実施の形態３
以下、本発明の実施の形態３について説明する。図５は本実施の形態にかかる半導体集積回路３０を説明するためのブロック図である。本実施の形態にかかる半導体集積回路３０は、図１に示す実施の形態１にかかる半導体集積回路１０が備える構成要素のうちの一部を備えている。
【００５２】
すなわち、図５に示す本実施の形態にかかる半導体集積回路３０は、クロック信号５２に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路６と、カウンタ回路６のカウント値に応じてクロック信号５２を遅延させた遅延クロック信号５６を生成する遅延素子５と、クロック信号５２に基づき駆動し、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、を備える。更に、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号を入力し、出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。なお、本実施の形態にかかる半導体集積回路３０の動作は実施の形態１にかかる半導体集積回路１０の動作と基本的には同様であるので重複した説明は省略する。
【００５３】
本実施の形態にかかる半導体集積回路３０においても、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することが可能となる。
【００５４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５５】
１ 第１のフリップフロップ
２ 第２のフリップフロップ
３ 第３のフリップフロップ
４ 配線（劣化検知対象）
５ 遅延素子
６ カウンタ回路
７ 排他的論理和回路
８、９ バッファ
１０ 半導体集積回路（ＥＭ劣化センサ）
１１ 遅延制御回路
１２ 初期値保存メモリ
１３ 検知結果メモリ
１４ 比較回路
１５ バイアス回路
１６ 結果保持回路
１７ 保存制御回路
２０ 半導体集積回路
２１ 集計回路
３０ 半導体集積回路（ＥＭ劣化センサ）
５１ データ信号
５２ クロック信号
５３ 初期化信号
５４ バイアス制御信号
５５ 判定結果
５６ 遅延クロック信号
５７ エラー信号
【技術分野】
【０００１】
本発明は半導体集積回路及び半導体集積回路の試験方法に関し、特にエレクトロマイグレーション現象を検知することが可能な半導体集積回路及び半導体集積回路の試験方法に関する。
【背景技術】
【０００２】
近年のＬＳＩの高速化により、ＬＳＩ内部の配線のエレクトロマイグレーション（以下、ＥＭともいう）現象が問題となってきている。ＬＳＩ内部の配線におけるエレクトロマイグレーション現象とは、配線を流れる電子流が配線を構成する金属原子を徐々に「押し流し」、配線内部にボイドと呼ばれる金属原子の欠損を生じさせる現象である。エレクトロマイグレーション現象による配線の平均寿命は、Ｂｌａｃｋの経験式により表現され、それは金属原子の種類（配線材料）、電流密度、温度に大きく依存している。ＬＳＩにおける配線材料としては当初Ａｌ（アルミニウム）が大多数であったが、１５０ｎｍから９０ｎｍ世代へプロセステクノロジーが進化するにつれてエレクトロマイグレーションによる劣化現象が大きな問題となった。この問題に対し配線材料をＡｌからＣｕ（銅）へ置き換えることによりエレクトロマイグレーションによる配線の劣化問題は大きく改善した。
【０００３】
また、プロセステクノロジーの進化による配線の微細化と共に、ＭＯＳトランジスタのＯＮ電流が増大し続けており、配線における電流密度の上昇が著しい。すなわちＭＯＳトランジスタのＯＮ電流の上昇と配線の断面積削減（世代毎に面積が約半分に削減）という相乗効果により、世代ごとに配線の単位面積当たりの電流密度が数倍に上昇しており、これがエレクトロマイグレーション問題を悪化させている。抜本的な解決としてはＡｌからＣｕへの置き換えといった配線材料の見直しであるが、現状ではＣｕ以上に性能・コストに優れた材料が発見されておらず、少なくとも今後数世代はＣｕでのＬＳＩ設計を行う必要がある。以上の状況により、前世代のプロセスと比較して相対的に配線のエレクトロマイグレーション耐性（マージン）は減少しており、フィールドでのエレクトロマイグレーション問題の発生の可能性を否定することができない。
【０００４】
以上のようなエレクトロマイグレーションによる劣化現象に対して、ＬＳＩの製品出荷前の検査を主眼において、各種の検査手法が提案されている。特許文献１に記載されている半導体集積回路では、測定対象となるＬＳＩ内の配線に対して外部より直流電流を与え、その抵抗値の変化から配線のエレクトロマイグレーション寿命を測定する構成を採用している。
【０００５】
また、特許文献２に記載されている半導体集積回路では、ＬＳＩ内部にＬＳＩの主機能部分とＩＯ端子を共有するように検査用のパイロット配線を設け、検査時にパイロット配線を選択させてバーンイン試験を行うことで不良ＬＳＩを排除している。また、特許文献３に記載されている半導体集積回路では、加速試験に必要となる熱源を外部に設置するのではなく、試験対象となる内部配線自体に直流及び交流電流を与えることで加熱を促し、試験対象のみで加速試験を実施できるように構成している。
【０００６】
また、特許文献４には半導体集積回路が有する、同一仕様よりなる金属配線の耐エレクトロマイグレーション性を高精度に評価する技術が開示されている。また、特許文献５にはシステムに搭載して実際に稼働させながら、半導体集積回路の特性の劣化を評価することができ、それによりシステム全体の稼働停止を未然に防ぐことが可能な半導体集積回路に関する技術が開示されている。また、特許文献６には出荷後のＬＳＩにおけるエレクトロマイグレーション劣化現象を検知することが可能な半導体集積回路に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−１９１６８４号公報
【特許文献２】特開平１−２３８１３４号公報
【特許文献３】特表２００５−５３６８７１号公報
【特許文献４】特開平１１−６７８６１号公報
【特許文献５】特開平１１−２７１２８号公報
【特許文献６】特開２００９−１７６８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１乃至４に開示されている技術は、エレクトロマイグレーション現象を検知するために外部にテスタなどの試験機器を必要とする。このため、これらの技術は半導体集積回路の出荷前試験にのみ適用可能であり、出荷後の個々の半導体集積回路におけるエレクトロマイグレーションによる配線の劣化現象を検知することができなかった。
【０００９】
また、特許文献５に開示されている技術は配線の劣化検知を行うことを目的として構成されているが、測定対象配線部分のみの提供であり劣化の検知のためにはＬＳＩ外部に抵抗測定装置を接続する必要がある。このため、単一のＬＳＩで劣化検知を行うことができないという問題点があった。加えて、配線のばらつきに対する対策が提供されておらず、ばらつきによる悲観性を排除することができないという問題点があった。
また、特許文献６に開示されている技術は配線の断線検知を行うように構成されているため、予防保守を行うための兆候の検知を行うことができなかった。
【００１０】
よって本発明の目的は、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路及び半導体集積回路の試験方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体集積回路は、クロック信号に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路と、前記カウンタ回路のカウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成する遅延素子と、前記クロック信号に基づき駆動し、当該クロック信号のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップと、前記第１のフリップフロップからの出力信号を入力する配線と、前記遅延クロック信号に基づき駆動し、前記配線からの出力信号を入力する第２のフリップフロップと、前記クロック信号に基づき駆動し、前記第１のフリップフロップからの出力信号を入力する第３のフリップフロップと、前記第２及び第３のフリップフロップからの出力信号をそれぞれ入力し、当該出力信号の排他的論理和を出力する排他的論理和回路と、を有する。
【００１２】
本発明にかかる半導体集積回路の試験方法は、クロック信号に基づき第１のフリップフロップを駆動して、当該クロック信号のクロックサイクル毎にトグルするデータを入力し、前記第１のフリップフロップからの出力信号を配線に入力し、前記クロック信号に基づきカウント値を生成し、当該カウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成し、前記遅延クロック信号に基づき第２のフリップフロップを駆動して、前記配線からの出力信号を入力し、前記クロック信号に基づき第３のフリップフロップを駆動して、前記第１のフリップフロップからの出力信号を入力し、前記第２及び第３のフリップフロップからの出力信号の排他的論理和を出力する。
【発明の効果】
【００１３】
本発明により実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路及び半導体集積回路の試験方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる半導体集積回路を示すブロック図である。
【図２】実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。
【図３】本発明にかかる半導体集積回路の動作原理を説明するための図である。
【図４】実施の形態２にかかる半導体集積回路を示すブロック図である。
【図５】実施の形態３にかかる半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は本発明の実施の形態１にかかる半導体集積回路を示すブロック図である（以下、半導体集積回路をＥＭ劣化センサという場合もある）。図１に示す半導体集積回路１０は、配線４における劣化検知を行なうことが可能な半導体集積回路である。配線４はエレクトロマイグレーションに起因する劣化の検知対象となる配線であり、バッファ８で駆動される。配線４はエレクトロマイグレーション劣化を検知するという目的から、例えばそのプロセス世代のデザインルールで許される最も細い幅でかつ、最も薄い膜厚で設計される。
【００１６】
配線４には、第１のフリップフロップ１を経由してデータ信号５１が印加され、伝達結果は第２のフリップフロップ２によって保持される。第１のフリップフロップ１は半導体集積回路１０に入力されるクロック信号５２に基づき駆動される。また、第２のフリップフロップ２は、半導体集積回路１０に入力されるクロック信号５２を遅延素子５により遅延した遅延クロック信号５６に基づき駆動される。つまり、遅延素子５において所定の遅延値を設定することで、第１のフリップフロップ１を駆動するタイミングに対して所定の時間遅延したタイミングで、第２のフリップフロップ２を駆動することができる。
【００１７】
ここで、設定される遅延値は一定値ではなく、カウンタ回路６によって与えられるカウント値によって増減することができる。カウンタ回路６にはクロック信号５２が入力され、クロック信号５２に同期して増減するデジタル信号を遅延制御回路１１に出力する。遅延制御回路１１は、カウンタ回路６のデジタル信号（カウント値）に応じた遅延値をクロック信号５２に与えるように遅延素子５を制御する。カウンタ回路６で生成されるデジタル信号は、例えばある値までカウントアップすると再び０へリセットされ、再度カウントアップが再開されるような信号とする。
【００１８】
第３のフリップフロップ３は、第１のフリップフロップ１の出力をバッファ９を介して入力する。すなわち、第２のフリップフロップ２が受信するものと同じ論理結果を入力する。ここで、第２のフリップフロップ２は遅延素子５を介した遅延クロック信号５６を受け取るのに対して、第３のフリップフロップ３は第１のフリップフロップ１と同じ位相のクロック信号５２を受信する。第２のフリップフロップ２及び第３のフリップフロップ３の出力は排他的論理和回路７に入力される。排他的論理和回路７は、第２のフリップフロップ２及び第３のフリップフロップ３の出力が一致する場合は"０"を、一致しない場合は"１"を出力する。つまり、第２のフリップフロップ２がデータを正しく受信していれば排他的論理和回路７の出力は常に"０"となることになる。
【００１９】
このように、第１のフリップフロップ１、第２のフリップフロップ２、遅延素子５、カウンタ回路６を組み合わせることで、配線４を経由する伝達信号をキャプチャする第２のフリップフロップ２のタイミングを、クロック信号５２のクロックサイクル毎にずらすことが可能となる。更に遅延素子５で設定する初期の遅延値、及び遅延素子５がクロックサイクル毎に与える遅延の遅延変動幅を適切に設定することにより、カウンタ回路６によって与えられるカウント値の初期においては正しく信号をキャプチャし、漸次カウント値をカウントアップし、あるカウント値においてキャプチャが不可能となるような設定が可能となる。この場合、排他的論理和回路７の出力信号として当初"０"が出力され、あるカウント値から"１"が出力されることになる。これを時系列に整列させると、初期のカウント値で"０"が並ぶことになるが、あるカウント値から反転して"１"が連続するようになる。
【００２０】
このようにして得られた排他的論理和回路７の出力信号は、検知結果メモリ１３へ格納される。検知結果メモリ１３は例えばシフトレジスタで構成され、入力される排他的論理和回路７の出力信号を順次格納する。シフトレジスタの長さはカウンタ回路６のカウント値以上となるように構成され、カウンタ値が０からリセットされるまでのサイクル分の排他的論理和回路７の出力データを保持可能とする。
【００２１】
検知結果メモリ１３に格納された検知結果は、初期値保存メモリ１２に格納された製造初期の検知結果と、比較回路１４において比較される。また、回路の遅延は環境条件により一定の誤差が発生する可能性があるため、その誤差をキャンセルするためにバイアス回路１５を用いて比較回路１４で求められた差分のうち所定の値（バイアス値）以下の差分を同一とみなす。そのバイアス条件はバイアス制御信号５４として外部より入力される。すなわち、判定結果は以下のように算出される。
【００２２】
異常の場合：｜初期の検知結果 − 現在の検知結果｜＞バイアス値
正常の場合：｜初期の検知結果 − 現在の検知結果｜≦バイアス値
【００２３】
このようにして得られた判定結果は結果保持回路１６に保持される。結果保持回路１６は判定結果５５を出力する。異常と判断された場合、これ以降の比較回路１４における比較結果、つまりカウンタ回路６がカウントアップ中の比較結果は正しい結果とはならないため、カウントアップが終了する。そして、リセットされる時点でのデータを保持するために、カウンタ回路６のカウント結果を入力して、カウントアップのタイミングを結果保持回路１６にて検出する。
【００２４】
初期値保存メモリ１２は保存制御回路１７により制御され、製造初期における検知結果を格納する。保存制御回路１７は初期化信号５３及びカウンタ回路６のカウント値を入力する。保存制御回路１７は初期値保存メモリ１２を制御し、製造初期における検知結果メモリ１３の内容を初期値保存メモリ１２へコピーする。その際、検知結果メモリ１３に製造初期における検知結果がそろっている必要があるため、保存制御回路１７はカウンタ回路６のカウント値を入力してそのタイミングを取得する。また、初期値保存メモリ１２は装置の稼動期間中は初期値を保持する必要があるため、電源が供給されない場合でもデータを保持できるように、例えば不揮発性ＲＡＭで構成することができる。
【００２５】
配線のエレクトロマイグレーションによる劣化現象においては、一気に配線が断線に至るのではなく、劣化の初期は配線の抵抗値の上昇という形で劣化が顕在化する。すなわち、回路的にみると遅延値の上昇という形で測定することが可能である。本実施の形態にかかる半導体集積回路（ＥＭ劣化センサ）１０では、初期における配線４の遅延情報を保存しておき、これと現在における配線４の遅延情報とを比較することによって、劣化初期の抵抗値上昇を検出することが可能となる。ここで、配線４の抵抗値の変動幅はプロセスの世代や環境条件によって変動するため、その条件に合わせて遅延素子５で制御する１サイクル毎の遅延変動幅やカウンタ回路６が出力する総カウント数は設計時点で個々の製品に合わせて設定される。このとき、１サイクル毎の遅延変動幅×カウンタ回路６の総カウント数＝遅延素子の変動可能な総遅延時間、となる。
【００２６】
次に、図２を用いて本実施の形態にかかる半導体集積回路１０の動作について説明する。図２は本実施の形態にかかる半導体集積回路１０の動作を説明するためのタイミングチャートである。本実施の形態では説明を簡略化するために、カウンタ回路６の出力を３ビットのデジタル信号とした。また、カウンタ回路６のカウンタ値は最初"０００"からスタートし順次カウントアップする。そして"１１１"まで到達した時点でリセットされ、再び"０００"から順次カウントアップされる。また、図２に示すようにカウンタ回路６の出力はクロック信号５２と同期して出力される。
【００２７】
遅延素子５が出力する遅延クロック信号５６は、クロック信号５２に対して図２の矢印で示した幅（遅延値）だけ遅延している。クロック信号５２に対する遅延クロック信号５６の遅延値はカウント値がカウントアップされるにつれて大きくなる。
【００２８】
また、図２に示すように第１のフリップフロップ１の出力はクロック信号５２と同期して出力される。また、第２のフリップフロップ２の出力は遅延クロック信号５６と同期して出力される。また、第３のフリップフロップ３の出力はクロック信号５２と同期して出力される。
【００２９】
図２に示すように、Ｔ１のタイミングではクロック信号５２と遅延クロック信号５６は同時に立ち上がる。そして、Ｔ１のタイミングで第１のフリップフロップ１からデータ信号"１"（ハイレベル）が出力される。そして、Ｔ２のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。また、Ｔ２のタイミングから所定の時間遅延したＴ２´のタイミングで遅延クロック信号５６が立ち上がる。このＴ２´のタイミングで第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。
【００３０】
このとき、第２のフリップフロップ２から出力されるデータ信号"１"と第３のフリップフロップ３から出力されるデータ信号"１"は一致しているので、排他的論理和回路７の出力は"０"（ローレベル）となる。そして、排他的論理和回路７の出力が"０"であるので、検知結果メモリ１３は「ｘｘｘｘｘｘｘ０」を出力する。
【００３１】
同様に、Ｔ２のタイミングで第１のフリップフロップ１からデータ信号"０"が出力される。そして、Ｔ３のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。また、Ｔ３のタイミングから所定の時間遅延したＴ３´のタイミングで遅延クロック信号５６が立ち上がる。このＴ３´のタイミングで第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。
【００３２】
このとき、第２のフリップフロップ２から出力されるデータ信号"０"と第３のフリップフロップ３から出力されるデータ信号"０"は一致しているので、排他的論理和回路７の出力は"０"となる。そして、排他的論理和回路７の出力が"０"であるので、検知結果メモリ１３は「ｘｘｘｘｘｘ００」を出力する。
以降、第２のフリップフロップ２がデータ信号を正しく受信している限り、排他的論理和回路７の出力は"０"となる。
【００３３】
Ｔ６のタイミングで第１のフリップフロップ１からデータ信号"０"が出力される。そして、Ｔ７のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"０"を受信し、データ信号"０"を出力する。一方、Ｔ７のタイミングから所定の時間遅延したＴ７´のタイミングで遅延クロック信号５６が立ち上がる。しかし、この場合はＴ７´のタイミングにおいて第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"０"を正しく受信することができないため、第２のフリップフロップ２から出力されるデータ信号は"１"となる。
【００３４】
このとき、第２のフリップフロップ２から出力されるデータ信号"１"と第３のフリップフロップ３から出力されるデータ信号"０"は一致しないので、排他的論理和回路７の出力は"１"となる。そして、排他的論理和回路７の出力が"１"であるので、検知結果メモリ１３は「ｘｘ０００００１」を出力する。
【００３５】
同様に、Ｔ７のタイミングで第１のフリップフロップ１からデータ信号"１"が出力される。そして、Ｔ８のタイミングにおいてクロック信号５２が立ち上がり、第３のフリップフロップ３は第１のフリップフロップ１からのデータ信号"１"を受信し、データ信号"１"を出力する。一方、Ｔ８のタイミングから所定の時間遅延したＴ８´のタイミングで遅延クロック信号５６が立ち上がる。しかし、この場合もＴ８´のタイミングにおいて第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号"１"を正しく受信することができないため、第２のフリップフロップ２から出力されるデータ信号は"０"となる。
【００３６】
このとき、第２のフリップフロップ２から出力されるデータ信号"０"と第３のフリップフロップ３から出力されるデータ信号"１"は一致しないので、排他的論理和回路７の出力は"１"となる。そして、排他的論理和回路７の出力が"１"であるので、検知結果メモリ１３は「ｘ０００００１１」を出力する。
【００３７】
このように、初期段階では遅延素子５の遅延値が小さいため、第２のフリップフロップ２は第１のフリップフロップ１からのデータ信号を正しく受信できる。よって、排他的論理和回路７の出力は"０"となる。しかし、Ｔ７´のタイミングにおいて第２のフリップフロップ２がデータ信号の受信に失敗し、その結果排他的論和回路７の出力が"１"となる。第２のフリップフロップ２から出力されるデータ信号は、第３のフリップフロップ３から出力されるデータ信号と比べて１サイクルずれることになる。よって、以降は排他的論理和回路７の出力は"１"に固定される。その結果、検知結果メモリ１３には、初期段階では"０"、その後に"１"が並ぶビットパターンが徐々に保持され、８サイクル目でこの結果のビットパターンが保持される。同時に、比較回路１４及びバイアス回路１５によって初期値保存メモリ１２の出力との比較が実行され、カウンタ出力"１１１"のタイミングにおいて結果保持回路１６の内容が書き換えられる。
【００３８】
図３は本実施の形態にかかる半導体集積回路（ＥＭ劣化センサ）１０の動作原理を説明するための図である。図３に示す遅延素子５が出力する遅延クロック５６は、カウンタ回路６のカウント値が増加するにつれて遅延素子５がクロック信号５２に与える遅延値が増加している状態を示している。つまり、図３に示す遅延クロック５６のＴ１´は図２の遅延クロック５６のＴ１´に対応し、図３に示す遅延クロック５６のＴ８´は図２の遅延クロック５６のＴ８´に対応している。
【００３９】
図３に示すように配線４の抵抗値が低い場合（初期の抵抗値）は、配線４の抵抗値が増加した後の場合よりも遅延が小さい。よって、配線４の抵抗値が低い場合、第２のフリップフロップ２はＴ４´のタイミングまでは第１のフリップフロップ１からのデータ信号を正常に受信することができる。しかし、Ｔ５´のタイミング以降では、配線４の遅延が小さいために第１のフリップフロップ１からのデータ信号を正常に受信することができなくなる。このときの、検知結果メモリ１３の出力は「００００１１１１」となる。
【００４０】
一方、配線４の抵抗値が増加した後の場合、第２のフリップフロップ２はＴ６´のタイミングまでは第１のフリップフロップ１からのデータ信号を正常に受信することができる。しかし、Ｔ７´のタイミング以降では、第１のフリップフロップ１からのデータ信号を正常に受信することができなくなる。このときの、検知結果メモリ１３の出力は「００００００１１」となる。
【００４１】
このように、配線４の抵抗値が増加するにつれて配線４の遅延が増加し、この遅延の増加を遅延クロック信号５６の遅延量を用いて検出することで配線４の劣化状態を検知することができる。つまり、配線４の初期状態（抵抗値が低い状態）における検知結果メモリ１３の出力（「００００１１１１」）を初期値保存メモリに保存しておき、この値と配線４の抵抗値が増加した後における検知結果メモリ１３の出力（「００００００１１」）とを比較回路１４で比較することで、配線４の劣化状態を検知することができる。
【００４２】
以上で説明した本実施の形態にかかる半導体集積回路により、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することが可能となる。つまり、半導体集積回路の製造初期における配線４の抵抗と、現在の配線４の抵抗とを動作時に比較する手法を組み入れることで、エレクトロマイグレーションによる配線劣化の兆候である抵抗値の変動を検知することができる。
【００４３】
特許文献１乃至４に開示されている技術は、エレクトロマイグレーション現象を検知するために外部にテスタなどの試験機器を必要とする。このため、これらの技術は半導体集積回路の出荷前試験にのみ適用可能であり、出荷後の個々の半導体集積回路におけるエレクトロマイグレーション劣化現象を検知することができなかった。また、特許文献５、６に開示されている技術は断線検知のみ行うように構成されているため、予防保守を行うための兆候の検知を行うことができなかった。しかし、本実施の形態にかかる半導体集積回路では、半導体集積回路の製造初期における配線４の抵抗と、現在の配線４の抵抗とを動作時に比較する手法を組み入れている。よって、出荷後の個々の半導体集積回路におけるエレクトロマイグレーション劣化現象を検知することができ、また配線劣化の兆候である抵抗値の変動を検知することができる。
【００４４】
また、本実施の形態にかかる半導体集積回路の試験方法は、次の工程を有する。
クロック信号５２に基づき第１のフリップフロップ１を駆動して、当該クロック信号５２のクロックサイクル毎にトグルするデータを入力する工程。第１のフリップフロップ１からの出力信号を配線４に入力する工程。クロック信号５２に基づきカウント値を生成し、当該カウント値に応じてクロック信号を遅延させた遅延クロック信号５６を生成する工程。遅延クロック信号５６に基づき第２のフリップフロップ２を駆動して、配線４からの出力信号を入力する工程。クロック信号５２に基づき第３のフリップフロップ３を駆動して、第１のフリップフロップ１からの出力信号を入力する工程。第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する工程。
【００４５】
なお、本実施の形態にかかる半導体集積回路の試験方法は、次の工程を備えていてもよい。排他的論理和の出力を保持する工程。排他的論理和の出力と配線４の製造初期における排他的論理和の出力とを比較して配線４の劣化を判定する工程。
【００４６】
本実施の形態にかかる半導体集積回路の試験方法においても、上記の半導体集積回路と同様の効果を得ることができる。
【００４７】
実施の形態２
以下、本発明の実施の形態２について説明する。図４は本実施の形態にかかる半導体集積回路２０を説明するためのブロック図である。本実施の形態にかかる半導体集積回路２０は複数のＥＭ劣化センサ１０_１〜１０_ｎを備える（ｎは正の整数）。データ信号５１、クロック信号５２、初期化信号５３は各ＥＭ劣化センサ１０_１〜１０_ｎに供給される。ここで、各ＥＭ劣化センサ１０_１〜１０_ｎに供給されるデータ信号５１、クロック信号５２、初期化信号５３は同じ信号である。
【００４８】
一方、バイアス制御信号５４はＥＭ劣化センサ１０_１〜１０_ｎごとに異なる値が与えられる。また、各ＥＭ劣化センサ１０_１〜１０_ｎの検知結果は集計回路２１へ出力される。集計回路２１は、ＥＭ劣化センサ１０_１〜１０_ｎから出力された判定結果をカウントし、この判定結果に基づいてエラー信号を出力する。例えば、集計回路２１は、異常である判定結果が正常である判定結果よりも多い場合にエラー信号５７を出力する。なお、本実施の形態にかかる半導体集積回路２０に用いられるＥＭ劣化センサ１０_１〜１０_ｎは、実施の形態１にかかる半導体集積回路（ＥＭ劣化センサ）１０と同様の構成であるので詳細な説明は省略する。
【００４９】
本実施の形態にかかる半導体集積回路２０では、同一構成の複数のＥＭ劣化センサ１０_１〜１０_ｎを備え、その判定結果を集計回路２１で集計し、多数決にて最終的なエラーを判定することができる。このような構成をとることで、一部のＥＭ劣化センサが誤動作したとしても、その影響を排除することが可能となる。
【００５０】
近年の半導体プロセスにおいては、配線の幅及び膜厚のばらつきが増加する傾向にある。従って、実施の形態１にかかるＥＭ劣化センサ１０を１組しか備えなかった場合、検知対象である配線４の配線幅や配線４の膜厚にばらつきがあると、他の配線全てが十分な寿命を保っていたとしても、期待される寿命よりも早く故障を検知することになる。これに対して本実施の形態にかかる半導体集積回路２０では、複数のＥＭ劣化センサ１０_１〜１０_ｎを備えており、各ＥＭ劣化センサ１０_１〜１０_ｎの判定結果から多数決により最終的なエラー信号５７を生成している。このため、検知対象である配線４の配線幅や配線４の膜厚にばらつきがあった場合でも、配線にばらつきがあるＥＭ劣化センサの検知結果を排除することができるので、より正確に配線の劣化を検知することができる。
【００５１】
実施の形態３
以下、本発明の実施の形態３について説明する。図５は本実施の形態にかかる半導体集積回路３０を説明するためのブロック図である。本実施の形態にかかる半導体集積回路３０は、図１に示す実施の形態１にかかる半導体集積回路１０が備える構成要素のうちの一部を備えている。
【００５２】
すなわち、図５に示す本実施の形態にかかる半導体集積回路３０は、クロック信号５２に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路６と、カウンタ回路６のカウント値に応じてクロック信号５２を遅延させた遅延クロック信号５６を生成する遅延素子５と、クロック信号５２に基づき駆動し、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、を備える。更に、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号を入力し、出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。なお、本実施の形態にかかる半導体集積回路３０の動作は実施の形態１にかかる半導体集積回路１０の動作と基本的には同様であるので重複した説明は省略する。
【００５３】
本実施の形態にかかる半導体集積回路３０においても、実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することが可能となる。
【００５４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５５】
１ 第１のフリップフロップ
２ 第２のフリップフロップ
３ 第３のフリップフロップ
４ 配線（劣化検知対象）
５ 遅延素子
６ カウンタ回路
７ 排他的論理和回路
８、９ バッファ
１０ 半導体集積回路（ＥＭ劣化センサ）
１１ 遅延制御回路
１２ 初期値保存メモリ
１３ 検知結果メモリ
１４ 比較回路
１５ バイアス回路
１６ 結果保持回路
１７ 保存制御回路
２０ 半導体集積回路
２１ 集計回路
３０ 半導体集積回路（ＥＭ劣化センサ）
５１ データ信号
５２ クロック信号
５３ 初期化信号
５４ バイアス制御信号
５５ 判定結果
５６ 遅延クロック信号
５７ エラー信号
【特許請求の範囲】
【請求項１】
クロック信号に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路と、
前記カウンタ回路のカウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成する遅延素子と、
前記クロック信号に基づき駆動し、当該クロック信号のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップと、
前記第１のフリップフロップからの出力信号を入力する配線と、
前記遅延クロック信号に基づき駆動し、前記配線からの出力信号を入力する第２のフリップフロップと、
前記クロック信号に基づき駆動し、前記第１のフリップフロップからの出力信号を入力する第３のフリップフロップと、
前記第２及び第３のフリップフロップからの出力信号をそれぞれ入力し、当該出力信号の排他的論理和を出力する排他的論理和回路と、
を有する半導体集積回路。
【請求項２】
前記排他的論理和回路の出力を保持する検知結果メモリと、
前記配線の製造初期における前記排他的論理和回路の出力を保持する初期値保存メモリと、
前記検知結果メモリの出力と前記初期値保存メモリの出力とを比較する比較回路と、
前記比較回路の出力信号に基づき求められた前記配線の劣化に関する判定結果を保持する結果保持回路と、を更に備える請求項１に記載の半導体集積回路。
【請求項３】
初期化信号及び前記カウンタ回路のカウント値を入力し、前記検知結果メモリの値を前記初期値保存メモリにコピーするように指示する信号を前記初期値保存メモリに出力する保存制御回路と、
バイアス制御信号と前記比較回路の出力信号とを入力し、前記比較回路の出力信号の値をバイアス値に応じて修正するバイアス回路と、を更に備える請求項２に記載の半導体集積回路。
【請求項４】
前記バイアス回路は、前記比較回路で求められた前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合、前記検知結果メモリの出力と前記初期値保存メモリの出力を同一とみなす、請求項３に記載の半導体集積回路。
【請求項５】
前記結果保持回路は、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合に正常であるという判定結果を保持し、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値よりも大きい場合に異常であるという判定結果を保持する、請求項２乃至４のいずれか一項に記載の半導体集積回路。
【請求項６】
複数の請求項２乃至５のいずれかに記載の半導体集積回路と、
前記複数の半導体集積回路からの前記配線の劣化に関する判定結果をそれぞれ入力し、当該判定結果に基づきエラー信号を出力する集計回路と、を備える半導体集積回路。
【請求項７】
前記集計回路は、前記配線の劣化に関する判定結果のうち、異常と判断した半導体集積回路の数が正常と判断した半導体集積回路の数を上回った場合にエラー信号を出力する、請求項６に記載の半導体集積回路。
【請求項８】
前記配線は前記半導体集積回路の製造に利用されるプロセスの設計ルールにおいて最も細い配線である、請求項１乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
クロック信号に基づき第１のフリップフロップを駆動して、当該クロック信号のクロックサイクル毎にトグルするデータを入力し、
前記第１のフリップフロップからの出力信号を配線に入力し、
前記クロック信号に基づきカウント値を生成し、当該カウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に基づき第２のフリップフロップを駆動して、前記配線からの出力信号を入力し、
前記クロック信号に基づき第３のフリップフロップを駆動して、前記第１のフリップフロップからの出力信号を入力し、
前記第２及び第３のフリップフロップからの出力信号の排他的論理和を出力する、半導体集積回路の試験方法。
【請求項１０】
前記排他的論理和の出力を保持し、
前記排他的論理和の出力と前記配線の製造初期における前記排他的論理和の出力とを比較して前記配線の劣化を判定する、請求項９に記載の半導体集積回路の試験方法。
【請求項１】
クロック信号に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路と、
前記カウンタ回路のカウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成する遅延素子と、
前記クロック信号に基づき駆動し、当該クロック信号のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップと、
前記第１のフリップフロップからの出力信号を入力する配線と、
前記遅延クロック信号に基づき駆動し、前記配線からの出力信号を入力する第２のフリップフロップと、
前記クロック信号に基づき駆動し、前記第１のフリップフロップからの出力信号を入力する第３のフリップフロップと、
前記第２及び第３のフリップフロップからの出力信号をそれぞれ入力し、当該出力信号の排他的論理和を出力する排他的論理和回路と、
を有する半導体集積回路。
【請求項２】
前記排他的論理和回路の出力を保持する検知結果メモリと、
前記配線の製造初期における前記排他的論理和回路の出力を保持する初期値保存メモリと、
前記検知結果メモリの出力と前記初期値保存メモリの出力とを比較する比較回路と、
前記比較回路の出力信号に基づき求められた前記配線の劣化に関する判定結果を保持する結果保持回路と、を更に備える請求項１に記載の半導体集積回路。
【請求項３】
初期化信号及び前記カウンタ回路のカウント値を入力し、前記検知結果メモリの値を前記初期値保存メモリにコピーするように指示する信号を前記初期値保存メモリに出力する保存制御回路と、
バイアス制御信号と前記比較回路の出力信号とを入力し、前記比較回路の出力信号の値をバイアス値に応じて修正するバイアス回路と、を更に備える請求項２に記載の半導体集積回路。
【請求項４】
前記バイアス回路は、前記比較回路で求められた前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合、前記検知結果メモリの出力と前記初期値保存メモリの出力を同一とみなす、請求項３に記載の半導体集積回路。
【請求項５】
前記結果保持回路は、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合に正常であるという判定結果を保持し、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値よりも大きい場合に異常であるという判定結果を保持する、請求項２乃至４のいずれか一項に記載の半導体集積回路。
【請求項６】
複数の請求項２乃至５のいずれかに記載の半導体集積回路と、
前記複数の半導体集積回路からの前記配線の劣化に関する判定結果をそれぞれ入力し、当該判定結果に基づきエラー信号を出力する集計回路と、を備える半導体集積回路。
【請求項７】
前記集計回路は、前記配線の劣化に関する判定結果のうち、異常と判断した半導体集積回路の数が正常と判断した半導体集積回路の数を上回った場合にエラー信号を出力する、請求項６に記載の半導体集積回路。
【請求項８】
前記配線は前記半導体集積回路の製造に利用されるプロセスの設計ルールにおいて最も細い配線である、請求項１乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
クロック信号に基づき第１のフリップフロップを駆動して、当該クロック信号のクロックサイクル毎にトグルするデータを入力し、
前記第１のフリップフロップからの出力信号を配線に入力し、
前記クロック信号に基づきカウント値を生成し、当該カウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に基づき第２のフリップフロップを駆動して、前記配線からの出力信号を入力し、
前記クロック信号に基づき第３のフリップフロップを駆動して、前記第１のフリップフロップからの出力信号を入力し、
前記第２及び第３のフリップフロップからの出力信号の排他的論理和を出力する、半導体集積回路の試験方法。
【請求項１０】
前記排他的論理和の出力を保持し、
前記排他的論理和の出力と前記配線の製造初期における前記排他的論理和の出力とを比較して前記配線の劣化を判定する、請求項９に記載の半導体集積回路の試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１６３８９８（Ｐ２０１１−１６３８９８Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２６４４４（Ｐ２０１０−２６４４４）
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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