チェックパターン及び実装評価装置
【課題】ガードリングの外側に発生した損傷を簡単で確実に検出して、半導体チップの実装評価を行うことができるチェックパターン及び実装評価装置を提供する。
【解決手段】ダイシングを行うためのスクライブ領域６からガードリング４の外側領域に、半導体チップ５ａの内側に向かって電気回路２を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部２０と、当該検出部２０に接続され、前記ガードリング４の外側に配設される出力端子３とを備え、電気回路２の断線によるインピーダンスの変化量に基づいて、ガードリング４の外側領域に発生した損傷の状態を解析する。
【解決手段】ダイシングを行うためのスクライブ領域６からガードリング４の外側領域に、半導体チップ５ａの内側に向かって電気回路２を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部２０と、当該検出部２０に接続され、前記ガードリング４の外側に配設される出力端子３とを備え、電気回路２の断線によるインピーダンスの変化量に基づいて、ガードリング４の外側領域に発生した損傷の状態を解析する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの実装評価を行うためのチェックパターンに関し、特に、ダイシング工程における実装評価を行うためのチェックパターン及びその評価装置に関する。
【背景技術】
【０００２】
歩留まりの低下を減らすために、ウェハテスト以降の工程において、ウェハへのダメージの発生状況を確認して評価する必要がある。しかしながら、ウェハテスト以降の工程においては、ウェハへのダメージの発生状況を確認して評価する標準的な手法が確立されていない。
【０００３】
特に、次世代半導体デバイスの高速化を実現させるために一般的に用いられている低誘電率（以下、Ｌｏｗ−ｋとする）材料については、その構造上機械的な強度が脆く、実装時に膜破断や剥離などに伴う配線の断線等を引き起こしやすく、品質の向上に大きな課題を抱えている。
【０００４】
そこで、上記課題に関する技術として特許文献１に示す技術が開示されている。特許文献１に示す技術は、ガードリングが損傷していること、および、その損傷箇所を特定することができる半導体チップおよびそのテスト方法に関する技術であり、半導体チップは、半導体基板と、半導体基板の表面に形成された回路素子と、回路素子に電気的に接続された配線を含む配線層と、配線層と半導体基板との間に設けられた中間絶縁層と、回路素子の周囲を取り囲むように中間絶縁層中に設けられたガードリングと、ガードリングと回路素子との間、または、ガードリングの外側にある中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極と、キャパシタ電極のそれぞれに電気的に接続されたパッドとを備えるものである。
また、ガードリングの外側に評価素子を配置した検査技術として特許文献２に示す技術が開示されている。
【特許文献１】特開２００５−２２８８５４号公報
【特許文献２】特開２００６−３３９５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示す技術は、ガードリングの損傷やその損傷箇所を特定することができるが、ガードリングの外側の損傷箇所については特定することができない。ガードリングの外側の損傷については、テスト時には問題なくても将来的に回路に影響を及ぼすような損傷に繋がる可能性もあり、完全に無視することはできず、半導体チップの信頼性の欠如に繋がる。従って、特許文献１に示す技術では、テストが不十分になってしまうという課題を有する。
また、上記特許文献１に示す技術は、半導体チップにクラック等の損傷が発生した場合に、その深さを検証するには不向きである。
特許文献２に示す技術は、ガードリングの外側に評価素子を配置したものであるが、特許文献１に示す技術と同様に、クラック等の損傷の深さを検証するには不向きである。
【０００６】
そこで、本発明は前記課題を解決するためになされたものであり、ガードリングの外側に発生した損傷を簡単で確実に検出して、半導体チップの実装評価を行うことができるチェックパターン及び実装評価装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１．ガードリングの外側領域の評価）
本願に開示するチェックパターンは、ダイシングを行うためのスクライブ領域からガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部と、当該検出部に接続され、前記ガードリングの外側に配設される出力部とを備えるものである。
【０００８】
このように、本願に開示するチェックパターンは、ガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部を備えるため、クラック等の亀裂が入った場合に、当該電気回路の断線により電気回路の特性の変化させることができる。つまり、損傷の状態を、機械的ではなく電気的な変化により解析が可能となり、解析作業の手間を省いて処理を簡潔に行うことができるという効果を奏する。
【０００９】
また、電気回路が所定の間隔を隔てて複数並列接続、又は複数並列配置されるため、半導体チップの損傷がそのチップの内部のどこまで深く広がっているかを検出して損傷の度合いを解析することができるという効果を奏する。
【００１０】
さらに、検出部に接続され、ガードリングの外側に配設される出力部を備えるため、半導体チップに損傷が起こったことによる電気的な変化に関する情報を抽出して解析することが可能となる。
【００１１】
さらにまた、テスト時には影響がない損傷であっても、将来的に回路動作に影響を及ぼし兼ねないようなガードリングの外側の損傷を解析できるため、信頼性が高い半導体チップの開発に繋げることができるという効果を奏する。
【００１２】
（２．層間で電気回路を構成）
本願に開示するチェックパターンは、前記半導体チップが積層構造を有しており、当該積層の各層間で前記電気回路を構成するものである。
このように、本願に開示するチェックパターンは、半導体チップが積層構造を有している場合に、当該積層の各層間で前記電気回路を構成するため、電気回路のレイアウトの自由度を上げて、半導体チップの損傷について詳細に解析を行うことができるという効果を奏する。
【００１３】
（３．各層ごとに電気回路を構成）
本願に開示するチェックパターンは、前記半導体チップが積層構造を有しており、当該積層の各層ごとに前記電気回路を構成するものである。
このように、本願に開示するチェックパターンは、半導体チップが積層構造を有している場合に、当該積層の各層ごとに前記電気回路を構成するため、例えば、各層ごとに機械的な強度が異なるような場合には、各層ごとに損傷の解析が可能となり、半導体チップの損傷について詳細に解析を行うことができるという効果を奏する。
【００１４】
（４．出力部の配置）
本願に開示するチェックパターンは、前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置するものである。
【００１５】
このように、本願に開示するチェックパターンは、前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置するため、プローブによるテストを行う場合に、出力パッドを用いた集積回路のテストと、出力を用いた損傷の解析を一括して同時に行うことができ、処理の効率を格段に上げることができるという効果を奏する。
【００１６】
（５．ｌｏｗ−ｋ材料）
本願に開示するチェックパターンは、前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されるものである。
このように、本願に開示するチェックパターンは、前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されるため、ｌｏｗ−ｋ材料のように機械的に脆く損傷を受けやすい材質についての解析を詳細に行うことで、半導体の実装評価を正確に行うことができるという効果を奏する。
なお、ｌｏｗ−ｋ材料とは、従来層間絶縁素材として主に利用されていたＳｉＯ2の誘電率以下の誘電率である材料とする。
【００１７】
（６．ガードリングを周回して配設）
本願に開示するチェックパターンは、前記電気回路が前記ガードリングの外側を周回するように配設されているものである。
このように、本願に開示するチェックパターンは、電気回路が前記ガードリングの外側を周回するように配設されているため、電気回路特性を解析することで半導体チップの損傷箇所を特定することができるという効果を奏する。
【００１８】
また、電気回路が周回されているため、ダイシングにより半導体チップのどこの箇所から損傷が発生した場合であっても損傷を確実に検出し確認することができるという効果を奏する。
【００１９】
（７．実装評価装置）
本願に開示する実装評価装置は、前記チェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態を検出する損傷検出部を備えるものである。
このように、本願に開示する実装評価装置は、チェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態（例えば、損傷の深さ、損傷箇所等）を検出するため、半導体チップの損傷等がある場合に、その半導体チップの実装評価を正確に行うことができるという効果を奏する。
【００２０】
これまで、本発明をチェックパターン及び装置として示したが、所謂当業者であれば明らかであるように本発明を方法として捉えることもできる。すなわち、本願に開示するチェックパターン及び実装評価装置の構成要素または構成要素の任意の組合せを方法に適用することが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を説明する。本発明は多くの異なる形態で実施可能である。従って、本実施形態の記載内容のみで本発明を解釈すべきではない。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
以下の実施の形態では、主にチェックパターン及び装置について説明するが、所謂当業者であれば明らかな通り、本発明は方法としても実施できる。
【００２２】
（本発明の第１の実施形態）
本実施形態に係るチェックパターンについて、図１及び図２を用いて説明する。図１は、本実施形態に係るチェックパターンの構成を示す図、図２は、本実施形態に係るチェックパターンの拡大図である。
【００２３】
図１（ａ）は、半導体ウェハ１を示す図であり、図１（ｂ）は、ダイシングによりカットされた半導体チップ５の拡大図である。半導体チップ５ａ、５ｂ、５ｃ、５ｄは、ダイシングブレードを当接させるためのスクライブ領域６を挟んで上下左右に隣接配置されている。ダイシングによりカットされたそれぞれの半導体チップ５ａ、５ｂ、５ｃ、５ｄには、電気回路２と出力端子３とガードリング４とが少なくとも形成されている。図示しなが、ガードリング４の内側には集積回路が形成される。
【００２４】
半導体ウェハ１は、例えば、シリコン等の半導体材料を結晶化させて生成されたインゴットを薄くスライスしたものに、集積回路が形成されている。形成された集積回路を検査した後に、ダイシングブレードを用いて半導体ウェハ１をカットして複数のチップに切り分ける。
【００２５】
なお、半導体ウェハ１の材料として、ガリウム砒素、インジュウムリン、ガリウムナイトライド等を用いてもよい。
また、半導体ウェハ１をカットする方法は、ダイシングブレードによるカット以外にもレーザーによるカット、又はそれらの併用による方法等何でもよい。
【００２６】
さらに、本実施形態に係るチェックパターンでは、電気回路２や集積回路が形成される層の材料としてｌｏｗ−ｋ材料を用いるようにしてもよい。このｌｏｗ−ｋ材料は、構造上機械的な強度が脆く、実装時に膜破断や剥離等の損傷が発生し、製品の品質を下げてしまう可能性があるため、損傷の状態を解析して品質を向上させる技術が望まれている。
【００２７】
電気回路２は、図に示すようにコンデンサが並列に複数接続された構成になっており、出力端子３ａ、３ｂから最短距離にある、スクライブ領域６と半導体チップ５ａとの境界から、平行で且つ異なる距離に重ならないように水平部２ａが形成され、その一方の端部を連結する連結部２ｂが出力端子３ａ又は３ｂと接続している。このような櫛状の２つのパターンが相互に対向して配置され、それぞれの水平部２ａが並設されて図に示すようなコンデンサを形成している。
【００２８】
なお、ここでは、水平部２ａがスクライブ領域６と半導体チップ５ａとの境界から平行に形成されているが、必ずしも平行にする必要はない。
また、水平部２ａは直線に形成されているが、必ずしも直線ではなく、曲線や波線のように様々に形成可能である。
【００２９】
さらに、水平部２ａ及び連結部２ｂの材料は、好ましくは導電性が高い材料を用い、さらに好ましくは銅を用いるのが望ましい。
ガードリング４は、出力端子３ａ、３ｂと電気回路２を接続するために、出力端子３ａ、３ｂの内側に形成されている。また、その他の出力端子３は、内部の集積回路と接続するために、ガードリング４の内側に配設されるように形成されている。
【００３０】
図２に、電気回路２及び出力端子３ａ、３ｂの拡大図を示す。図２（ａ）は通常の状態を示しており、図２（ｂ）は、ダイシングによりクラック８が発生して電気回路２の一部が断線した状態を示している。また、図中の斜線部分７はコンデンサにより発生している電気容量を示している。図２（ｂ）に示すように、クラック８によりスクライブ領域６と半導体チップ５ａとの境界に近い方から５箇所で断線が発生している。図２（ｂ）の場合、断線後は太線部分のみが導電体として機能するため、斜線部分７が示す電気容量が図２（ａ）の場合と比較して減少し、断線が発生したことを電気的に確認することができる。また、併せて、電気容量の値を解析することで、何れの箇所で断線が発生しているかを特定することができ、クラックの深さを特定することができる。
【００３１】
このように、本実施形態に係るチェックパターンによれば、ガードリング４の外側領域に、半導体チップ５ａの内側に向かって電気回路２を所定の間隔を隔てて複数並列配置されてなる検出部を備えるため、クラック等の亀裂が入った場合に、当該電気回路２の断線により電気回路の特性の変化させることができる。つまり、損傷の状態を、機械的ではなく電気的な変化により解析が可能となり、解析作業の手間を省いて処理を簡潔に行うことができる。
【００３２】
また、電気回路２が所定の間隔を隔てて複数並列配置されるため、半導体チップ５ａの損傷がそのチップの内部のどこまで深く広がっているかを検出して損傷の度合いを解析することができる。
【００３３】
さらに、検出部に接続され、ガードリング４の外側に配設される出力端子３を備えるため、半導体チップ５ａに損傷が起こったことによる電気的な変化に関する情報を抽出して解析することが可能となる。
【００３４】
さらにまた、テスト時には影響がない損傷であっても、将来的に回路動作に影響を及ぼし兼ねないようなガードリング４の外側の損傷を解析できるため、信頼性が高い製品の開発に繋げることができる。
【００３５】
さらにまた、電気回路２がｌｏｗ−ｋ材料の絶縁膜に形成される場合、ｌｏｗ−ｋ材料のように機械的に脆く損傷を受けやすい材質についての解析を詳細に行うことで、半導体の実装評価を正確に行うことができる。
【００３６】
（本発明の第２の実施形態）
本実施形態に係るチェックパターンについて、図３及び図４を用いて説明する。図３は、本実施形態に係るチェックパターンの構成を示す図、図４は、本実施形態に係るチェックパターンの拡大図である。
なお、ここでは、第１の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００３７】
図３において、第１の実施形態に係るチェックパターンと異なるのは、電気回路２が抵抗を並列に複数接続した構成となっている点である。つまり、電気回路２における連結部２ｂが、水平部２ａの両方の端部と連結されており、水平部２ａの間には抵抗を備え、それぞれの連結部２ｂは、それぞれ異なる出力端子３ａ、３ｂに接続されている。
【００３８】
図４に、本実施形態に係る電気回路２及び出力端子３ａ、３ｂの拡大図を示す。図４（ａ）は通常の状態を示しており、図４（ｂ）は、ダイシングによりクラック８が発生して電気回路２の一部が断線した状態を示している。図４（ｂ）に示すように、クラック８によりスクライブ領域６と半導体チップ５ａとの境界に近い方から３箇所で断線が発生している。図４（ｂ）の場合、断線後は太線部分のみが導電体として機能するため、出力端子３ａ、３ｂ間の抵抗値が図３（ａ）の場合と比較して減少し、断線が発生したことを電気的に確認することができる。また、併せて、抵抗値を解析することで、何れの箇所で断線が発生しているかを特定することができ、クラックの深さを特定することができる。
【００３９】
このように、本実施形態に係るチェックパターンによれば、前記電気回路２が抵抗であるため、電気回路２の特性の変化を確実に検出して、半導体チップ５ａの損傷について正確な解析を行うことができる。
【００４０】
（本発明の第３の実施形態）
本実施形態に係るチェックパターンについて、図５を用いて説明する。図５は、本実施形態に係るチェックパターンの上面図及び断面図である。図５（ａ）は、本実施形態に係るチェックパターンの上面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ線におけるの断面図であり、図５（ｃ）は、図５（ａ）におけるＢ−Ｂ線におけるの断面図である。
【００４１】
なお、ここでは、第１の実施形態又は第２の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
ここでは、電気回路２及び集積回路のパターン形成を集積回路製造工程の絶縁膜形成法及びメタライゼーション法を利用して行っている。図５（ｂ）及び図５（ｃ）において、半導体ウェハ１には、絶縁層１１（１１ａ、１１ｂ及び１１ｃ）が積層されており、絶縁層１１ａには水平部２ａ、連結部２ｂからなるパターン２Ａ、絶縁層１１ｂには水平部２ｃ、連結部２ｄからなるパターン２Ｂ、絶縁層１１ｃには出力端子３ａがそれぞれ形成されている。つまり、各層間で電気回路２を形成している。
【００４２】
ガードリング４は各層ごとに形成され、パターンや絶縁層１１の材質に基づいて任意の太さで形成される。つまり、丈夫な層は薄いガードリング４が形成され、脆い層は厚いガードリング４が形成される。
【００４３】
ダイシングによりクラックが発生した場合は、図２の場合と同様に、スクライブ領域６と半導体チップ５ａとの境界に近い方から水平部２ａ又は２ｃが断線し、各層間に発生していた電気容量が減少することで、クラックの発生を確認することができると共に、電気容量の値を解析してクラックの深さを確認することができる。
【００４４】
また、上記第１の実施形態及び第２の実施形態においては、電気回路２を形成する際に水平部が重ならないように形成する必要があるが、本実施形態においては、同一層内の水平部が重ならないように形成すればよく、異層間の水平部（水平部２ａと水平部２ｃ）については、上面から見て重なるように形成してもよい。すなわち、パターンのレイアウトの自由度が増し、半導体チップ５ａの損傷を電気的に様々な視点から解析することが可能となる。
【００４５】
このように、本実施形態に係るチェックパターンによれば、半導体チップ５ａが積層構造を有している場合に、当該積層の各層間で前記電気回路２を構成するため、電気回路２のレイアウトの自由度を上げて、半導体チップ５ａの損傷について詳細に解析を行うことができる。
【００４６】
（本発明の第４の実施形態）
本実施形態に係るチェックパターンについて、図６を用いて説明する。図６は、本実施形態に係るチェックパターンの斜視図である。図中の２つの層は実際には積層されて密着した状態で形成されているが、ここではわかりやすくするために、それぞれの層を別々に図示している。図６に示す通り、本実施形態に係るチェックパターンは、半導体チップ５ａが積層構造を有する場合に、各層ごとに電気回路２が形成されている。
【００４７】
なお、ここでは、第１の実施形態、第２の実施形態又は第３の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
各層ごとに形成された複数の電気回路２は、最上層のそれぞれ異なる出力端子３（３ａ、３ｂ、３ｃ、３ｄ）と接続されており、各層ごとに電気回路２の回路特性を確認して解析することができる。半導体チップ５が積層構造を有する場合には、層によって強度や撓み率が異なる場合がある。つまり、クラックが発生しやすい層と発生しにくい層があるため、各層ごとにクラックの深さが異なってくる。
【００４８】
また、層によって集積回路のパターンが異なるため、ガードリング４の内側ぎりぎりにパターンが配設されている層もあれば、内側の中心付近にのみパターンが配設される層も考えられる。そのような場合に、前者であれば、僅かなクラックでも回路の動作に影響を及ぼす可能性があり、後者であれば、多少のクラックでも回路の動作に影響を及ぼす可能性は少なくなる。
【００４９】
つまり、本実施形態に係るチェックパターンによれば、図６に示すように、半導体チップ５ａが積層構造を有している場合に、当該積層の各層ごとに前記電気回路２を構成するため、各層ごとに損傷の解析が可能となり、半導体チップの損傷について詳細に解析を行うことができる。そして、解析を行った結果、損傷を受けやすい層が判明した場合には、例えば、ガードリング４の広狭を調整して、各層に応じた耐久性を保証できるようにしてもよい。
【００５０】
（本発明の第５の実施形態）
本実施形態に係るチェックパターンについて、図７を用いて説明する。図７は、本実施形態に係るチェックパターンの出力端子とガードリングの配置図である。
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態又は第４の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５１】
図７に示すように、半導体チップ５ａには、出力端子３がチップの内部を周回するように配設されている。出力端子３は、主にガードリングの内部に形成される集積回路（図示しない）と接続されており、外部とはワイヤボンディングにより細い導電線を介して接続される。しかし、出力端子３の中には、集積回路や外部との接続を行わないダミー端子（３ａ、３ｂ、３ｃ、３ｄ）があり、本実施形態に係るチェックパターンにおいては、電気回路２をそのダミー端子を出力端子として形成する。
【００５２】
つまり、ガードリング４の外側に配設される出力端子とガードリング４の内側に配設される出力端子を隣接して配置する。そうすることでガードリング４の内側に配設され、集積回路と接続されている出力端子３を利用して行う集積回路の動作テスト及びガードリング４の外側に配設され、電気回路２と接続されている出力端子３ａないし３ｄを利用して行う損傷の電気的な解析を、プローブ等を利用して同時に一括で行うことができ、処理の効率化を図ることができる。
【００５３】
（本発明の第６の実施形態）
本実施形態に係るチェックパターンについて、図８を用いて説明する。図８は、本実施形態に係るチェックパターンの上面図である。図８（ａ）は電気回路２がコンデンサの場合であり、図８（ｂ）は電気回路２が抵抗の場合である。
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態又は第５の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５４】
図８に示すように、電気回路２がガードリング４の外側を周回するようにして配設されており、半導体チップ５ａにクラックが発生した場合に、ほぼ全てのクラックを検出し、その深さを確認することができる。また、図８（ａ）のようにコンデンサを形成した場合には、電気容量値を算出することで、クラックが発生した位置も特定することができる。つまり、図８（ａ）において、クラックＡにより断線した場合とクラックＢにより断線した場合では、クラックの深さは同じであっても電気容量の値には差が生じるため、損傷の箇所を特定することが可能となる。
【００５５】
このように、本実施形態に係るチェックパターンによれば、電気回路２がガードリング４の外側を周回するように配設されているため、電気容量値を解析することで半導体チップの損傷箇所を特定することができる。
また、電気回路２が周回されているため、ダイシングにより半導体チップ５ａのどこの箇所から損傷が発生した場合であっても損傷を検出して確実に確認することができる。
【００５６】
（その他の実施形態）
本実施形態に係る実装評価装置について、図９及び図１０を用いて説明する。図９は、本実施形態に係る実装評価装置の機能ブロック図、図１０は、本実施形態に係る実装評価装置の動作を示すフローチャートである。
【００５７】
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態又は第６の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５８】
図９において、本実施形態に係る実装評価装置１０は、電気回路２と出力端子３と入力部１５と検出部２０と回路特性情報２５とを備え、検出部２０により検出された結果が損傷情報３０として出力される。
電気回路２及び出力端子３については、前記第１ないし第６の実施形態と同様であるため説明は省略する。
【００５９】
入力部１５は、出力端子３で出力された情報を受け付ける処理を行う。
検出部２０は、入力部１５に入力された情報と回路特性情報２５に格納されている情報に基づいて、半導体チップ５ａが受けたクラック等の損傷を検出する処理を行う。
【００６０】
回路特性情報は、電気回路２の回路特性に関する情報を格納するデータベースである。この回路特性に関する情報は、回路設計時の理論値を予め登録してもよいし、ダイシングを行う直前に回路特性を測定して登録するようにしてもよい。
損傷情報３０は、検出部２０が検出した損傷に関する情報である。例えば、半導体チップ５ａに発生したクラックの深さ、クラックの位置、損傷の度合いを示す情報等である。
【００６１】
次に、図１０のフローチャートに基づいて本実施形態に係る実装評価装置１０の動作を説明する。まず、電気回路２の回路情報を回路特性情報２５に登録する（ステップ１）。回路特性情報の登録は、上述したように理論値を登録してもよいし、実際に測定した値を登録するようにしてもよい。回路特性情報には、コンデンサの電気容量値や抵抗値等を含む、電気回路２に関する様々な情報が含まれる。回路特性情報が登録されると、ダイシングを行って（ステップ２）、ウェハ１を複数の半導体チップに切り分ける。
【００６２】
半導体チップに切り分けられたら、それぞれの半導体チップに損傷がないかを確認するために、プローブによる測定を行い（ステップ３）、入力部１５に入力される（ステップ４）。入力された測定データと回路特性情報２５に登録された回路特性情報とを比較し（ステップ５）、半導体チップに損傷が有るかどうかを判定する（ステップ６）。
【００６３】
なお、損傷の有無の判定は、前記で示すように電気容量値や抵抗値といったインピーダンスの変化によって判定する。測定データと回路特性情報２５に登録された回路特性情報とを比較することで、インピーダンスの変化量を算出し、その変化量から電気回路２に断線が発生しているかどうかを求めて、クラックの発生を検出することができる。
【００６４】
ステップ６の判定の結果、損傷がなければそのまま処理を終了する。損傷があれば損傷の状態を解析し（ステップ７）、損傷情報３０を出力して（ステップ８）、処理を終了する。
なお、損傷の状態の解析は、ステップ５で比較した結果算出されたインピーダンスの変化量から、電気回路２の状態を求める。具体的には、インピーダンスの変化量から断線が発生している箇所を特定し、クラックの深さや位置を解析する。
【００６５】
また、実装評価装置１０に、クラックの深さや位置に関する情報と、集積回路の配線とガードリング４との距離、ガードリングの広狭、絶縁層の強度等の半導体チップ５に関する様々な情報を関連付けるテーブルを用意し（図示しない）、そのテーブルに基づいて、半導体チップ５を総合的に解析できるようにしてもよい。そうすることで、半導体チップ５の品質の向上に繋げることができる。
【００６６】
このように、本実施形態に係る実装評価装置によれば、電気回路２の出力値に基づいて、予め設定された回路特性値と比較してダイシングによる損傷の状態を検出するため、半導体チップ５に損傷等がある場合に、その半導体チップ５の実装評価を正確に行うことができる。
【００６７】
なお、一般的には、ダイシングによるクラックの発生は、半導体チップ５ａの四隅やスクライブ領域に残存しているテストパターンを起点にして起こる可能性が高いため、それらの箇所周辺には電気回路２が配設されることが望ましい。
【００６８】
以上の前記各実施形態により本発明を説明したが、本発明の技術的範囲は実施形態に記載の範囲には限定されず、これら各実施形態に多様な変更又は改良を加えることが可能である。そして、かような変更又は改良を加えた実施の形態も本発明の技術的範囲に含まれる。このことは、特許請求の範囲及び課題を解決する手段からも明らかなことである。
【図面の簡単な説明】
【００６９】
【図１】第１の実施形態に係るチェックパターンの構成を示す図である。
【図２】第１の実施形態に係るチェックパターンの拡大図である。
【図３】第２の実施形態に係るチェックパターンの構成を示す図である。
【図４】第２の実施形態に係るチェックパターンの拡大図である。
【図５】第３の実施形態に係るチェックパターンの上面図及び断面図である。
【図６】第４の実施形態に係るチェックパターンの斜視図である。
【図７】第５の実施形態に係るチェックパターンの出力端子とガードリングの配置図である。
【図８】第６の実施形態に係るチェックパターンの上面図である。
【図９】その他の実施形態に係る実装評価装置の機能ブロック図である。
【図１０】その他の実施形態に係る実装評価装置の動作を示すフローチャートである。
【符号の説明】
【００７０】
１ 半導体ウェハ
２ 電気回路
２ａ 水平部
２ｂ 連結部
３（３ａ、３ｂ、３ｃ、３ｄ） 出力端子
４ ガードリング
５（５ａ、５ｂ、５ｃ、５ｄ） 半導体チップ
６ スクライブ領域
７ 斜線部
８ クラック
１０ 実装評価装置
１１（１１ａ、１１ｂ、１１ｃ） 絶縁層
１５ 入力部
２０ 検出部
２５ 回路特性情報
３０ 損傷情報
【技術分野】
【０００１】
本発明は、半導体チップの実装評価を行うためのチェックパターンに関し、特に、ダイシング工程における実装評価を行うためのチェックパターン及びその評価装置に関する。
【背景技術】
【０００２】
歩留まりの低下を減らすために、ウェハテスト以降の工程において、ウェハへのダメージの発生状況を確認して評価する必要がある。しかしながら、ウェハテスト以降の工程においては、ウェハへのダメージの発生状況を確認して評価する標準的な手法が確立されていない。
【０００３】
特に、次世代半導体デバイスの高速化を実現させるために一般的に用いられている低誘電率（以下、Ｌｏｗ−ｋとする）材料については、その構造上機械的な強度が脆く、実装時に膜破断や剥離などに伴う配線の断線等を引き起こしやすく、品質の向上に大きな課題を抱えている。
【０００４】
そこで、上記課題に関する技術として特許文献１に示す技術が開示されている。特許文献１に示す技術は、ガードリングが損傷していること、および、その損傷箇所を特定することができる半導体チップおよびそのテスト方法に関する技術であり、半導体チップは、半導体基板と、半導体基板の表面に形成された回路素子と、回路素子に電気的に接続された配線を含む配線層と、配線層と半導体基板との間に設けられた中間絶縁層と、回路素子の周囲を取り囲むように中間絶縁層中に設けられたガードリングと、ガードリングと回路素子との間、または、ガードリングの外側にある中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極と、キャパシタ電極のそれぞれに電気的に接続されたパッドとを備えるものである。
また、ガードリングの外側に評価素子を配置した検査技術として特許文献２に示す技術が開示されている。
【特許文献１】特開２００５−２２８８５４号公報
【特許文献２】特開２００６−３３９５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示す技術は、ガードリングの損傷やその損傷箇所を特定することができるが、ガードリングの外側の損傷箇所については特定することができない。ガードリングの外側の損傷については、テスト時には問題なくても将来的に回路に影響を及ぼすような損傷に繋がる可能性もあり、完全に無視することはできず、半導体チップの信頼性の欠如に繋がる。従って、特許文献１に示す技術では、テストが不十分になってしまうという課題を有する。
また、上記特許文献１に示す技術は、半導体チップにクラック等の損傷が発生した場合に、その深さを検証するには不向きである。
特許文献２に示す技術は、ガードリングの外側に評価素子を配置したものであるが、特許文献１に示す技術と同様に、クラック等の損傷の深さを検証するには不向きである。
【０００６】
そこで、本発明は前記課題を解決するためになされたものであり、ガードリングの外側に発生した損傷を簡単で確実に検出して、半導体チップの実装評価を行うことができるチェックパターン及び実装評価装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１．ガードリングの外側領域の評価）
本願に開示するチェックパターンは、ダイシングを行うためのスクライブ領域からガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部と、当該検出部に接続され、前記ガードリングの外側に配設される出力部とを備えるものである。
【０００８】
このように、本願に開示するチェックパターンは、ガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部を備えるため、クラック等の亀裂が入った場合に、当該電気回路の断線により電気回路の特性の変化させることができる。つまり、損傷の状態を、機械的ではなく電気的な変化により解析が可能となり、解析作業の手間を省いて処理を簡潔に行うことができるという効果を奏する。
【０００９】
また、電気回路が所定の間隔を隔てて複数並列接続、又は複数並列配置されるため、半導体チップの損傷がそのチップの内部のどこまで深く広がっているかを検出して損傷の度合いを解析することができるという効果を奏する。
【００１０】
さらに、検出部に接続され、ガードリングの外側に配設される出力部を備えるため、半導体チップに損傷が起こったことによる電気的な変化に関する情報を抽出して解析することが可能となる。
【００１１】
さらにまた、テスト時には影響がない損傷であっても、将来的に回路動作に影響を及ぼし兼ねないようなガードリングの外側の損傷を解析できるため、信頼性が高い半導体チップの開発に繋げることができるという効果を奏する。
【００１２】
（２．層間で電気回路を構成）
本願に開示するチェックパターンは、前記半導体チップが積層構造を有しており、当該積層の各層間で前記電気回路を構成するものである。
このように、本願に開示するチェックパターンは、半導体チップが積層構造を有している場合に、当該積層の各層間で前記電気回路を構成するため、電気回路のレイアウトの自由度を上げて、半導体チップの損傷について詳細に解析を行うことができるという効果を奏する。
【００１３】
（３．各層ごとに電気回路を構成）
本願に開示するチェックパターンは、前記半導体チップが積層構造を有しており、当該積層の各層ごとに前記電気回路を構成するものである。
このように、本願に開示するチェックパターンは、半導体チップが積層構造を有している場合に、当該積層の各層ごとに前記電気回路を構成するため、例えば、各層ごとに機械的な強度が異なるような場合には、各層ごとに損傷の解析が可能となり、半導体チップの損傷について詳細に解析を行うことができるという効果を奏する。
【００１４】
（４．出力部の配置）
本願に開示するチェックパターンは、前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置するものである。
【００１５】
このように、本願に開示するチェックパターンは、前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置するため、プローブによるテストを行う場合に、出力パッドを用いた集積回路のテストと、出力を用いた損傷の解析を一括して同時に行うことができ、処理の効率を格段に上げることができるという効果を奏する。
【００１６】
（５．ｌｏｗ−ｋ材料）
本願に開示するチェックパターンは、前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されるものである。
このように、本願に開示するチェックパターンは、前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されるため、ｌｏｗ−ｋ材料のように機械的に脆く損傷を受けやすい材質についての解析を詳細に行うことで、半導体の実装評価を正確に行うことができるという効果を奏する。
なお、ｌｏｗ−ｋ材料とは、従来層間絶縁素材として主に利用されていたＳｉＯ2の誘電率以下の誘電率である材料とする。
【００１７】
（６．ガードリングを周回して配設）
本願に開示するチェックパターンは、前記電気回路が前記ガードリングの外側を周回するように配設されているものである。
このように、本願に開示するチェックパターンは、電気回路が前記ガードリングの外側を周回するように配設されているため、電気回路特性を解析することで半導体チップの損傷箇所を特定することができるという効果を奏する。
【００１８】
また、電気回路が周回されているため、ダイシングにより半導体チップのどこの箇所から損傷が発生した場合であっても損傷を確実に検出し確認することができるという効果を奏する。
【００１９】
（７．実装評価装置）
本願に開示する実装評価装置は、前記チェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態を検出する損傷検出部を備えるものである。
このように、本願に開示する実装評価装置は、チェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態（例えば、損傷の深さ、損傷箇所等）を検出するため、半導体チップの損傷等がある場合に、その半導体チップの実装評価を正確に行うことができるという効果を奏する。
【００２０】
これまで、本発明をチェックパターン及び装置として示したが、所謂当業者であれば明らかであるように本発明を方法として捉えることもできる。すなわち、本願に開示するチェックパターン及び実装評価装置の構成要素または構成要素の任意の組合せを方法に適用することが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を説明する。本発明は多くの異なる形態で実施可能である。従って、本実施形態の記載内容のみで本発明を解釈すべきではない。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
以下の実施の形態では、主にチェックパターン及び装置について説明するが、所謂当業者であれば明らかな通り、本発明は方法としても実施できる。
【００２２】
（本発明の第１の実施形態）
本実施形態に係るチェックパターンについて、図１及び図２を用いて説明する。図１は、本実施形態に係るチェックパターンの構成を示す図、図２は、本実施形態に係るチェックパターンの拡大図である。
【００２３】
図１（ａ）は、半導体ウェハ１を示す図であり、図１（ｂ）は、ダイシングによりカットされた半導体チップ５の拡大図である。半導体チップ５ａ、５ｂ、５ｃ、５ｄは、ダイシングブレードを当接させるためのスクライブ領域６を挟んで上下左右に隣接配置されている。ダイシングによりカットされたそれぞれの半導体チップ５ａ、５ｂ、５ｃ、５ｄには、電気回路２と出力端子３とガードリング４とが少なくとも形成されている。図示しなが、ガードリング４の内側には集積回路が形成される。
【００２４】
半導体ウェハ１は、例えば、シリコン等の半導体材料を結晶化させて生成されたインゴットを薄くスライスしたものに、集積回路が形成されている。形成された集積回路を検査した後に、ダイシングブレードを用いて半導体ウェハ１をカットして複数のチップに切り分ける。
【００２５】
なお、半導体ウェハ１の材料として、ガリウム砒素、インジュウムリン、ガリウムナイトライド等を用いてもよい。
また、半導体ウェハ１をカットする方法は、ダイシングブレードによるカット以外にもレーザーによるカット、又はそれらの併用による方法等何でもよい。
【００２６】
さらに、本実施形態に係るチェックパターンでは、電気回路２や集積回路が形成される層の材料としてｌｏｗ−ｋ材料を用いるようにしてもよい。このｌｏｗ−ｋ材料は、構造上機械的な強度が脆く、実装時に膜破断や剥離等の損傷が発生し、製品の品質を下げてしまう可能性があるため、損傷の状態を解析して品質を向上させる技術が望まれている。
【００２７】
電気回路２は、図に示すようにコンデンサが並列に複数接続された構成になっており、出力端子３ａ、３ｂから最短距離にある、スクライブ領域６と半導体チップ５ａとの境界から、平行で且つ異なる距離に重ならないように水平部２ａが形成され、その一方の端部を連結する連結部２ｂが出力端子３ａ又は３ｂと接続している。このような櫛状の２つのパターンが相互に対向して配置され、それぞれの水平部２ａが並設されて図に示すようなコンデンサを形成している。
【００２８】
なお、ここでは、水平部２ａがスクライブ領域６と半導体チップ５ａとの境界から平行に形成されているが、必ずしも平行にする必要はない。
また、水平部２ａは直線に形成されているが、必ずしも直線ではなく、曲線や波線のように様々に形成可能である。
【００２９】
さらに、水平部２ａ及び連結部２ｂの材料は、好ましくは導電性が高い材料を用い、さらに好ましくは銅を用いるのが望ましい。
ガードリング４は、出力端子３ａ、３ｂと電気回路２を接続するために、出力端子３ａ、３ｂの内側に形成されている。また、その他の出力端子３は、内部の集積回路と接続するために、ガードリング４の内側に配設されるように形成されている。
【００３０】
図２に、電気回路２及び出力端子３ａ、３ｂの拡大図を示す。図２（ａ）は通常の状態を示しており、図２（ｂ）は、ダイシングによりクラック８が発生して電気回路２の一部が断線した状態を示している。また、図中の斜線部分７はコンデンサにより発生している電気容量を示している。図２（ｂ）に示すように、クラック８によりスクライブ領域６と半導体チップ５ａとの境界に近い方から５箇所で断線が発生している。図２（ｂ）の場合、断線後は太線部分のみが導電体として機能するため、斜線部分７が示す電気容量が図２（ａ）の場合と比較して減少し、断線が発生したことを電気的に確認することができる。また、併せて、電気容量の値を解析することで、何れの箇所で断線が発生しているかを特定することができ、クラックの深さを特定することができる。
【００３１】
このように、本実施形態に係るチェックパターンによれば、ガードリング４の外側領域に、半導体チップ５ａの内側に向かって電気回路２を所定の間隔を隔てて複数並列配置されてなる検出部を備えるため、クラック等の亀裂が入った場合に、当該電気回路２の断線により電気回路の特性の変化させることができる。つまり、損傷の状態を、機械的ではなく電気的な変化により解析が可能となり、解析作業の手間を省いて処理を簡潔に行うことができる。
【００３２】
また、電気回路２が所定の間隔を隔てて複数並列配置されるため、半導体チップ５ａの損傷がそのチップの内部のどこまで深く広がっているかを検出して損傷の度合いを解析することができる。
【００３３】
さらに、検出部に接続され、ガードリング４の外側に配設される出力端子３を備えるため、半導体チップ５ａに損傷が起こったことによる電気的な変化に関する情報を抽出して解析することが可能となる。
【００３４】
さらにまた、テスト時には影響がない損傷であっても、将来的に回路動作に影響を及ぼし兼ねないようなガードリング４の外側の損傷を解析できるため、信頼性が高い製品の開発に繋げることができる。
【００３５】
さらにまた、電気回路２がｌｏｗ−ｋ材料の絶縁膜に形成される場合、ｌｏｗ−ｋ材料のように機械的に脆く損傷を受けやすい材質についての解析を詳細に行うことで、半導体の実装評価を正確に行うことができる。
【００３６】
（本発明の第２の実施形態）
本実施形態に係るチェックパターンについて、図３及び図４を用いて説明する。図３は、本実施形態に係るチェックパターンの構成を示す図、図４は、本実施形態に係るチェックパターンの拡大図である。
なお、ここでは、第１の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００３７】
図３において、第１の実施形態に係るチェックパターンと異なるのは、電気回路２が抵抗を並列に複数接続した構成となっている点である。つまり、電気回路２における連結部２ｂが、水平部２ａの両方の端部と連結されており、水平部２ａの間には抵抗を備え、それぞれの連結部２ｂは、それぞれ異なる出力端子３ａ、３ｂに接続されている。
【００３８】
図４に、本実施形態に係る電気回路２及び出力端子３ａ、３ｂの拡大図を示す。図４（ａ）は通常の状態を示しており、図４（ｂ）は、ダイシングによりクラック８が発生して電気回路２の一部が断線した状態を示している。図４（ｂ）に示すように、クラック８によりスクライブ領域６と半導体チップ５ａとの境界に近い方から３箇所で断線が発生している。図４（ｂ）の場合、断線後は太線部分のみが導電体として機能するため、出力端子３ａ、３ｂ間の抵抗値が図３（ａ）の場合と比較して減少し、断線が発生したことを電気的に確認することができる。また、併せて、抵抗値を解析することで、何れの箇所で断線が発生しているかを特定することができ、クラックの深さを特定することができる。
【００３９】
このように、本実施形態に係るチェックパターンによれば、前記電気回路２が抵抗であるため、電気回路２の特性の変化を確実に検出して、半導体チップ５ａの損傷について正確な解析を行うことができる。
【００４０】
（本発明の第３の実施形態）
本実施形態に係るチェックパターンについて、図５を用いて説明する。図５は、本実施形態に係るチェックパターンの上面図及び断面図である。図５（ａ）は、本実施形態に係るチェックパターンの上面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ線におけるの断面図であり、図５（ｃ）は、図５（ａ）におけるＢ−Ｂ線におけるの断面図である。
【００４１】
なお、ここでは、第１の実施形態又は第２の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
ここでは、電気回路２及び集積回路のパターン形成を集積回路製造工程の絶縁膜形成法及びメタライゼーション法を利用して行っている。図５（ｂ）及び図５（ｃ）において、半導体ウェハ１には、絶縁層１１（１１ａ、１１ｂ及び１１ｃ）が積層されており、絶縁層１１ａには水平部２ａ、連結部２ｂからなるパターン２Ａ、絶縁層１１ｂには水平部２ｃ、連結部２ｄからなるパターン２Ｂ、絶縁層１１ｃには出力端子３ａがそれぞれ形成されている。つまり、各層間で電気回路２を形成している。
【００４２】
ガードリング４は各層ごとに形成され、パターンや絶縁層１１の材質に基づいて任意の太さで形成される。つまり、丈夫な層は薄いガードリング４が形成され、脆い層は厚いガードリング４が形成される。
【００４３】
ダイシングによりクラックが発生した場合は、図２の場合と同様に、スクライブ領域６と半導体チップ５ａとの境界に近い方から水平部２ａ又は２ｃが断線し、各層間に発生していた電気容量が減少することで、クラックの発生を確認することができると共に、電気容量の値を解析してクラックの深さを確認することができる。
【００４４】
また、上記第１の実施形態及び第２の実施形態においては、電気回路２を形成する際に水平部が重ならないように形成する必要があるが、本実施形態においては、同一層内の水平部が重ならないように形成すればよく、異層間の水平部（水平部２ａと水平部２ｃ）については、上面から見て重なるように形成してもよい。すなわち、パターンのレイアウトの自由度が増し、半導体チップ５ａの損傷を電気的に様々な視点から解析することが可能となる。
【００４５】
このように、本実施形態に係るチェックパターンによれば、半導体チップ５ａが積層構造を有している場合に、当該積層の各層間で前記電気回路２を構成するため、電気回路２のレイアウトの自由度を上げて、半導体チップ５ａの損傷について詳細に解析を行うことができる。
【００４６】
（本発明の第４の実施形態）
本実施形態に係るチェックパターンについて、図６を用いて説明する。図６は、本実施形態に係るチェックパターンの斜視図である。図中の２つの層は実際には積層されて密着した状態で形成されているが、ここではわかりやすくするために、それぞれの層を別々に図示している。図６に示す通り、本実施形態に係るチェックパターンは、半導体チップ５ａが積層構造を有する場合に、各層ごとに電気回路２が形成されている。
【００４７】
なお、ここでは、第１の実施形態、第２の実施形態又は第３の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
各層ごとに形成された複数の電気回路２は、最上層のそれぞれ異なる出力端子３（３ａ、３ｂ、３ｃ、３ｄ）と接続されており、各層ごとに電気回路２の回路特性を確認して解析することができる。半導体チップ５が積層構造を有する場合には、層によって強度や撓み率が異なる場合がある。つまり、クラックが発生しやすい層と発生しにくい層があるため、各層ごとにクラックの深さが異なってくる。
【００４８】
また、層によって集積回路のパターンが異なるため、ガードリング４の内側ぎりぎりにパターンが配設されている層もあれば、内側の中心付近にのみパターンが配設される層も考えられる。そのような場合に、前者であれば、僅かなクラックでも回路の動作に影響を及ぼす可能性があり、後者であれば、多少のクラックでも回路の動作に影響を及ぼす可能性は少なくなる。
【００４９】
つまり、本実施形態に係るチェックパターンによれば、図６に示すように、半導体チップ５ａが積層構造を有している場合に、当該積層の各層ごとに前記電気回路２を構成するため、各層ごとに損傷の解析が可能となり、半導体チップの損傷について詳細に解析を行うことができる。そして、解析を行った結果、損傷を受けやすい層が判明した場合には、例えば、ガードリング４の広狭を調整して、各層に応じた耐久性を保証できるようにしてもよい。
【００５０】
（本発明の第５の実施形態）
本実施形態に係るチェックパターンについて、図７を用いて説明する。図７は、本実施形態に係るチェックパターンの出力端子とガードリングの配置図である。
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態又は第４の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５１】
図７に示すように、半導体チップ５ａには、出力端子３がチップの内部を周回するように配設されている。出力端子３は、主にガードリングの内部に形成される集積回路（図示しない）と接続されており、外部とはワイヤボンディングにより細い導電線を介して接続される。しかし、出力端子３の中には、集積回路や外部との接続を行わないダミー端子（３ａ、３ｂ、３ｃ、３ｄ）があり、本実施形態に係るチェックパターンにおいては、電気回路２をそのダミー端子を出力端子として形成する。
【００５２】
つまり、ガードリング４の外側に配設される出力端子とガードリング４の内側に配設される出力端子を隣接して配置する。そうすることでガードリング４の内側に配設され、集積回路と接続されている出力端子３を利用して行う集積回路の動作テスト及びガードリング４の外側に配設され、電気回路２と接続されている出力端子３ａないし３ｄを利用して行う損傷の電気的な解析を、プローブ等を利用して同時に一括で行うことができ、処理の効率化を図ることができる。
【００５３】
（本発明の第６の実施形態）
本実施形態に係るチェックパターンについて、図８を用いて説明する。図８は、本実施形態に係るチェックパターンの上面図である。図８（ａ）は電気回路２がコンデンサの場合であり、図８（ｂ）は電気回路２が抵抗の場合である。
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態又は第５の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５４】
図８に示すように、電気回路２がガードリング４の外側を周回するようにして配設されており、半導体チップ５ａにクラックが発生した場合に、ほぼ全てのクラックを検出し、その深さを確認することができる。また、図８（ａ）のようにコンデンサを形成した場合には、電気容量値を算出することで、クラックが発生した位置も特定することができる。つまり、図８（ａ）において、クラックＡにより断線した場合とクラックＢにより断線した場合では、クラックの深さは同じであっても電気容量の値には差が生じるため、損傷の箇所を特定することが可能となる。
【００５５】
このように、本実施形態に係るチェックパターンによれば、電気回路２がガードリング４の外側を周回するように配設されているため、電気容量値を解析することで半導体チップの損傷箇所を特定することができる。
また、電気回路２が周回されているため、ダイシングにより半導体チップ５ａのどこの箇所から損傷が発生した場合であっても損傷を検出して確実に確認することができる。
【００５６】
（その他の実施形態）
本実施形態に係る実装評価装置について、図９及び図１０を用いて説明する。図９は、本実施形態に係る実装評価装置の機能ブロック図、図１０は、本実施形態に係る実装評価装置の動作を示すフローチャートである。
【００５７】
なお、ここでは、第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態又は第６の実施形態に係るチェックパターンと同様の箇所についての説明は省略する。
【００５８】
図９において、本実施形態に係る実装評価装置１０は、電気回路２と出力端子３と入力部１５と検出部２０と回路特性情報２５とを備え、検出部２０により検出された結果が損傷情報３０として出力される。
電気回路２及び出力端子３については、前記第１ないし第６の実施形態と同様であるため説明は省略する。
【００５９】
入力部１５は、出力端子３で出力された情報を受け付ける処理を行う。
検出部２０は、入力部１５に入力された情報と回路特性情報２５に格納されている情報に基づいて、半導体チップ５ａが受けたクラック等の損傷を検出する処理を行う。
【００６０】
回路特性情報は、電気回路２の回路特性に関する情報を格納するデータベースである。この回路特性に関する情報は、回路設計時の理論値を予め登録してもよいし、ダイシングを行う直前に回路特性を測定して登録するようにしてもよい。
損傷情報３０は、検出部２０が検出した損傷に関する情報である。例えば、半導体チップ５ａに発生したクラックの深さ、クラックの位置、損傷の度合いを示す情報等である。
【００６１】
次に、図１０のフローチャートに基づいて本実施形態に係る実装評価装置１０の動作を説明する。まず、電気回路２の回路情報を回路特性情報２５に登録する（ステップ１）。回路特性情報の登録は、上述したように理論値を登録してもよいし、実際に測定した値を登録するようにしてもよい。回路特性情報には、コンデンサの電気容量値や抵抗値等を含む、電気回路２に関する様々な情報が含まれる。回路特性情報が登録されると、ダイシングを行って（ステップ２）、ウェハ１を複数の半導体チップに切り分ける。
【００６２】
半導体チップに切り分けられたら、それぞれの半導体チップに損傷がないかを確認するために、プローブによる測定を行い（ステップ３）、入力部１５に入力される（ステップ４）。入力された測定データと回路特性情報２５に登録された回路特性情報とを比較し（ステップ５）、半導体チップに損傷が有るかどうかを判定する（ステップ６）。
【００６３】
なお、損傷の有無の判定は、前記で示すように電気容量値や抵抗値といったインピーダンスの変化によって判定する。測定データと回路特性情報２５に登録された回路特性情報とを比較することで、インピーダンスの変化量を算出し、その変化量から電気回路２に断線が発生しているかどうかを求めて、クラックの発生を検出することができる。
【００６４】
ステップ６の判定の結果、損傷がなければそのまま処理を終了する。損傷があれば損傷の状態を解析し（ステップ７）、損傷情報３０を出力して（ステップ８）、処理を終了する。
なお、損傷の状態の解析は、ステップ５で比較した結果算出されたインピーダンスの変化量から、電気回路２の状態を求める。具体的には、インピーダンスの変化量から断線が発生している箇所を特定し、クラックの深さや位置を解析する。
【００６５】
また、実装評価装置１０に、クラックの深さや位置に関する情報と、集積回路の配線とガードリング４との距離、ガードリングの広狭、絶縁層の強度等の半導体チップ５に関する様々な情報を関連付けるテーブルを用意し（図示しない）、そのテーブルに基づいて、半導体チップ５を総合的に解析できるようにしてもよい。そうすることで、半導体チップ５の品質の向上に繋げることができる。
【００６６】
このように、本実施形態に係る実装評価装置によれば、電気回路２の出力値に基づいて、予め設定された回路特性値と比較してダイシングによる損傷の状態を検出するため、半導体チップ５に損傷等がある場合に、その半導体チップ５の実装評価を正確に行うことができる。
【００６７】
なお、一般的には、ダイシングによるクラックの発生は、半導体チップ５ａの四隅やスクライブ領域に残存しているテストパターンを起点にして起こる可能性が高いため、それらの箇所周辺には電気回路２が配設されることが望ましい。
【００６８】
以上の前記各実施形態により本発明を説明したが、本発明の技術的範囲は実施形態に記載の範囲には限定されず、これら各実施形態に多様な変更又は改良を加えることが可能である。そして、かような変更又は改良を加えた実施の形態も本発明の技術的範囲に含まれる。このことは、特許請求の範囲及び課題を解決する手段からも明らかなことである。
【図面の簡単な説明】
【００６９】
【図１】第１の実施形態に係るチェックパターンの構成を示す図である。
【図２】第１の実施形態に係るチェックパターンの拡大図である。
【図３】第２の実施形態に係るチェックパターンの構成を示す図である。
【図４】第２の実施形態に係るチェックパターンの拡大図である。
【図５】第３の実施形態に係るチェックパターンの上面図及び断面図である。
【図６】第４の実施形態に係るチェックパターンの斜視図である。
【図７】第５の実施形態に係るチェックパターンの出力端子とガードリングの配置図である。
【図８】第６の実施形態に係るチェックパターンの上面図である。
【図９】その他の実施形態に係る実装評価装置の機能ブロック図である。
【図１０】その他の実施形態に係る実装評価装置の動作を示すフローチャートである。
【符号の説明】
【００７０】
１ 半導体ウェハ
２ 電気回路
２ａ 水平部
２ｂ 連結部
３（３ａ、３ｂ、３ｃ、３ｄ） 出力端子
４ ガードリング
５（５ａ、５ｂ、５ｃ、５ｄ） 半導体チップ
６ スクライブ領域
７ 斜線部
８ クラック
１０ 実装評価装置
１１（１１ａ、１１ｂ、１１ｃ） 絶縁層
１５ 入力部
２０ 検出部
２５ 回路特性情報
３０ 損傷情報
【特許請求の範囲】
【請求項１】
ダイシングを行うためのスクライブ領域からガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部と、
当該検出部に接続され、前記ガードリングの外側に配設される出力部とを備えることを特徴とするチェックパターン。
【請求項２】
請求項１に記載のチェックパターンにおいて、
前記半導体チップが積層構造を有しており、当該積層の各層間で前記電気回路を構成することを特徴とするチェックパターン。
【請求項３】
請求項１に記載のチェックパターンにおいて、
前記半導体チップが積層構造を有しており、当該積層の各層ごとに前記電気回路を構成することを特徴とするチェックパターン。
【請求項４】
請求項１ないし３のいずれかに記載のチェックパターンにおいて、
前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置することを特徴とするチェックパターン。
【請求項５】
請求項１ないし４のいずれかに記載のチェックパターンにおいて、
前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されることを特徴とするチェックパターン。
【請求項６】
請求項１ないし５のいずれかに記載のチェックパターンにおいて、
前記電気回路が前記ガードリングの外側を周回するように配設されていることを特徴とするチェックパターン。
【請求項７】
請求項１ないし６のいずれかに記載のチェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態を検出する損傷検出部を備えることを特徴とする実装評価装置。
【請求項１】
ダイシングを行うためのスクライブ領域からガードリングの外側領域に、半導体チップの内側に向かって電気回路を所定の間隔を隔てて複数並列接続、又は複数並列配置されてなる検出部と、
当該検出部に接続され、前記ガードリングの外側に配設される出力部とを備えることを特徴とするチェックパターン。
【請求項２】
請求項１に記載のチェックパターンにおいて、
前記半導体チップが積層構造を有しており、当該積層の各層間で前記電気回路を構成することを特徴とするチェックパターン。
【請求項３】
請求項１に記載のチェックパターンにおいて、
前記半導体チップが積層構造を有しており、当該積層の各層ごとに前記電気回路を構成することを特徴とするチェックパターン。
【請求項４】
請求項１ないし３のいずれかに記載のチェックパターンにおいて、
前記ガードリング内に配設され、半導体チップの集積回路に接続される出力パッドと、前記ガードリングの外側に配設される出力部とを所定の間隔で隣接配置することを特徴とするチェックパターン。
【請求項５】
請求項１ないし４のいずれかに記載のチェックパターンにおいて、
前記電気回路がｌｏｗ−ｋ材料の絶縁膜に形成されることを特徴とするチェックパターン。
【請求項６】
請求項１ないし５のいずれかに記載のチェックパターンにおいて、
前記電気回路が前記ガードリングの外側を周回するように配設されていることを特徴とするチェックパターン。
【請求項７】
請求項１ないし６のいずれかに記載のチェックパターンの出力値に基づいて、予め設定された回路特性値と比較して前記ダイシングによる損傷の状態を検出する損傷検出部を備えることを特徴とする実装評価装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−５６４２８（Ｐ２０１０−５６４２８Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２２１９４８（Ｐ２００８−２２１９４８）
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（５９８０１５０８４）学校法人福岡大学 (114)
【出願人】（５０８２６２８３６）株式会社ウォルツ (4)
【出願人】（３９１０４３３３２）財団法人福岡県産業・科学技術振興財団 (53)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（５９８０１５０８４）学校法人福岡大学 (114)
【出願人】（５０８２６２８３６）株式会社ウォルツ (4)
【出願人】（３９１０４３３３２）財団法人福岡県産業・科学技術振興財団 (53)
【Ｆターム（参考）】
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