連結検出器ピクセルセルはＸ線及びガンマ線輻射エネルギー像形成素子を構成するためにかかるピクセルセルのアレイ（１００）を持つ装置内で使用される。連結検出器ピクセルセル（１０５）は半導体検出器基板（１１２）上に配置された二つまたはそれより多い検出器ピクセル（１１０）の検出器ピクセルアレイ（１００）を含む。ピクセルアレイ（１００）の検出器ピクセル（１１０）は隣接するＡＳＩＣ読出し基板（１３２）上に配置された単一のピクセル信号カウント回路（１３０）と電気的に連通している。連結検出器ピクセルセル（１０５）はセル中の単一のピクセル信号カウント回路（１３０）に対するピクセル検出器（１１０）の数の対応比（ＲＣ）においてＲＣ≧１を持つ。実際には、ピクセルセル中の単一のピクセル信号カウント回路（１３０）に対するピクセル検出器（１１０）の数の対応比はＲＣ≧２である。
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【課題】機能膜の機能特性を劣化させることなく有機材料を含む機能膜と透光性電極とを積層した機能素子及びその製造方法を提供する。
【解決手段】有機材料を含む光電変換膜１４、１９、２４と、光電変換膜１４、１９、２
４に積層される透光性電極１５、２０、２５とを含む光電変換素子の製造方法であって、透光性電極１５、２０、２５のパターニング工程に含まれる透光性電極１５、２０、２５のエッチング工程において、少なくともエッチング工程開始からエッチング工程完了直前までの所定時間、１０ｎｍ／ｍｉｎ以上のエッチング速度で透光性電極１５、２０、２５をエッチングする。 （もっと読む）

【課題】 イメージセンサー及びその製造方法を提供する。
【解決手段】 ダークレベル不良が最小化されるイメージセンサー及びその製造方法において、イメージセンサーは、基板表面下に形成され、アクティブ領域及びフィールド領域を区分する素子分離膜と、前記アクティブ領域の前記基板表面下に部分的に第１導電型の不純物がドーピングされた第１フォトダイオード領域、及び前記第１フォトダイオード領域の下に第２導電型の不純物がドーピングされた第２フォトダイオード領域とを具備するフォトダイオードと、前記第２導電型の不純物がドーピングされた暗電流抑制領域であって、前記第１フォトダイオードに隣接して前記基板の一部に形成されているとともに、前記素子分離膜の側面及び底面に沿って形成されている暗電流抑制領域と電気的に連結されるトランジスタを含む。前記暗電流抑制領域によって暗電流の流れを防止して、ダークレベル不良を最小化することができる。 （もっと読む）

【課題】 光電変換特性や発光効率の良好な機能素子及びその製造方法を提供すること。
【解決手段】 基板２１３上に、第一電極膜２１４と、第一電極膜２１４に対向する第二電極膜２０５，２０６と、第一電極膜２１４と第二電極膜２０５，２０６の間に配置された機能膜２０７，２０８，２０９，２１０と、第一電極膜２１４及び第二電極膜２０５，２０６に電位を与える配線２１８と、を有する機能素子であって、第二電極膜２０５上に機能層の側壁を覆うように形成された第一絶縁膜２０４と、第一絶縁膜２０４内に第二電極膜まで貫通して形成され、第二電極膜接続用の配線２１８が内部に延設されたコンタクトホールと、を備えた。 （もっと読む）

【課題】 固体撮像装置において、受光素子の占有面積拡大に有効な単位画素の素子構造を提供する。
【解決手段】 本発明の固体撮像装置は、複数の単位画素を半導体基板に形成する。この単位画素は、入射光に応じて信号電荷を生成する受光素子と、受光素子で生成された信号電荷を取り込み、信号電荷に応じた画素信号を出力するＪＦＥＴ（接合型電界効果トランジスタ）とを備える。特に、このＪＦＥＴは、縦型ＪＦＥＴであり、半導体基板の基板深さ方向に電流経路を形成するチャネル領域と、このチャネル領域を挟み込むように深さ方向に形成され、信号電荷によってチャネル領域のチャネル幅を制御するゲート領域とを備える。 （もっと読む）

【課題】光電変換特性の良好な光電変換膜積層型固体撮像素子を提供する。
【解決手段】信号読出回路が形成された基板上に、１ピクセルごとに分割された第一電極膜と、光電変換膜と、該第一電極膜に対向する第二電極膜とをこの順に積層した光電変換部位を有する光電変換膜積層型固体撮像素子の製造方法において、該第一電極膜または第二電極膜を製膜後、該第一電極膜または第二電極膜をドライエッチングする際、該基板を１５０℃以下に保つ。 （もっと読む）

【課題】 斜め入射光の集光効率を高めると共に、スミア成分を低減し混色（クロストーク）の発生を抑制する。
【解決手段】光電変換素子１２の上に、絶縁膜１６およびエッチングストッパー膜１７を挟んで、層間絶縁膜２０よりも高い屈折率を有し、上に向かって断面積が大きくなるテーパー形状の光導波路２１と、光導波路２１と同一材料で一体構造を有する集光レンズ２２とを設ける。 （もっと読む）

【課題】 半導体集積回路チップに基板貫通孔を短時間に効率よく形成する。
【解決手段】 チップ表面に拡散層１５を形成して配線１４と接続させ、貫通孔底部の中心が拡散層１５と配線１４との接続部分の中心にくるようにし、且つ貫通孔底部径が配線１４と拡散層１５との接合部分の径と同一かそれよりもやや大きな径になるように径を制御しながら、半導体集積回路チップ裏面１３よりドライエッチングを開始して、貫通孔１６を形成する。本発明の半導体チップ構造では、ドライエッチングの際に使用するエッチングガスはシリコンを選択的にエッチングするガスだけでよい。従ってエッチング工程の途中でエッチングガスを他の種類のエッチングガスに交換する必要がなく、基板貫通孔を短時間に効率よく形成することができる。 （もっと読む）

イメージセンサデバイスは、中央チップ取り付けフラグと、複数のボンディングパッドを有する外側ボンディングパッド領域と、を有するＱＦＮタイプのリードフレームを含む。センサＩＣはフラグに取り付けられる。ＩＣは能動領域と、複数のボンディングパッドを含む周辺ボンディングパッド領域と、を有する。ワイヤはワイヤボンディングによってＩＣボンディングパッドのそれぞれのパッド及びリードフレームボンディングパッドの該当するパッドに接続されてＩＣとリードフレームとを電気的に接続する。スタッドバンプはＩＣの第１表面の上に形成され、そして透明カバーはＩＣの能動領域を覆うように配置されてスタッドバンプの上に搭置される。カバーは光を透過してＩＣの能動領域に到達させることができる。成形用化合物はリードフレーム、ボンディングワイヤ、及びカバーの周辺部を覆うように形成される。
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【課題】 画素領域内のウェル領域の電位安定と画質の向上を図る。
【解決手段】 Ｎ型シリコン基板中には素子形成層としてのＰ型ウェル領域を形成し、そこにフォトダイオードや各種ＭＯＳトランジスタ等を設けている。また、Ｎ型シリコン基板の上面には、シリサイドカバー膜を設け、その一部にフォトダイオードの側部に位置するウェルコンタクト領域に対応して開口部を設け、この開口部を通してウェルコンタクト領域上にコバルトシリサイド膜を形成する。そして、この上層に配置される層間絶縁膜中に、コバルトシリサイド膜に対応するコンタクトホールが形成され、ここにＰウェルコンタクトプラグが配置され、層間絶縁膜中の電源配線に接続されている。 （もっと読む）

【課題】 高品質の固体撮像素子を製造する。
【解決手段】 半導体基板に不純物を添加して、電荷が第１方向に転送される垂直転送チャネル、垂直転送チャネルにバリアを形成するゲートを介して近接するドレインを形成する。垂直転送チャネル、ゲート、ドレイン上方を含む領域に、第１酸化シリコン膜、窒化シリコン膜、第２酸化シリコン膜を下からこの順に堆積する。垂直転送チャネル上方の第２酸化シリコン膜上に、第１層垂直転送電極、その表面に絶縁膜を形成する。第２酸化シリコン膜と窒化シリコン膜をエッチングする。窒化シリコン膜が垂直転送チャネル上方を覆い、ドレイン近傍を除くゲート上方に張り出すようにエッチングする。絶縁膜上、第１酸化シリコン膜上に、ゲート制御用電極を形成する。ドレインよりも第１方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が垂直転送チャネルの１本に近接するように形成する。 （もっと読む）

【課題】 単層電極構造の電荷転送電極を形成するに際し、平坦化工程におけるアクティブ領域の膜減りを防止し、均一な膜厚の配線を形成することにより配線抵抗のばらつきを低減する。
【解決手段】 固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、前記アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、前記平坦化する工程に先立ち、アクティブ領域に除去抑制層を形成する工程を含む。 （もっと読む）

【課題】 結晶欠陥を含んだ電荷転送部、ならびに受光部が形成されることを防止し、出力画像の画質が良好で飽和電荷量が多い固体撮像素子の製造方法を提供する。
【解決手段】 半導体基板内に光電変換をなす受光部５を形成する工程と、受光部から読み出された信号電荷を転送する電荷転送部３を形成する工程とを含む固体撮像素子の製造方法において、前記電荷転送部を構成する埋め込みチャンネル領域を形成するためのイオン注入工程後にアニールを行う。 （もっと読む）

【課題】 素子分離領域の広がりによる素子形成領域間の拡大等の改善を図る。
【解決手段】 半導体基体１１に、素子分離領域１６が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域１７と、第１の選択的不純物導入領域１７に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域１８とによって構成され、第２の選択的不純物導入領域１８の不純物濃度の選定によって第１の選択的不純物導入領域１７からの不純物の横方向拡散による広がり領域における第１導電型の打消しを行って、素子分離領域１６の横方向の実質的広がりを抑制する。 （もっと読む）

光変換デバイスと、少なくとも１つの構造体とを有する画素セルは、光変換デバイスに隣接する重水素化材料を含む。
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【課題】 光電変換部やトランジスタ等が混在する撮像領域におけるコンタクトホールを容易かつ適切に形成し、かつ、暗電流の防止を図る。
【解決手段】 ＭＯＳトランジスタのゲート部に３層絶縁膜によるサイドウォールを設けた構造で、この３層絶縁膜と上層の平坦化膜との間の層間絶縁膜に窒素含有比の高いプラズマシリコン窒化膜を用いる。そして、このシリコン窒化膜をエッチングストッパとした第１のエッチングを行い、シリコン窒化膜までのコンタクトホールを形成し、次に、エッチング条件を変えてシリコン窒化膜を加工する第２のエッチングを行い、厚みのほぼ均等なシリコン窒化膜、３層絶縁膜及びゲート絶縁膜を孔開けし、ゲート電極やシリコン基板の拡散層までのコンタクトホールを完成する。 （もっと読む）

【課題】 イメージセンサの電荷伝送効率を向上させたイメージセンサ及びその製造方法を提供すること。
【解決手段】 第１導電型（Ｐ型）の半導体層２００に形成されたゲート電極Ｔｘと、ゲート電極Ｔｘの一方にアライメントされ、半導体層２００の内部に拡散された、フォトダイオードＰＤを構成する、第２導電型（Ｎ型）の第１不純物領域４０４と、ゲート電極Ｔｘの一方にアライメントされ、半導体層２００の表面から所定の深さに拡散されて形成された、フォトダイオードＰＤを構成する、第１導電型の第２不純物領域４０５、４０８、４１１と、スペーサ４０６とを備え、スペーサ４０６の下方の第１領域４０５の不純物濃度に比べて、ゲート電極Ｔｘから遠くに位置する第２領域４０８の不純物濃度が高く、ゲート電極Ｔｘから第２領域４０８よりもさらに離隔された第３領域４１１における不純物濃度が、第２領域４０８の不純物濃度よりも高い。 （もっと読む）

【課題】埋込フォトダイオードを電荷生成部に有するＣＭＯＳ型固体撮像装置において、暗電流をさらに低減できるようにする。
【解決手段】半導体基板２１１の表面側に信号電荷蓄積層である第１センサ領域２２１を形成し、第１センサ領域２２１の上部にホール蓄積層である第２センサ領域２２２を形成することで、埋込フォトダイオード２３２を形成する。フローティングディフュージョン部２３８をなす拡散層２４６とフォトダイオード２３２との間に転送トランジスタ２３４をなす転送ゲート電極２４８を形成する。この転送ゲート電極２４８を、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質で形成する。仕事関数差を利用することで、転送ゲート電極２４８の電位を実質的に負電位にして、転送ゲート電極２４８下にホールを蓄積する効果を享受できるようになり、転送ゲート下界面からの暗電流の発生を低減することができる。 （もっと読む）

【課題】増幅ＣＭＯＳ型光電変換装置において、中央部と周辺部の開口面積を変えることなく、周辺減光を抑える構造を提案すること。
【解決手段】半導体基板上に受光素子が２次元に且つ長方形に配列された光電変換部と、前記受光素子で発生した信号を蓄積する蓄積部と、前記光電変換部から前記蓄積部への電荷転送を制御するスイッチ手段と、前記蓄積部の電位を入力とする増幅部と、この増幅部の入力端子をリセットする手段を有し、全面に形成される平坦化膜を介してカラーフィルタが配設され、前記カラーフィルタ上方にオンチップレンズが形成されている固体撮像装置において、前記受光素子において前記光電変換部の長方形の短手方向に取り込める最大入射光角度をθ１、長手方向に取り込める最大入射光角度をθ２とすると、前記受光素子に取り込める入射光の角度がθ１＜θ２となる構造とする。 （もっと読む）

【課題】低照度時の感度を向上させると共に、ダイナミックレンジを向上させる。
【解決手段】 基板５０と、前記基板内に設けられ、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光電変換素子に隣接配置される変調トランジスタを構成する環状のゲート１４と、前記環状のゲートの中央開口の前記基板表面に形成されるソース領域１５と、前記ゲート下方の前記基板内に形成された高濃度領域であって、前記光電変換素子において発生した光発生電荷を保持して前記変調トランジスタの閾値を変化させる第２キャリアポケット１９と、前記ゲート下方の前記基板内に形成された高濃度領域であって、少なくとも一部が前記第２キャリアポケットのいずれの部分よりも前記光電変換素子に隣接して形成され、前記光電変換素子からの光発生電荷を保持して前記変調トランジスタの閾値を変化させる第１キャリアポケット１７と、前記第１キャリアポケットと前記第２キャリアポケットとの間に形成される電位障壁２とを含む。 （もっと読む）