半導体装置および物理情報取得装置並びに半導体装置の駆動方法
【課題】埋込フォトダイオードを電荷生成部に有するＣＭＯＳ型固体撮像装置において、暗電流をさらに低減できるようにする。
【解決手段】半導体基板２１１の表面側に信号電荷蓄積層である第１センサ領域２２１を形成し、第１センサ領域２２１の上部にホール蓄積層である第２センサ領域２２２を形成することで、埋込フォトダイオード２３２を形成する。フローティングディフュージョン部２３８をなす拡散層２４６とフォトダイオード２３２との間に転送トランジスタ２３４をなす転送ゲート電極２４８を形成する。この転送ゲート電極２４８を、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質で形成する。仕事関数差を利用することで、転送ゲート電極２４８の電位を実質的に負電位にして、転送ゲート電極２４８下にホールを蓄積する効果を享受できるようになり、転送ゲート下界面からの暗電流の発生を低減することができる。
【解決手段】半導体基板２１１の表面側に信号電荷蓄積層である第１センサ領域２２１を形成し、第１センサ領域２２１の上部にホール蓄積層である第２センサ領域２２２を形成することで、埋込フォトダイオード２３２を形成する。フローティングディフュージョン部２３８をなす拡散層２４６とフォトダイオード２３２との間に転送トランジスタ２３４をなす転送ゲート電極２４８を形成する。この転送ゲート電極２４８を、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質で形成する。仕事関数差を利用することで、転送ゲート電極２４８の電位を実質的に負電位にして、転送ゲート電極２４８下にホールを蓄積する効果を享受できるようになり、転送ゲート下界面からの暗電流の発生を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および物理情報取得装置並びに半導体装置の駆動方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえばアドレス制御型の固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、単位構成要素から単位信号を読み出す駆動制御技術に関する。特に、センサ部にて生じ得る暗電流の防止技術に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
【０００６】
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００７】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を前記能動素子で増幅し、画像情報として読み出す。
【０００８】
一方、一般に、固体撮像素子は、フォトダイオードなどで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。
【０００９】
たとえば、固体撮像素子の一構成例として、ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体領域としてのｐ型不純物領域（Ｐウェル）が形成されており、第２導電型の半導体領域に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部（受光部；たとえばフォトダイオード）が形成される。光を受光し光電変換して得た信号電荷が、この電荷蓄積層に蓄積される。
【００１０】
他方、センサ部には、電荷蓄積期間において、入射光量に応じた信号電荷と、光が入射しない場合でもセンサ部に流入する暗電流成分（暗電子）の２者が蓄積される。暗電子は読出し時に信号電荷と分離できず、そのばらつきが雑音となる。特に、画素ごとの暗電流のばらつきが固定パターン雑音となり、画像が擦りガラスを通して撮影したようになる。また、暗電流の時間的なばらつきがランダム雑音となる。このことから固体撮像装置では、暗電流を如何に低減するかが、主要な課題となっている。
【００１１】
この暗電流を抑制するため、本願出願人は、特許文献１において、暗電流の低減を可能にし、またオーバーフローパスの機能を確保しブルーミングをより確実に抑制できるようにする仕組みを提案した。
【００１２】
【特許文献１】特開２００２−２１７３９７号公報
【００１３】
この特許文献１の仕組みは、フォトダイオードに信号電荷（電子またはホール）を蓄積するときの転送トランジスタのゲート電圧を負電圧（信号電荷が電子の場合）または正電圧（信号電荷がホールの場合）にすることで暗電流が低減されるものである。この場合転送トランジスタのオーバーフローパスとしての機能が弱まるので、フォトダイオードから溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すようにするとよい。フォトダイオードから溢れた電荷を流す領域は、半導体ウェル領域の濃度より薄い濃度の領域で形成する。
【００１４】
こうすることで、転送トランジスタのチャネル部には信号電荷と反対極性の電荷が蓄積され、ゲート絶縁膜との界面からの暗電流成分の発生を劇的に低減することができる。また、フォトダイオードから溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すことにより、いわゆるオーバーフローパス面積が大きくなり、オーバーフローパスとしての機能が上がる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１の仕組みでは、以下の問題を有する。
１）負電圧を作るので、ＣＭＯＳセンサで使う電圧の種類が増える。
２）負電圧を作るのにチャージポンプなどの余分な回路を搭載しなければならない。
３）負電圧を一定に維持するのに、余分な端子と、それにつながる外付けの容量が必要である。
４）−１Ｖなどの比較的大きな負電圧が必要である。
【００１６】
ここで、上記３）についてさらに詳しく説明する。ＣＭＯＳセンサ内部においてチャージポンプなどで負電圧を作った場合でも、外部から負電圧を供給する場合でも、転送ゲートをドライブするときに流れる瞬時電流の影響で、負電圧の絶対値が低下しないように、ＣＭＯＳセンサに端子を用意して、外部に１μＦなどの容量（以下外付け容量ともいう）を付ける必要があり、これが小型化の邪魔になっている。
【００１７】
この外付け容量は、電源用の端子に付けるのと同じパスコンの役割をするためのものであるが、できるだけ減らしたい。もちろんＣＭＯＳセンサの端子も減らしたい。そういっても、ＣＭＯＳセンサ内部にこのパスコンを入れるには、容量用の面積が大きくなってしまい、ＣＭＯＳセンサ自体のチップサイズを増加させてしまう。
【００１８】
また、別の問題点として、信号量が大きいときに、フローティングディフュージョンに転送するべき信号電荷をフォトダイオードに戻してしまう場合が有った。
【００１９】
図５は、この問題を説明する図である。転送ゲートに、転送時、普通に電源電圧を入れると、チャネル電圧がフローティングディフュージョンの最大信号電荷受取時のレベルより高くなってしまう場合がある。つまり、転送ゲートの閾値を高くしなければ、信号電荷が多いときに転送ゲートのチャネルからフォトダイオードに信号電荷が戻ってしまう。
【００２０】
この問題は、低電圧化していった場合に、埋込フォトダイオードでなくとも、転送ゲートがある限り存在した問題である。前述の指摘から分かるように、低電圧化しながらこれを避けるには、転送ゲートの閾値を通常のトランジスタより高く設定する必要がある。
【００２１】
しかしながら、閾値を上げると、ゲートの影響が深いところまで到達しにくくなり信号電荷の転送が難しくなるという別の問題が発生する。これはたとえば、Ｎ型ＭＯＳトランジスタでｐ型のインプラをゲート下に打つと、表面チャネル型になり、ｎ型を打つと埋込チャネル型になることから分かるであろう。
【００２２】
本発明は、上記事情に鑑みてなされたものであり、特許文献１にて提案したように転送ゲートに所定電圧を印加しなくても、この所定電圧を印加したのと同程度の暗電流抑制効果を得ることのできる新たな仕組みを提案することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体装置は、物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるチャネルを有し電荷生成部が生成した信号電荷を単位信号生成部に転送する転送部とを単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、電荷生成部を、第１導電型の不純物を含む第１のセンサ領域を有するものとするとともに、第１のセンサ領域から単位信号生成部に信号電荷を転送させる転送部のゲート電極を、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成するようにした。
【００２４】
また従属項に記載された発明は、本発明に係る半導体装置のさらなる有利な具体例を規定する。たとえば、転送部のゲート電極を、第２導電型の不純物を含んで構成されているものとするのがよい。もちろん、これに限らず、第２導電型の不純物を含んで構成される半導体に準じる仕事関数差の物質で構成されているものとしてもよい。さらに、転送部のゲート電極の仕事関数差は、酸化膜と半導体の界面に第２導電型の電荷を蓄積する値とするのがよい。ここで、第２導電型の電荷とは、第２導電型がＰ型である場合には、ホールを指し、Ｎ型である場合には、電子を指す。
【００２５】
なお、特にセンサ部（電荷生成部）の構成としては、第１のセンサ領域上に形成された第２導電型の不純物を含む第２のセンサ領域を有する、いわゆる埋込フォトダイオードを持つものに本発明を適用すると効果が高い。さらに、電荷生成部が、第１導電型の半導体基板に形成された第２導電型の半導体領域の中に形成されているものに本発明を適用すると効果が高い。
【００２６】
本発明に係る物理情報取得装置は、上記本発明に係る半導体装置を備えるとともに、仕事関数差を利用したよりも確実にまたは多くの第２導電型の電荷を酸化膜と半導体の界面に蓄積するための電圧をゲートに供給する駆動制御部を備えるものとした。
【００２７】
本発明に係る半導体装置の駆動方法は、上記本発明に係る半導体装置を駆動する方法であって、仕事関数差を利用したよりもさらに深い反転層を形成させるための電圧をチャネルに供給することとした。
【発明の効果】
【００２８】
本発明によれば、第１のセンサ領域から電荷蓄積部に信号電荷を転送させる転送部のゲートを、仕事関数差を利用することで酸化膜界面に第２導電型の電荷を蓄積するように構成した。これにより、実際には、特許文献１にように、転送ゲートに負電圧を印加しなくても、同等の効果をもたらすことができる。
【００２９】
また、仕事関数差が足りない場合は、それを補うように、仕事関数差を利用したよりも確実にまたは多くの第２導電型の電荷を蓄積するための電圧をチャネルに供給するようにすればよい。この場合、電圧値は不足分を補うだけでよいので、小さくてよく、電源容量を小さくできる。
【００３０】
また、付加的な効果として、転送ゲートの影響を酸化膜界面から基板側により深いところまで到達させ、転送を容易にすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３２】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。
【００３３】
＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。
【００３４】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。
【００３５】
すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）１０と、撮像部１０の外側に設けられた駆動制御部７と、各垂直列に配されたカラム信号処理回路（図ではカラム回路と記す）２６ａを有するカラム処理部２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。
【００３６】
なお、カラム処理部２６と水平走査回路１２との間の信号経路上には、各垂直信号線１９に対してドレイン端子が接続された図示しない負荷ＭＯＳトランジスタを含む負荷トランジスタ部が配され、各負荷ＭＯＳトランジスタを駆動制御する負荷制御部（負荷ＭＯＳコントローラ）が設けられている。
【００３７】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部１０の各行や各列には、数十から数千の単位画素３が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている（後述する図２を参照）。
【００３８】
また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、あるいはカラム処理部２６などの固体撮像装置１の各機能部に所定タイミングの制御パルスを供給する通信・タイミング生成部（読出アドレス制御装置の一例）２０が設けられている。
【００３９】
これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００４０】
単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してカラム処理部２６と、それぞれ接続されている。水平走査回路１２や垂直走査回路１４は、たとえばシフトレジスタを有して構成され、通信・タイミング生成部２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。
【００４１】
水平走査回路１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部２６内の個々のカラム信号処理回路２６ａを選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理回路２６ａからの画素情報を順に選択し、その選択した画素情報を水平信号線１８に出力する選択手段としての機能を持つ。
【００４２】
垂直走査回路１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。
【００４３】
垂直アドレス設定部１４ａは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。
【００４４】
垂直シフトレジスタは、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに電子シャッタ行選択手段を構成する。
【００４５】
通信・タイミング生成部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子１ｂを介して固体撮像装置１の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００４６】
なお、通信・タイミング生成部２０は、撮像部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査回路１２などから成る撮像デバイスと通信・タイミング生成部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００４７】
カラム処理部２６は、垂直列ごとにカラム信号処理回路２６ａを有して構成されており、１行分の画素の信号を受けて、その信号を処理する。たとえば、カラム処理部２６は、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えており、通信・タイミング生成部２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。
【００４８】
なお、カラム処理部２６には、ＣＤＳ処理機能部の後段に、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などを設けることも可能である。
【００４９】
カラム処理部２６により処理された画素情報を示す電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して所定のタイミングで読み出されて水平信号線１８に伝達されて、水平信号線１８の後端に接続された出力回路２９に入力される。
【００５０】
出力回路２９は、撮像部１０から水平信号線１８を通して出力される各画素の信号を適当なゲインで増幅した後、撮像信号Ｓ０として図示しない外部回路に端子１ｃを介して供給する。この出力回路２９は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。
【００５１】
つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→カラム処理部２６→水平信号線１８→出力回路２９の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにカラム処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。
【００５２】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００５３】
外部回路は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。撮像部１０や駆動制御部７などからなる固体撮像素子（本発明に係る半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置１が構成されている。駆動制御部７を撮像部１０やカラム処理部２６と別体にして、撮像部１０やカラム処理部２６で固体撮像素子（本発明に係る半導体装置の一例）を構成し、この固体撮像素子（本発明に係る半導体装置の一例）と、別体の駆動制御部７とで、固体撮像装置（本発明に係る物理情報取得装置の一例）として構成するようにしてもよい。
【００５４】
たとえば、外部回路は、出力回路２９から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備える。
【００５５】
デジタル信号処理部は、たとえば、Ａ／Ｄ変換部から出力されるデジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
【００５６】
また外部回路は、デジタル信号処理部にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号Ｓ１は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。
【００５７】
なお、ここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（チップ）外で行なう例を示したが、チップ内部に、外部回路の全てもしくは一部（たとえばＡ／Ｄ変換部やデジタルアンプ部など）の機能要素を、チップに内蔵するように構成してもよい。
【００５８】
このような構成の固体撮像装置１において、水平走査回路１２や垂直走査回路１４およびそれらを制御する通信・タイミング生成部２０により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。
【００５９】
＜単位画素の回路構成例＞
図２は、単位画素３の一構成例の回路図である。図示するように、単位画素３は、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものとなっている。
【００６０】
図示するように、単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷転送部（電荷読出部／転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
【００６１】
単位画素３を構成する増幅用トランジスタ４２は各垂直信号線５３（図１の垂直信号線１９に相当）に接続されており、また垂直信号線５３は垂直列ごとに定電流源をなす負荷ＭＯＳトランジスタ２７のドレインに接続され、また各負荷ＭＯＳトランジスタ２７のゲート端子には、図示しない負荷制御部からの負荷制御信号LOADが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２７によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２７は、選択行の増幅用トランジスタ４２とソースフォロアを組むことで、垂直信号線５３への信号出力をさせる。
【００６２】
横方向配線は同一行の画素について共通となっており、図示しない垂直走査回路１４の垂直駆動回路１４ｂによって駆動制御される。たとえば、垂直駆動回路１４ｂ内には、転送駆動バッファ１５０、リセット駆動バッファ１５２、および選択駆動バッファ１５４が収容されている。
【００６３】
読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動される。
【００６４】
また、単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ Ａｍｐ）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
【００６５】
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。
【００６６】
ここで、この単位画素３は、増幅用トランジスタ４２と直列に挿入された選択用トランジスタを含んで画素を選択する４ＴＲ構成の画素であるが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、垂直選択用トランジスタ４０の方が垂直信号線５３側にあるタイプである。
【００６７】
すなわち、増幅用トランジスタ４２は、ドレインが電源ＶＤＤ（たとえば２．５Ｖ）に、ソースが垂直選択用トランジスタ４０のドレインにそれぞれ接続され、ゲートがフローティングディフュージョン３８に接続されている。垂直選択用トランジスタ４０は、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続され、ソースは画素線５１を介して垂直信号線５３に接続されている。垂直選択線５２には、選択駆動バッファ１５４から垂直選択信号が印加される。
【００６８】
なお、図示を割愛するが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、増幅用トランジスタ４２の方が垂直信号線５３側にあるタイプのものとすることもできる。
【００６９】
このような４ＴＲ構成では、リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。具体的には、フローティングディフュージョンの信号電荷（ここでは電子）を電源配線に捨てることによって、フローティングディフュージョン３８をリセットする。
【００７０】
読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷を、電荷蓄積部の一例であるフローティングディフュージョン３８に転送する。
【００７１】
フローティングディフュージョン３８は単位信号生成部の一例である増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位ともいう）に対応した信号（この例では電圧信号）を、垂直選択用トランジスタ４０がオンしているときに、画素線５１を介して出力信号線の一例である垂直信号線５３に出力する。
【００７２】
すなわち、垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【００７３】
＜単位画素の断面構造＞
図３は、単位画素３の断面構造の一例を説明する図である。単位画素３は、ｎ型のシリコンからなる半導体基板２１１上に、たとえば第２導電型としてのｐ型の半導体ウェル領域（第１Ｐウェル領域）２１６が形成され、第１Ｐウェル領域２１６のシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）による素子分離領域（ＳｉＯ2 層）２１２で区画された画素領域に、フォトダイオード２３２（図２の電荷生成部３２に相当）と転送トランジスタ２３４（図２の読出選択用トランジスタ３４に相当）が形成されている。
【００７４】
すなわち、たとえばシリコンからなる半導体基板２１１におけるセンサ部（受光領域）２０５の周囲に素子分離領域２１２を形成することとし、この素子分離領域２１２の基板表面側に、センサ部２０５を取り囲むようにＳＴＩのトレンチ埋込膜などからなる素子分離領域２１２を形成する。
【００７５】
次に、センサ部２０５を含む画素全体に所定の不純物を注入することで、Ｐウェル層（深いＰウェル）２１４を半導体基板２１１上に形成する。この後、素子分離領域２１２（トレンチ埋込膜）下を含む領域に、所定の不純物を注入することで、第１Ｐウェル領域（ＰＰＷ）２１６を形成する。この第１Ｐウェル領域２１６は、読出選択用トランジスタ３４以外の画素トランジスタ用のウェルであるとともに、隣接する電荷蓄積層を分離するための深いＰウェルである。
【００７６】
なお、フォトダイオード２３２（詳しくは後述する第１センサ領域２２１）から転送トランジスタ２３４のゲートおよびフローティングディフュージョン部２３８の一部にかけての部分の直下には、Ｐウェル層２１４に達するように第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６が形成されるようにする。
【００７７】
この後、半導体基板２１１上に、さらにポリシリコンからなる転送トランジスタ２３４用の転送ゲート電極２４８やその他のゲート電極を形成する。さらに転送ゲート電極２４８を含むゲート電極を形成した後、センサ部２０５における半導体基板２１１の表面側にｎ型の信号電荷蓄積層（第１センサ領域；１ＳＲ）２２１を形成するためのｎ型不純物を導入する。
【００７８】
この後、イオン注入を行なうことによって、センサ部２０５における第１センサ領域２２１の上部にホール蓄積層（第２センサ領域；２ＳＲ）２２２を形成するためのｐ型不純物を導入する。
【００７９】
また、センサ部２０５の第１センサ領域２２１から転送されてくる信号電荷を蓄積する転送電荷蓄積部としてのＦＤ（フローティングディフュージョン）部２３８（図２のフローティングディフュージョン３８に相当）をなすＮ型不純物を導入して拡散層２４６を形成する。この後、半導体基板２１１中に導入した各不純物の活性化熱処理を行なう。その後、絶縁層や配線層を上方に形成する。
【００８０】
なお、フォトダイオード２３２上には配線を形成しない領域（開口部）が存在するようにするのは言うまでもない。
【００８１】
これによって、半導体基板２１１の表面側におけるｎ型の第１センサ領域２２１の表面層にｐ型のホール蓄積層を設けてなる構造のセンサ部２０５が形成されるとともに、その近傍に転送ゲート電極２４８やフローティングディフュージョン部２３８をなす拡散層２４６を備えた固体撮像素子２０１が得られる。
【００８２】
すなわち、固体撮像素子２０１は、入射光に応じて発生した電荷を蓄積する第１センサ領域２２１上に、感度の向上と表面暗電流を抑える目的で積層された第２センサ領域２２２（ホール蓄積層）を有する構造のセンサ部２０５を備えたものとなる。上述のように、第１センサ領域２２１はＮ型不純物をイオン注入することによって形成され、第２センサ領域２２２（ホール蓄積層）はＰ型不純物をイオン注入することによって形成される。このようなセンサ構造のセンサ部２０５において、ホール蓄積層２２２とその下に存在するｎ型半導体層（第１センサ領域２２１）が、光電変換を行なうフォトダイオード２３２の役割をなしている。
【００８３】
つまり、単位画素３は、第１導電型（ここではｎ型）の半導体基板２１１と、この半導体基板２１１上に形成された第２導電型（ここではｐ型）の半導体層（Ｐウェル層２１４）とを備えて構成されており、フォトダイオード２３２は、Ｐウェル層２１４上において（本実施形態では、間に半導体領域２５６を挟むが）、電荷蓄積領域となる第１導電型のたとえばｎ型半導体領域（第１センサ領域２２１）を形成し、さらにｎ型半導体領域（第１センサ領域２２１）の表面にこれと反対導電型にｐ型半導体領域（第２センサ領域２２２）を形成することで、酸化膜界面にホールを蓄積しているフォトダイオード、いわゆる埋込フォトダイオードとして構成される。
【００８４】
転送トランジスタ２３４は、フォトダイオード２３２の第１センサ領域２２１（ｎ型半導体ウェル領域）を一方のソース・ドレイン領域とし、他方のソース・ドレイン領域（フローティングディフュージョン部２３８をなす拡散層２４６）との間にゲート絶縁膜（たとえばＳｉＯ膜）２４７を介して転送ゲート電極２４８を形成して構成される。
【００８５】
この転送トランジスタ２３４の他方のｎ型半導体領域（拡散層２４６）が画素信号生成部５をなすフローティングディフュージョン部２３８として構成される。この構成においては、フォトダイオード２３２上部の絶縁膜（たとえば酸化膜）との界面と、転送ゲート下のゲート絶縁膜界面に結晶欠陥が生じるが、埋込フォトダイオード２３２のｐ型半導体領域（第２センサ領域２２２）により、フォトダイオード２３２の酸化膜界面からの暗電流の発生が防止される。つまり、このような構造の埋込フォトダイオードを持つ固体撮像素子２０１では、フォトダイオード２３２上部の絶縁膜界面に存在する結晶欠陥がホールによって占められているので、結晶欠陥を介した暗電流の発生が抑制されてノイズ低減が図られる。
【００８６】
一方、転送トランジスタ２３４部分については、通常のＮＭＯＳトランジスタのゲートではｎ型の材質（たとえばリン拡散されたポリシリコンや、その上にシリサイドをつんだもの）でできているが、本実施形態では、転送ゲート電極２４８がｐ型の材質からなっている点に特徴を有している。この転送ゲート電極２４８は、たとえば、Ｂ（ボロン）をイオンインプランテーションや熱拡散でドープしたポリシリコンや、その上部にタングステンシリサイドやコバルトシリサイドを積んだものである。仕事関数差を十分確保するためにＢの濃度は１０19ｃｍ-3以上の高濃度なものが好ましい。
【００８７】
つまり、転送ゲートは、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質であればよく、ｐ型ドープの半導体層（ポリシリコン）に限らず、その上部にコバルトやタングステンなどのシリコン化合物とからなっていてもよい。本質は、仕事関数差を利用して負電圧の負担を減らすことであるので、下側（チャネル側）がｐ型ポリシリコン以外の同等の仕事関数を持つ物質であってもよい。
【００８８】
こうすることで、転送ゲート電極２４８の電位が０Ｖでも、ｎ型のゲート電極の場合に対して実質的に−１Ｖ程度の負電位に見えるようにして、転送ゲート電極２４８下にホールのチャネル部を形成することができるようになる。これによって、負電圧を導入しなくても、転送ゲート下界面からの暗電流の発生を低減することができる。
【００８９】
フォトダイオード２３２は埋込フォトダイオードなので、表面にｐ層が形成されている。フォトダイオード２３２の下部には、厚さの薄いｐウェル（Ｐウェル層２１４）が形成されている。転送トランジスタ２３４は電子を扱うので、変形されているとはいえｎ型のＭＯＳトランジスタであるが、その転送ゲート電極２４８はｐ型のポリシリコンからなっている。
【００９０】
なお、図３では示さないが、増幅用トランジスタ４２（増幅ゲート）と垂直選択用トランジスタ４０（選択ゲート）は、駆動電圧を下げるために、通常どおりｎ型の材質が好ましい。また、リセットトランジスタ３６（リセットゲート）は、ｎ型の材質が好ましいが、リセットトランジスタ自体をＰＭＯＳにして、ｐ型の材質にしてもよい。
【００９１】
ＣＭＯＳセンサでは、画素以外の部分にＣＭＯＳアナログ回路やＣＭＯＳロジック回路を搭載しているが、近年のＣＭＯＳ微細プロセスのほとんどは、ＰＭＯＳトランジスタはもともとｐ型のゲート、ＮＭＯＳトランジスタはもともとｎ型のゲートを採用している。よって、画素の転送トランジスタ（読出選択用トランジスタ３４や転送トランジスタ２３４）のｐ型ゲートはＰＭＯＳトランジスタと同様の工程を利用して作ることができ、ＣＭＯＳセンサのプロセスの技術者には製造方法の説明の必要がないと考えられる。
【００９２】
このようなデバイス構造により、転送ゲート電極２４８の印加電圧が０Ｖでも、転送ゲート電極２４８が通常通りｎ型のポリシリコンからなる場合のゲート電圧が約−１Ｖであるのと同様な効果（転送ゲート電極２４８の電位を実質的に負電位する効果）を得られる。なぜなら、転送ゲート電極２４８のチャネル側が“ｐ型”であるので、“ｎ型”のときと比べて、仕事関数差が約１Ｖあるからである。つまり、この仕事関数差を利用することで、負電圧を転送トランジスタ２３４のゲート（転送ゲート電極２４８）に印加した場合と同様に、ホールを酸化膜界面に蓄積させるように構成することができる。
【００９３】
よって、転送ゲート電極２４８に負電圧を印加しなくても、特許文献１に記載の仕組みにおける約−１Ｖの負電圧を印加したのと同程度の暗電流抑制効果を得ることができる。したがって、低暗電流でありながら、負電圧生成回路や負電圧を安定させるためのパスコンとそれを付ける端子を付ける必要がなくなる。パスコンなどの余分な素子が不要であるので、チップ面積を削減することができ、価格を安くすることもできるし、部品点数を削減できるので歩留まりも上がり、カメラモジュールを小型化できる。
【００９４】
なお、仕事関数差が足りない場合は、特許文献１に記載の仕組みに準じて負電圧を印加することが好ましい。つまり、仕事関数差を利用したよりもさらに確実にまたは多くのホールを界面に蓄積させるための電圧を転送トランジスタ２３４の転送ゲート電極２４８に供給する。しかしながら、その印加電圧は、絶対値の小さい負電圧でよく、負電圧生成回路の設計マージン拡大や動作負荷低減に繋がる。つまり、たとえばチャージポンプで負電圧を生成して転送ゲート電極２４８に印加するときに、その駆動容量を小さくすることができる。
【００９５】
図４は、チャージポンプを利用し負電圧を生成して転送ゲート電極２４８を駆動する場合の回路構成例を示す図である。
【００９６】
この場合の全体構成は、図１に対して、駆動制御部７の一構成要素として、マイナス側の電圧（負電圧）を垂直駆動回路１４ｂの中の転送駆動バッファ１５０に供給する負電圧生成回路１６２が付加されたものとなる。なお、マイナス側の最大値は、デバイスが破壊（ブレークダウン）しない程度にする。また、設定電圧値を可変なものとすれば、一層好ましい構成となる。
【００９７】
転送駆動バッファ１５０は、レベルシフタ１６０と出力バッファ１６１とを有し、ローレベルがＧＮＤの入力パルスを、ローレベルが負電圧のパルスとして出力する。この負電圧は、負電圧生成回路１６２から供給される。負電圧生成回路１６２は一般的なチャージポンプ回路でよい。
【００９８】
なお、負電圧生成回路１６２を駆動制御部７に内蔵せず、外部から負電圧を供給してもよい。この場合、外部に設けられる負電圧生成回路１６２が、仕事関数差を利用したよりも確実にまたは多くのホールを界面に蓄積するための電圧を転送トランジスタ２３４のゲート電極２４８に供給する駆動制御部として機能するのは言うまでもない。
【００９９】
このようにして、転送トランジスタ２３４の転送ゲート電極２４８の電圧（ゲート電圧）のローレベル（Ｖｔｌ）を負にすることで、転送ゲート電極２４８をｐ型の材質からなるものとしただけでは仕事関数差が足りない分を補うことができ、転送ゲート下界面からの暗電流の発生を低減することができる。
【０１００】
また、半導体基板としてｎ型基板を用い、ｐ型半導体第１Ｐウェル領域２１６よりも不純物濃度が薄い濃度のｐ型のＰウェル層２１４を用い、フォトダイオード２３２のｎ型半導体領域（第１センサ領域２２１）直下にＰウェル層２１４にまで達するように第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６を形成している。
【０１０１】
これにより、電荷のオーバーフローパスが矢印ｃに示すようにフォトダイオード２３２からＰウェル層２１４へと縦方向に設定できる。したがって、オーバーフローパス面積を広く設定できるので、オーバーフローパス機能が向上し、ブルーミング抑止能力が大きくなる。このオーバーフローパス構造は、転送ゲートの仕事関数に関わらず有用であるが、ｐ型半導体と同等の仕事関数を持つゲート電極と併用すれば、チャネル部のオーバーフローパスとしての能力が弱くなっていることを代替えできるので、特に効果が大きくなる。
【０１０２】
また、フォトダイオード２３２直下から画素信号生成部５を構成するフローティングディフュージョン部２３８となるソース・ドレイン領域（拡散層２４６）に至る部分についても、第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ− 領域またはｐ− 領域による半導体領域２５６を形成している。つまり、フォトダイオード２３２から画素信号生成部５を構成するフローティングディフュージョン部２３８のソース・ドレイン領域（拡散層２４６）にかけての部分に、第１Ｐウェル領域２１６を形成せずに、代わりに第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６を形成し、オーバーフローパスを矢印ｄに示すようにチャネル部（転送ゲート電極２４８下の酸化膜と半導体の界面）よりも下側を通ってフローティングディフュージョン部２３８に向けて設定している。
【０１０３】
これにより、フォトダイオード２３２直下に半導体領域２５６を設ける場合と同様に、オーバーフローパス面積が広くブルーミング抑止能力が大きくなる。
【０１０４】
また、付加的な効果として、転送ゲート電極２４８のチャネル電圧が自然に低くなるので、転送ゲート下にｐ型インプラを打つなどして閾値をわざわざ高くしなくてもよい。または、閾値を逆に下げる場合もある。これにより、転送ゲートの影響を酸化膜界面から基板側により深いところまで到達させ、転送を容易にすることができる。これは埋込フォトダイオードでなくても、転送ゲートがある場合に効果が得られる。
【０１０５】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１０６】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１０７】
たとえば、適用される半導体装置は、光電変換素子などの電荷生成部と、この電荷生成部で生成された信号電荷をフローティングディフュージョンや増幅用トランジスタなどを備えて構成される単位信号生成部に転送させる転送部（転送ゲート）を備えているものであればよく画素の回路構成は、上記実施形態で示した４ＴＲ構成のものに限定されない。
【０１０８】
たとえば、画素の回路の一部を複数画素間で共有するものや、あるいは他の構成要素が付け加えられているものでもよい。全体構成も含め、本発明はこれ以外のいろんなＣＭＯＳセンサに適用できる。
【０１０９】
また、上述では、信号電荷を電子として転送トランジスタにｎチャネルＭＯＳトランジスタを用いた構成における場合を説明したが、信号電荷をホールとして転送トランジスタに反対導電型のｐチャネルＭＯＳトランジスタを用いた場合にも同様の課題が生じる。
【０１１０】
よって、信号電荷を電子としたＭＯＳ型固体撮像装置に適用した場合を説明した上記実施形態と同様の仕組みを、信号電荷をホールとしたＭＯＳ型固体撮像装置にも同様にして適用することができる。この場合、転送トランジスタは上述とは反対導電型のｐチャネルＭＯＳトランジスタが用いられる。したがって、上記実施形態で説明した“ｎ”と“ｐ”の極性を全て逆に、つまり、各基板、半導体領域の導電型を反対導電型に置き替えた構成とすればよい。
【０１１１】
また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、物理量の変化を検知して信号電荷を得るあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置など、その他の物理的な変化を検知する仕組みにも同様に適用できる。
【図面の簡単な説明】
【０１１２】
【図１】本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】単位画素の一構成例の回路図である。
【図３】単位画素の断面構造の一例を説明する図である。
【図４】チャージポンプを利用し負電圧を生成して転送ゲート電極を駆動する場合の回路構成例を示す図である。
【図５】従来技術の問題を説明する図である。
【符号の説明】
【０１１３】
１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…撮像部、１２…水平走査回路、１４…垂直走査回路、１４ｂ…垂直駆動回路、１５…垂直制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング生成部、２６…カラム処理部、２６ａ…カラム信号処理回路、２７…負荷ＭＯＳトランジスタ、２９…出力回路、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線、５５…転送ゲート配線、５６…リセットゲート配線、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ、１６０…レベルシフタ、１６１…出力バッファ、１６２…負電圧生成回路、２０１…固体撮像素子、２０５…センサ部、２１１…半導体基板、２１２…素子分離領域、２１４…Ｐウェル層、２１６…第１Ｐウェル領域、２２１…第１センサ領域、２２２…第２センサ領域、２３２…フォトダイオード、２３４…転送トランジスタ、２３８…フローティングディフュージョン部、２４６…拡散層、２４７…ゲート絶縁膜、２４８…転送ゲート電極、２５６…半導体領域
【技術分野】
【０００１】
本発明は、半導体装置および物理情報取得装置並びに半導体装置の駆動方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえばアドレス制御型の固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、単位構成要素から単位信号を読み出す駆動制御技術に関する。特に、センサ部にて生じ得る暗電流の防止技術に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
【０００６】
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００７】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を前記能動素子で増幅し、画像情報として読み出す。
【０００８】
一方、一般に、固体撮像素子は、フォトダイオードなどで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。
【０００９】
たとえば、固体撮像素子の一構成例として、ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体領域としてのｐ型不純物領域（Ｐウェル）が形成されており、第２導電型の半導体領域に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部（受光部；たとえばフォトダイオード）が形成される。光を受光し光電変換して得た信号電荷が、この電荷蓄積層に蓄積される。
【００１０】
他方、センサ部には、電荷蓄積期間において、入射光量に応じた信号電荷と、光が入射しない場合でもセンサ部に流入する暗電流成分（暗電子）の２者が蓄積される。暗電子は読出し時に信号電荷と分離できず、そのばらつきが雑音となる。特に、画素ごとの暗電流のばらつきが固定パターン雑音となり、画像が擦りガラスを通して撮影したようになる。また、暗電流の時間的なばらつきがランダム雑音となる。このことから固体撮像装置では、暗電流を如何に低減するかが、主要な課題となっている。
【００１１】
この暗電流を抑制するため、本願出願人は、特許文献１において、暗電流の低減を可能にし、またオーバーフローパスの機能を確保しブルーミングをより確実に抑制できるようにする仕組みを提案した。
【００１２】
【特許文献１】特開２００２−２１７３９７号公報
【００１３】
この特許文献１の仕組みは、フォトダイオードに信号電荷（電子またはホール）を蓄積するときの転送トランジスタのゲート電圧を負電圧（信号電荷が電子の場合）または正電圧（信号電荷がホールの場合）にすることで暗電流が低減されるものである。この場合転送トランジスタのオーバーフローパスとしての機能が弱まるので、フォトダイオードから溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すようにするとよい。フォトダイオードから溢れた電荷を流す領域は、半導体ウェル領域の濃度より薄い濃度の領域で形成する。
【００１４】
こうすることで、転送トランジスタのチャネル部には信号電荷と反対極性の電荷が蓄積され、ゲート絶縁膜との界面からの暗電流成分の発生を劇的に低減することができる。また、フォトダイオードから溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すことにより、いわゆるオーバーフローパス面積が大きくなり、オーバーフローパスとしての機能が上がる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１の仕組みでは、以下の問題を有する。
１）負電圧を作るので、ＣＭＯＳセンサで使う電圧の種類が増える。
２）負電圧を作るのにチャージポンプなどの余分な回路を搭載しなければならない。
３）負電圧を一定に維持するのに、余分な端子と、それにつながる外付けの容量が必要である。
４）−１Ｖなどの比較的大きな負電圧が必要である。
【００１６】
ここで、上記３）についてさらに詳しく説明する。ＣＭＯＳセンサ内部においてチャージポンプなどで負電圧を作った場合でも、外部から負電圧を供給する場合でも、転送ゲートをドライブするときに流れる瞬時電流の影響で、負電圧の絶対値が低下しないように、ＣＭＯＳセンサに端子を用意して、外部に１μＦなどの容量（以下外付け容量ともいう）を付ける必要があり、これが小型化の邪魔になっている。
【００１７】
この外付け容量は、電源用の端子に付けるのと同じパスコンの役割をするためのものであるが、できるだけ減らしたい。もちろんＣＭＯＳセンサの端子も減らしたい。そういっても、ＣＭＯＳセンサ内部にこのパスコンを入れるには、容量用の面積が大きくなってしまい、ＣＭＯＳセンサ自体のチップサイズを増加させてしまう。
【００１８】
また、別の問題点として、信号量が大きいときに、フローティングディフュージョンに転送するべき信号電荷をフォトダイオードに戻してしまう場合が有った。
【００１９】
図５は、この問題を説明する図である。転送ゲートに、転送時、普通に電源電圧を入れると、チャネル電圧がフローティングディフュージョンの最大信号電荷受取時のレベルより高くなってしまう場合がある。つまり、転送ゲートの閾値を高くしなければ、信号電荷が多いときに転送ゲートのチャネルからフォトダイオードに信号電荷が戻ってしまう。
【００２０】
この問題は、低電圧化していった場合に、埋込フォトダイオードでなくとも、転送ゲートがある限り存在した問題である。前述の指摘から分かるように、低電圧化しながらこれを避けるには、転送ゲートの閾値を通常のトランジスタより高く設定する必要がある。
【００２１】
しかしながら、閾値を上げると、ゲートの影響が深いところまで到達しにくくなり信号電荷の転送が難しくなるという別の問題が発生する。これはたとえば、Ｎ型ＭＯＳトランジスタでｐ型のインプラをゲート下に打つと、表面チャネル型になり、ｎ型を打つと埋込チャネル型になることから分かるであろう。
【００２２】
本発明は、上記事情に鑑みてなされたものであり、特許文献１にて提案したように転送ゲートに所定電圧を印加しなくても、この所定電圧を印加したのと同程度の暗電流抑制効果を得ることのできる新たな仕組みを提案することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体装置は、物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるチャネルを有し電荷生成部が生成した信号電荷を単位信号生成部に転送する転送部とを単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、電荷生成部を、第１導電型の不純物を含む第１のセンサ領域を有するものとするとともに、第１のセンサ領域から単位信号生成部に信号電荷を転送させる転送部のゲート電極を、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成するようにした。
【００２４】
また従属項に記載された発明は、本発明に係る半導体装置のさらなる有利な具体例を規定する。たとえば、転送部のゲート電極を、第２導電型の不純物を含んで構成されているものとするのがよい。もちろん、これに限らず、第２導電型の不純物を含んで構成される半導体に準じる仕事関数差の物質で構成されているものとしてもよい。さらに、転送部のゲート電極の仕事関数差は、酸化膜と半導体の界面に第２導電型の電荷を蓄積する値とするのがよい。ここで、第２導電型の電荷とは、第２導電型がＰ型である場合には、ホールを指し、Ｎ型である場合には、電子を指す。
【００２５】
なお、特にセンサ部（電荷生成部）の構成としては、第１のセンサ領域上に形成された第２導電型の不純物を含む第２のセンサ領域を有する、いわゆる埋込フォトダイオードを持つものに本発明を適用すると効果が高い。さらに、電荷生成部が、第１導電型の半導体基板に形成された第２導電型の半導体領域の中に形成されているものに本発明を適用すると効果が高い。
【００２６】
本発明に係る物理情報取得装置は、上記本発明に係る半導体装置を備えるとともに、仕事関数差を利用したよりも確実にまたは多くの第２導電型の電荷を酸化膜と半導体の界面に蓄積するための電圧をゲートに供給する駆動制御部を備えるものとした。
【００２７】
本発明に係る半導体装置の駆動方法は、上記本発明に係る半導体装置を駆動する方法であって、仕事関数差を利用したよりもさらに深い反転層を形成させるための電圧をチャネルに供給することとした。
【発明の効果】
【００２８】
本発明によれば、第１のセンサ領域から電荷蓄積部に信号電荷を転送させる転送部のゲートを、仕事関数差を利用することで酸化膜界面に第２導電型の電荷を蓄積するように構成した。これにより、実際には、特許文献１にように、転送ゲートに負電圧を印加しなくても、同等の効果をもたらすことができる。
【００２９】
また、仕事関数差が足りない場合は、それを補うように、仕事関数差を利用したよりも確実にまたは多くの第２導電型の電荷を蓄積するための電圧をチャネルに供給するようにすればよい。この場合、電圧値は不足分を補うだけでよいので、小さくてよく、電源容量を小さくできる。
【００３０】
また、付加的な効果として、転送ゲートの影響を酸化膜界面から基板側により深いところまで到達させ、転送を容易にすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３２】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。
【００３３】
＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。
【００３４】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。
【００３５】
すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）１０と、撮像部１０の外側に設けられた駆動制御部７と、各垂直列に配されたカラム信号処理回路（図ではカラム回路と記す）２６ａを有するカラム処理部２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。
【００３６】
なお、カラム処理部２６と水平走査回路１２との間の信号経路上には、各垂直信号線１９に対してドレイン端子が接続された図示しない負荷ＭＯＳトランジスタを含む負荷トランジスタ部が配され、各負荷ＭＯＳトランジスタを駆動制御する負荷制御部（負荷ＭＯＳコントローラ）が設けられている。
【００３７】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部１０の各行や各列には、数十から数千の単位画素３が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている（後述する図２を参照）。
【００３８】
また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、あるいはカラム処理部２６などの固体撮像装置１の各機能部に所定タイミングの制御パルスを供給する通信・タイミング生成部（読出アドレス制御装置の一例）２０が設けられている。
【００３９】
これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００４０】
単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してカラム処理部２６と、それぞれ接続されている。水平走査回路１２や垂直走査回路１４は、たとえばシフトレジスタを有して構成され、通信・タイミング生成部２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。
【００４１】
水平走査回路１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部２６内の個々のカラム信号処理回路２６ａを選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理回路２６ａからの画素情報を順に選択し、その選択した画素情報を水平信号線１８に出力する選択手段としての機能を持つ。
【００４２】
垂直走査回路１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。
【００４３】
垂直アドレス設定部１４ａは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。
【００４４】
垂直シフトレジスタは、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに電子シャッタ行選択手段を構成する。
【００４５】
通信・タイミング生成部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子１ｂを介して固体撮像装置１の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００４６】
なお、通信・タイミング生成部２０は、撮像部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査回路１２などから成る撮像デバイスと通信・タイミング生成部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００４７】
カラム処理部２６は、垂直列ごとにカラム信号処理回路２６ａを有して構成されており、１行分の画素の信号を受けて、その信号を処理する。たとえば、カラム処理部２６は、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えており、通信・タイミング生成部２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。
【００４８】
なお、カラム処理部２６には、ＣＤＳ処理機能部の後段に、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などを設けることも可能である。
【００４９】
カラム処理部２６により処理された画素情報を示す電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して所定のタイミングで読み出されて水平信号線１８に伝達されて、水平信号線１８の後端に接続された出力回路２９に入力される。
【００５０】
出力回路２９は、撮像部１０から水平信号線１８を通して出力される各画素の信号を適当なゲインで増幅した後、撮像信号Ｓ０として図示しない外部回路に端子１ｃを介して供給する。この出力回路２９は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。
【００５１】
つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→カラム処理部２６→水平信号線１８→出力回路２９の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにカラム処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。
【００５２】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００５３】
外部回路は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。撮像部１０や駆動制御部７などからなる固体撮像素子（本発明に係る半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置１が構成されている。駆動制御部７を撮像部１０やカラム処理部２６と別体にして、撮像部１０やカラム処理部２６で固体撮像素子（本発明に係る半導体装置の一例）を構成し、この固体撮像素子（本発明に係る半導体装置の一例）と、別体の駆動制御部７とで、固体撮像装置（本発明に係る物理情報取得装置の一例）として構成するようにしてもよい。
【００５４】
たとえば、外部回路は、出力回路２９から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備える。
【００５５】
デジタル信号処理部は、たとえば、Ａ／Ｄ変換部から出力されるデジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
【００５６】
また外部回路は、デジタル信号処理部にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号Ｓ１は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。
【００５７】
なお、ここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（チップ）外で行なう例を示したが、チップ内部に、外部回路の全てもしくは一部（たとえばＡ／Ｄ変換部やデジタルアンプ部など）の機能要素を、チップに内蔵するように構成してもよい。
【００５８】
このような構成の固体撮像装置１において、水平走査回路１２や垂直走査回路１４およびそれらを制御する通信・タイミング生成部２０により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。
【００５９】
＜単位画素の回路構成例＞
図２は、単位画素３の一構成例の回路図である。図示するように、単位画素３は、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものとなっている。
【００６０】
図示するように、単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷転送部（電荷読出部／転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
【００６１】
単位画素３を構成する増幅用トランジスタ４２は各垂直信号線５３（図１の垂直信号線１９に相当）に接続されており、また垂直信号線５３は垂直列ごとに定電流源をなす負荷ＭＯＳトランジスタ２７のドレインに接続され、また各負荷ＭＯＳトランジスタ２７のゲート端子には、図示しない負荷制御部からの負荷制御信号LOADが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２７によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２７は、選択行の増幅用トランジスタ４２とソースフォロアを組むことで、垂直信号線５３への信号出力をさせる。
【００６２】
横方向配線は同一行の画素について共通となっており、図示しない垂直走査回路１４の垂直駆動回路１４ｂによって駆動制御される。たとえば、垂直駆動回路１４ｂ内には、転送駆動バッファ１５０、リセット駆動バッファ１５２、および選択駆動バッファ１５４が収容されている。
【００６３】
読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動される。
【００６４】
また、単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ Ａｍｐ）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
【００６５】
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。
【００６６】
ここで、この単位画素３は、増幅用トランジスタ４２と直列に挿入された選択用トランジスタを含んで画素を選択する４ＴＲ構成の画素であるが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、垂直選択用トランジスタ４０の方が垂直信号線５３側にあるタイプである。
【００６７】
すなわち、増幅用トランジスタ４２は、ドレインが電源ＶＤＤ（たとえば２．５Ｖ）に、ソースが垂直選択用トランジスタ４０のドレインにそれぞれ接続され、ゲートがフローティングディフュージョン３８に接続されている。垂直選択用トランジスタ４０は、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続され、ソースは画素線５１を介して垂直信号線５３に接続されている。垂直選択線５２には、選択駆動バッファ１５４から垂直選択信号が印加される。
【００６８】
なお、図示を割愛するが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、増幅用トランジスタ４２の方が垂直信号線５３側にあるタイプのものとすることもできる。
【００６９】
このような４ＴＲ構成では、リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。具体的には、フローティングディフュージョンの信号電荷（ここでは電子）を電源配線に捨てることによって、フローティングディフュージョン３８をリセットする。
【００７０】
読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷を、電荷蓄積部の一例であるフローティングディフュージョン３８に転送する。
【００７１】
フローティングディフュージョン３８は単位信号生成部の一例である増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位ともいう）に対応した信号（この例では電圧信号）を、垂直選択用トランジスタ４０がオンしているときに、画素線５１を介して出力信号線の一例である垂直信号線５３に出力する。
【００７２】
すなわち、垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【００７３】
＜単位画素の断面構造＞
図３は、単位画素３の断面構造の一例を説明する図である。単位画素３は、ｎ型のシリコンからなる半導体基板２１１上に、たとえば第２導電型としてのｐ型の半導体ウェル領域（第１Ｐウェル領域）２１６が形成され、第１Ｐウェル領域２１６のシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）による素子分離領域（ＳｉＯ2 層）２１２で区画された画素領域に、フォトダイオード２３２（図２の電荷生成部３２に相当）と転送トランジスタ２３４（図２の読出選択用トランジスタ３４に相当）が形成されている。
【００７４】
すなわち、たとえばシリコンからなる半導体基板２１１におけるセンサ部（受光領域）２０５の周囲に素子分離領域２１２を形成することとし、この素子分離領域２１２の基板表面側に、センサ部２０５を取り囲むようにＳＴＩのトレンチ埋込膜などからなる素子分離領域２１２を形成する。
【００７５】
次に、センサ部２０５を含む画素全体に所定の不純物を注入することで、Ｐウェル層（深いＰウェル）２１４を半導体基板２１１上に形成する。この後、素子分離領域２１２（トレンチ埋込膜）下を含む領域に、所定の不純物を注入することで、第１Ｐウェル領域（ＰＰＷ）２１６を形成する。この第１Ｐウェル領域２１６は、読出選択用トランジスタ３４以外の画素トランジスタ用のウェルであるとともに、隣接する電荷蓄積層を分離するための深いＰウェルである。
【００７６】
なお、フォトダイオード２３２（詳しくは後述する第１センサ領域２２１）から転送トランジスタ２３４のゲートおよびフローティングディフュージョン部２３８の一部にかけての部分の直下には、Ｐウェル層２１４に達するように第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６が形成されるようにする。
【００７７】
この後、半導体基板２１１上に、さらにポリシリコンからなる転送トランジスタ２３４用の転送ゲート電極２４８やその他のゲート電極を形成する。さらに転送ゲート電極２４８を含むゲート電極を形成した後、センサ部２０５における半導体基板２１１の表面側にｎ型の信号電荷蓄積層（第１センサ領域；１ＳＲ）２２１を形成するためのｎ型不純物を導入する。
【００７８】
この後、イオン注入を行なうことによって、センサ部２０５における第１センサ領域２２１の上部にホール蓄積層（第２センサ領域；２ＳＲ）２２２を形成するためのｐ型不純物を導入する。
【００７９】
また、センサ部２０５の第１センサ領域２２１から転送されてくる信号電荷を蓄積する転送電荷蓄積部としてのＦＤ（フローティングディフュージョン）部２３８（図２のフローティングディフュージョン３８に相当）をなすＮ型不純物を導入して拡散層２４６を形成する。この後、半導体基板２１１中に導入した各不純物の活性化熱処理を行なう。その後、絶縁層や配線層を上方に形成する。
【００８０】
なお、フォトダイオード２３２上には配線を形成しない領域（開口部）が存在するようにするのは言うまでもない。
【００８１】
これによって、半導体基板２１１の表面側におけるｎ型の第１センサ領域２２１の表面層にｐ型のホール蓄積層を設けてなる構造のセンサ部２０５が形成されるとともに、その近傍に転送ゲート電極２４８やフローティングディフュージョン部２３８をなす拡散層２４６を備えた固体撮像素子２０１が得られる。
【００８２】
すなわち、固体撮像素子２０１は、入射光に応じて発生した電荷を蓄積する第１センサ領域２２１上に、感度の向上と表面暗電流を抑える目的で積層された第２センサ領域２２２（ホール蓄積層）を有する構造のセンサ部２０５を備えたものとなる。上述のように、第１センサ領域２２１はＮ型不純物をイオン注入することによって形成され、第２センサ領域２２２（ホール蓄積層）はＰ型不純物をイオン注入することによって形成される。このようなセンサ構造のセンサ部２０５において、ホール蓄積層２２２とその下に存在するｎ型半導体層（第１センサ領域２２１）が、光電変換を行なうフォトダイオード２３２の役割をなしている。
【００８３】
つまり、単位画素３は、第１導電型（ここではｎ型）の半導体基板２１１と、この半導体基板２１１上に形成された第２導電型（ここではｐ型）の半導体層（Ｐウェル層２１４）とを備えて構成されており、フォトダイオード２３２は、Ｐウェル層２１４上において（本実施形態では、間に半導体領域２５６を挟むが）、電荷蓄積領域となる第１導電型のたとえばｎ型半導体領域（第１センサ領域２２１）を形成し、さらにｎ型半導体領域（第１センサ領域２２１）の表面にこれと反対導電型にｐ型半導体領域（第２センサ領域２２２）を形成することで、酸化膜界面にホールを蓄積しているフォトダイオード、いわゆる埋込フォトダイオードとして構成される。
【００８４】
転送トランジスタ２３４は、フォトダイオード２３２の第１センサ領域２２１（ｎ型半導体ウェル領域）を一方のソース・ドレイン領域とし、他方のソース・ドレイン領域（フローティングディフュージョン部２３８をなす拡散層２４６）との間にゲート絶縁膜（たとえばＳｉＯ膜）２４７を介して転送ゲート電極２４８を形成して構成される。
【００８５】
この転送トランジスタ２３４の他方のｎ型半導体領域（拡散層２４６）が画素信号生成部５をなすフローティングディフュージョン部２３８として構成される。この構成においては、フォトダイオード２３２上部の絶縁膜（たとえば酸化膜）との界面と、転送ゲート下のゲート絶縁膜界面に結晶欠陥が生じるが、埋込フォトダイオード２３２のｐ型半導体領域（第２センサ領域２２２）により、フォトダイオード２３２の酸化膜界面からの暗電流の発生が防止される。つまり、このような構造の埋込フォトダイオードを持つ固体撮像素子２０１では、フォトダイオード２３２上部の絶縁膜界面に存在する結晶欠陥がホールによって占められているので、結晶欠陥を介した暗電流の発生が抑制されてノイズ低減が図られる。
【００８６】
一方、転送トランジスタ２３４部分については、通常のＮＭＯＳトランジスタのゲートではｎ型の材質（たとえばリン拡散されたポリシリコンや、その上にシリサイドをつんだもの）でできているが、本実施形態では、転送ゲート電極２４８がｐ型の材質からなっている点に特徴を有している。この転送ゲート電極２４８は、たとえば、Ｂ（ボロン）をイオンインプランテーションや熱拡散でドープしたポリシリコンや、その上部にタングステンシリサイドやコバルトシリサイドを積んだものである。仕事関数差を十分確保するためにＢの濃度は１０19ｃｍ-3以上の高濃度なものが好ましい。
【００８７】
つまり、転送ゲートは、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質であればよく、ｐ型ドープの半導体層（ポリシリコン）に限らず、その上部にコバルトやタングステンなどのシリコン化合物とからなっていてもよい。本質は、仕事関数差を利用して負電圧の負担を減らすことであるので、下側（チャネル側）がｐ型ポリシリコン以外の同等の仕事関数を持つ物質であってもよい。
【００８８】
こうすることで、転送ゲート電極２４８の電位が０Ｖでも、ｎ型のゲート電極の場合に対して実質的に−１Ｖ程度の負電位に見えるようにして、転送ゲート電極２４８下にホールのチャネル部を形成することができるようになる。これによって、負電圧を導入しなくても、転送ゲート下界面からの暗電流の発生を低減することができる。
【００８９】
フォトダイオード２３２は埋込フォトダイオードなので、表面にｐ層が形成されている。フォトダイオード２３２の下部には、厚さの薄いｐウェル（Ｐウェル層２１４）が形成されている。転送トランジスタ２３４は電子を扱うので、変形されているとはいえｎ型のＭＯＳトランジスタであるが、その転送ゲート電極２４８はｐ型のポリシリコンからなっている。
【００９０】
なお、図３では示さないが、増幅用トランジスタ４２（増幅ゲート）と垂直選択用トランジスタ４０（選択ゲート）は、駆動電圧を下げるために、通常どおりｎ型の材質が好ましい。また、リセットトランジスタ３６（リセットゲート）は、ｎ型の材質が好ましいが、リセットトランジスタ自体をＰＭＯＳにして、ｐ型の材質にしてもよい。
【００９１】
ＣＭＯＳセンサでは、画素以外の部分にＣＭＯＳアナログ回路やＣＭＯＳロジック回路を搭載しているが、近年のＣＭＯＳ微細プロセスのほとんどは、ＰＭＯＳトランジスタはもともとｐ型のゲート、ＮＭＯＳトランジスタはもともとｎ型のゲートを採用している。よって、画素の転送トランジスタ（読出選択用トランジスタ３４や転送トランジスタ２３４）のｐ型ゲートはＰＭＯＳトランジスタと同様の工程を利用して作ることができ、ＣＭＯＳセンサのプロセスの技術者には製造方法の説明の必要がないと考えられる。
【００９２】
このようなデバイス構造により、転送ゲート電極２４８の印加電圧が０Ｖでも、転送ゲート電極２４８が通常通りｎ型のポリシリコンからなる場合のゲート電圧が約−１Ｖであるのと同様な効果（転送ゲート電極２４８の電位を実質的に負電位する効果）を得られる。なぜなら、転送ゲート電極２４８のチャネル側が“ｐ型”であるので、“ｎ型”のときと比べて、仕事関数差が約１Ｖあるからである。つまり、この仕事関数差を利用することで、負電圧を転送トランジスタ２３４のゲート（転送ゲート電極２４８）に印加した場合と同様に、ホールを酸化膜界面に蓄積させるように構成することができる。
【００９３】
よって、転送ゲート電極２４８に負電圧を印加しなくても、特許文献１に記載の仕組みにおける約−１Ｖの負電圧を印加したのと同程度の暗電流抑制効果を得ることができる。したがって、低暗電流でありながら、負電圧生成回路や負電圧を安定させるためのパスコンとそれを付ける端子を付ける必要がなくなる。パスコンなどの余分な素子が不要であるので、チップ面積を削減することができ、価格を安くすることもできるし、部品点数を削減できるので歩留まりも上がり、カメラモジュールを小型化できる。
【００９４】
なお、仕事関数差が足りない場合は、特許文献１に記載の仕組みに準じて負電圧を印加することが好ましい。つまり、仕事関数差を利用したよりもさらに確実にまたは多くのホールを界面に蓄積させるための電圧を転送トランジスタ２３４の転送ゲート電極２４８に供給する。しかしながら、その印加電圧は、絶対値の小さい負電圧でよく、負電圧生成回路の設計マージン拡大や動作負荷低減に繋がる。つまり、たとえばチャージポンプで負電圧を生成して転送ゲート電極２４８に印加するときに、その駆動容量を小さくすることができる。
【００９５】
図４は、チャージポンプを利用し負電圧を生成して転送ゲート電極２４８を駆動する場合の回路構成例を示す図である。
【００９６】
この場合の全体構成は、図１に対して、駆動制御部７の一構成要素として、マイナス側の電圧（負電圧）を垂直駆動回路１４ｂの中の転送駆動バッファ１５０に供給する負電圧生成回路１６２が付加されたものとなる。なお、マイナス側の最大値は、デバイスが破壊（ブレークダウン）しない程度にする。また、設定電圧値を可変なものとすれば、一層好ましい構成となる。
【００９７】
転送駆動バッファ１５０は、レベルシフタ１６０と出力バッファ１６１とを有し、ローレベルがＧＮＤの入力パルスを、ローレベルが負電圧のパルスとして出力する。この負電圧は、負電圧生成回路１６２から供給される。負電圧生成回路１６２は一般的なチャージポンプ回路でよい。
【００９８】
なお、負電圧生成回路１６２を駆動制御部７に内蔵せず、外部から負電圧を供給してもよい。この場合、外部に設けられる負電圧生成回路１６２が、仕事関数差を利用したよりも確実にまたは多くのホールを界面に蓄積するための電圧を転送トランジスタ２３４のゲート電極２４８に供給する駆動制御部として機能するのは言うまでもない。
【００９９】
このようにして、転送トランジスタ２３４の転送ゲート電極２４８の電圧（ゲート電圧）のローレベル（Ｖｔｌ）を負にすることで、転送ゲート電極２４８をｐ型の材質からなるものとしただけでは仕事関数差が足りない分を補うことができ、転送ゲート下界面からの暗電流の発生を低減することができる。
【０１００】
また、半導体基板としてｎ型基板を用い、ｐ型半導体第１Ｐウェル領域２１６よりも不純物濃度が薄い濃度のｐ型のＰウェル層２１４を用い、フォトダイオード２３２のｎ型半導体領域（第１センサ領域２２１）直下にＰウェル層２１４にまで達するように第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６を形成している。
【０１０１】
これにより、電荷のオーバーフローパスが矢印ｃに示すようにフォトダイオード２３２からＰウェル層２１４へと縦方向に設定できる。したがって、オーバーフローパス面積を広く設定できるので、オーバーフローパス機能が向上し、ブルーミング抑止能力が大きくなる。このオーバーフローパス構造は、転送ゲートの仕事関数に関わらず有用であるが、ｐ型半導体と同等の仕事関数を持つゲート電極と併用すれば、チャネル部のオーバーフローパスとしての能力が弱くなっていることを代替えできるので、特に効果が大きくなる。
【０１０２】
また、フォトダイオード２３２直下から画素信号生成部５を構成するフローティングディフュージョン部２３８となるソース・ドレイン領域（拡散層２４６）に至る部分についても、第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ− 領域またはｐ− 領域による半導体領域２５６を形成している。つまり、フォトダイオード２３２から画素信号生成部５を構成するフローティングディフュージョン部２３８のソース・ドレイン領域（拡散層２４６）にかけての部分に、第１Ｐウェル領域２１６を形成せずに、代わりに第１Ｐウェル領域２１６の不純物濃度より薄い濃度のｎ- 領域またはｐ- 領域による半導体領域２５６を形成し、オーバーフローパスを矢印ｄに示すようにチャネル部（転送ゲート電極２４８下の酸化膜と半導体の界面）よりも下側を通ってフローティングディフュージョン部２３８に向けて設定している。
【０１０３】
これにより、フォトダイオード２３２直下に半導体領域２５６を設ける場合と同様に、オーバーフローパス面積が広くブルーミング抑止能力が大きくなる。
【０１０４】
また、付加的な効果として、転送ゲート電極２４８のチャネル電圧が自然に低くなるので、転送ゲート下にｐ型インプラを打つなどして閾値をわざわざ高くしなくてもよい。または、閾値を逆に下げる場合もある。これにより、転送ゲートの影響を酸化膜界面から基板側により深いところまで到達させ、転送を容易にすることができる。これは埋込フォトダイオードでなくても、転送ゲートがある場合に効果が得られる。
【０１０５】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１０６】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１０７】
たとえば、適用される半導体装置は、光電変換素子などの電荷生成部と、この電荷生成部で生成された信号電荷をフローティングディフュージョンや増幅用トランジスタなどを備えて構成される単位信号生成部に転送させる転送部（転送ゲート）を備えているものであればよく画素の回路構成は、上記実施形態で示した４ＴＲ構成のものに限定されない。
【０１０８】
たとえば、画素の回路の一部を複数画素間で共有するものや、あるいは他の構成要素が付け加えられているものでもよい。全体構成も含め、本発明はこれ以外のいろんなＣＭＯＳセンサに適用できる。
【０１０９】
また、上述では、信号電荷を電子として転送トランジスタにｎチャネルＭＯＳトランジスタを用いた構成における場合を説明したが、信号電荷をホールとして転送トランジスタに反対導電型のｐチャネルＭＯＳトランジスタを用いた場合にも同様の課題が生じる。
【０１１０】
よって、信号電荷を電子としたＭＯＳ型固体撮像装置に適用した場合を説明した上記実施形態と同様の仕組みを、信号電荷をホールとしたＭＯＳ型固体撮像装置にも同様にして適用することができる。この場合、転送トランジスタは上述とは反対導電型のｐチャネルＭＯＳトランジスタが用いられる。したがって、上記実施形態で説明した“ｎ”と“ｐ”の極性を全て逆に、つまり、各基板、半導体領域の導電型を反対導電型に置き替えた構成とすればよい。
【０１１１】
また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、物理量の変化を検知して信号電荷を得るあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置など、その他の物理的な変化を検知する仕組みにも同様に適用できる。
【図面の簡単な説明】
【０１１２】
【図１】本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】単位画素の一構成例の回路図である。
【図３】単位画素の断面構造の一例を説明する図である。
【図４】チャージポンプを利用し負電圧を生成して転送ゲート電極を駆動する場合の回路構成例を示す図である。
【図５】従来技術の問題を説明する図である。
【符号の説明】
【０１１３】
１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…撮像部、１２…水平走査回路、１４…垂直走査回路、１４ｂ…垂直駆動回路、１５…垂直制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング生成部、２６…カラム処理部、２６ａ…カラム信号処理回路、２７…負荷ＭＯＳトランジスタ、２９…出力回路、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線、５５…転送ゲート配線、５６…リセットゲート配線、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ、１６０…レベルシフタ、１６１…出力バッファ、１６２…負電圧生成回路、２０１…固体撮像素子、２０５…センサ部、２１１…半導体基板、２１２…素子分離領域、２１４…Ｐウェル層、２１６…第１Ｐウェル領域、２２１…第１センサ領域、２２２…第２センサ領域、２３２…フォトダイオード、２３４…転送トランジスタ、２３８…フローティングディフュージョン部、２４６…拡散層、２４７…ゲート絶縁膜、２４８…転送ゲート電極、２５６…半導体領域
【特許請求の範囲】
【請求項１】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されている
ことを特徴とする半導体装置。
【請求項２】
前記転送部の前記ゲートが、前記第２導電型の不純物を含んだ半導体物質で構成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記転送部が非転送状態の少なくとも一部の期間に、前記転送部の前記ゲートの下の絶縁膜と半導体の界面に、前記第２導電型の電荷が蓄積されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電荷生成部は、前記第１のセンサ領域上に形成された前記第２導電型の不純物を含む第２のセンサ領域を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電荷生成部は、前記第１導電型の半導体基板に形成された、前記第２導電型の第２の半導体領域内に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記単位信号生成部は、真性半導体に対して第１導電型の極性の仕事関数差を持つ物質で構成される、増幅手段のゲートを有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を使用して、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されており、
前記第２導電型の極性の仕事関数差を利用したよりも確実にまたは多くの前記第２導電型の電荷を、前記ゲートの下の絶縁膜と半導体の界面に蓄積するための電圧を前記ゲートに供給する駆動制御部を備えている
ことを特徴とする物理情報取得装置。
【請求項８】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を駆動する方法であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されており、
前記第２導電型の極性の仕事関数差を利用したよりも確実にまたは多くの前記第２導電型の電荷を、前記ゲートの下の絶縁膜と半導体の界面に蓄積するための電圧を前記ゲートに供給する
ことを特徴とする半導体装置の駆動方法。
【請求項１】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されている
ことを特徴とする半導体装置。
【請求項２】
前記転送部の前記ゲートが、前記第２導電型の不純物を含んだ半導体物質で構成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記転送部が非転送状態の少なくとも一部の期間に、前記転送部の前記ゲートの下の絶縁膜と半導体の界面に、前記第２導電型の電荷が蓄積されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電荷生成部は、前記第１のセンサ領域上に形成された前記第２導電型の不純物を含む第２のセンサ領域を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電荷生成部は、前記第１導電型の半導体基板に形成された、前記第２導電型の第２の半導体領域内に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記単位信号生成部は、真性半導体に対して第１導電型の極性の仕事関数差を持つ物質で構成される、増幅手段のゲートを有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を使用して、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されており、
前記第２導電型の極性の仕事関数差を利用したよりも確実にまたは多くの前記第２導電型の電荷を、前記ゲートの下の絶縁膜と半導体の界面に蓄積するための電圧を前記ゲートに供給する駆動制御部を備えている
ことを特徴とする物理情報取得装置。
【請求項８】
物理量の変化を検知して対応する信号電荷を生成する電荷生成部と、前記電荷生成部が生成した信号電荷に基づく単位信号を出力する単位信号生成部と、制御信号が入力されるゲートを有し前記電荷生成部が生成した信号電荷を前記単位信号生成部に転送する転送部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を駆動する方法であって、
前記電荷生成部は、第１導電型の不純物を含む第１のセンサ領域を有し、
前記単位信号生成部は、前記第１導電型の不純物を含む第１の半導体領域を有し、
前記第１のセンサ領域から前記第１の半導体領域に信号電荷を転送させる前記転送部の前記ゲートが、真性半導体に対して第２導電型の極性の仕事関数差を持つ物質で構成されており、
前記第２導電型の極性の仕事関数差を利用したよりも確実にまたは多くの前記第２導電型の電荷を、前記ゲートの下の絶縁膜と半導体の界面に蓄積するための電圧を前記ゲートに供給する
ことを特徴とする半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−３２６８１（Ｐ２００６−３２６８１Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０９８８５（Ｐ２００４−２０９８８５）
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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